JP4582907B2 - 高速の再動作回復時間を備えたテスタ - Google Patents
高速の再動作回復時間を備えたテスタ Download PDFInfo
- Publication number
- JP4582907B2 JP4582907B2 JP2000506537A JP2000506537A JP4582907B2 JP 4582907 B2 JP4582907 B2 JP 4582907B2 JP 2000506537 A JP2000506537 A JP 2000506537A JP 2000506537 A JP2000506537 A JP 2000506537A JP 4582907 B2 JP4582907 B2 JP 4582907B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output
- circuit
- automatic test
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、広くは、半導体のための自動テスト装置に関し、更に詳しくは、小型であって高いチャネル密度でチップを用いることによって低コストを達成している半導体テスタに関する。
【0002】
【従来の技術】
ほとんどの半導体デバイスは、その製造の間に少なくとも1回は何らかの形態の自動化されたテスト装置(一般に、テスタと称される)を用いて試験がなされている。現在の半導体チップは多数のリード線を有しており、半導体デバイスを完全に試験するには、テスタはこれらのリード線のすべてに対して同時に信号を発生し測定しなければならない。
【0003】
現在のテスタは、一般に、「ピン当たり」(per-pin)のアーキテクチャを有している。「ピン」というのは、テスタ内の回路であって、テスト対象デバイスに対して信号を発生し測定する回路である。「ピン」は、「チャネル」と称されることもある。「ピン当たり」のアーキテクチャでは、それぞれのチャネルを異なる信号を発生し測定することに関して別々に制御することができる。その結果として、1つのテスタ内に多くのチャネルが存在することになる。チャネルは、パターン発生器によって制御される。パターン発生器の主な機能は、それぞれのチャネルにコマンドを送りテスタ動作のそれぞれの周期に関して1つのテスト信号を発生又は測定するようにプログラムすることである。
【0004】
それぞれのチャネルは、一般に、複数のエッジ発生器と、ドライバ/コンパレータと、何らかのフォーマット回路とを含んでいる。それぞれのエッジ発生器は、それぞれの周期の開始時点に対する一定の時刻においてエッジ信号(又は、より単純に「エッジ」)を発生するようにプログラムされている。フォーマット回路は、どの信号が1周期の間に発生又は測定されるべきかを指示するデジタル・コマンドをパターン発生器から受け取る。この情報に基づいて、フォーマッタがエッジをドライバ/コンパレータに対するオン及びオフ・コマンドに合成する。このようにして、ドライバ及びコンパレータは、正確な時刻に正確な値を有する信号を測定又は発生する。
【0005】
それぞれのエッジ発生器は、2つの基本的な部分から構成されている。すなわち、カウンタと補間器とであり、共にプログラム可能である。カウンタは、システム・クロックによってクロックされる。カウンタは、システム・クロックのいくつかの周期をカウントするようにプログラムされている。カウンタは、テスタ周期の始点でカウントを開始するようにトリガされる。一般に、システム・クロックの周期はテスタ周期よりもはるかに短いため、テスタ周期内のエッジのタイミングは単にシステム・クロックをカウントすることによって比較的正確に制御することができる。
【0006】
しかし、エッジの時刻が決定されるのはシステム・クロックをカウントすることによってのみ行われ、エッジが発生される分解能はシステム・クロックの周期と同じである。多くの半導体要素を試験するには、この分解能では充分でない。補間器を用いることによって更に精細な時間的分解能を得ている。
【0007】
補間器は、システム・クロックの1周期よりも短いプログラム可能な長さ時間だけカウンタの出力を遅延させる。従って、タイミング・エッジを発生させられる分解能は、システム・クロックの周期ではなく補間器の分解能によって制限される。
【0008】
【発明が解決しようとする課題】
異なる半導体には、異なるテスト・パターンが必要となる。従って、テスト装置は、広範囲にプログラム可能でなければならない。それぞれのチャネルにおいて発生された値はプログラム可能でなければならないし、これらの信号が発生さえる時刻についても同様である。しかし、テスト信号をプログラムすることができることに関する制限に「再発火(動作)回復時間」(refire recovery time)というものがある。タイミング・エッジを生じるようにプログラムされるハードウェアは、あるタイミング・エッジと次のタイミング・エッジとの間にいくらの時間を必要とする。この再動作回復時間を可能な限り短くすることが望まれている。
【0009】
以上に鑑みると、本発明の目的は、高速の再動作回復速度を有するテスタを提供することである。
また、高速の再動作回復速度を有し小型で低コストのテスタを提供することも本発明の目的である。
【0010】
【課題を解決するための手段】
上述の及びそれ以外の目的は、マスタ・クロックに対してプログラムされた分だけ遅延を受ける周期的な信号を発生するテスタにおいて達成される。ゲーティング信号が発生され、周期的信号の1つのエッジをタイミング・エッジとして選択する。
【0011】
好適実施例では、ゲーティング信号は、それぞれのユニットが制御信号を発生することができる複数のユニットを含む回路によって発生される。ルーティング回路が、連続的なテスタ・サイクルにおいてユニット間のスイッチングを行う。
【0012】
ある実施例では、ゲーティング信号の立下りエッジを用いて周期的な信号の遅延を制御するプログラムされた値を変更する。
【0013】
【発明の実施の形態】
図1は、簡略化されたブロック図の形式でテスタ100を示している。テスタ100は、テスト・システム・コントローラ110によって制御される。テスト・システム・コントローラ110は、テスタ100のそれぞれのチャネルに対してデジタル制御値を発生する。このデジタル制御値は、それぞれのチャネルがテスト信号をいつ発生又は測定すべきか、発生されるべき値、テスト信号のフォーマットなどを特定する。
【0014】
テスタが動作するそれぞれのサイクルに対して、制御情報が提供される。テストの間のすべてのサイクルにつきそれぞれのチャネルがどの信号を発生又は測定しているべきかを特定するのに必要なデータは、パターンと称されることがある。パターンは、メモリ120に記憶されている。
【0015】
デジタル制御値を提供することに加え、テスト・システム・コントローラ110は、それぞれのテスタ・サイクルの開始を識別するタイミング信号を提供する。このタイミング信号は、「T0」又は「周期の始点(Beginning of Period = BOP)」と呼ばれることもある。サイクル・ベースで動作するテスタの他の部分は、T0信号によってトリガされる。
【0016】
T0信号だけでなくデジタル制御信号は、複数のチャネル114上で提供される。典型的なテスタは、64から1024までの間の数のチャネルを有している。しかし、チャネルの数は、本発明にとって重要でない。それぞれのチャネルは、一般に同じ回路を含んでいる。
【0017】
それぞれのチャネル114の内部には、複数のタイミング発生器116が存在する。それぞれのタイミング発生器116は、テスタ100内のイベントの時刻を制御するタイミング・エッジを発生する。イベントというのは、テスト対象デバイス112に加えられるテスト・パルスの開始や、そのテスト・パルスの終了などである。エッジは、テスト対象デバイス112からの信号測定をトリガするのに用いることができる。
【0018】
タイミング・エッジが生じるべき時刻は、サイクルの開始に対して特定される。従って、タイミング・データは、タイミング・エッジが発生されるべきT0信号からの遅延の量を示す。好適実施例では、タイミング情報は、データ・ビットの複数のグループによって特定され、ビットのそれぞれのグループは、より微細な分解能の時間周期を表している。ビットの最も意味のあるグループは、遅延をシステム・クロックの整数個の周期として表す。ビットの次に意味のあるグループは、遅延をシステム・クロックの分数である周期で表す。これらのビットは、タイミング・データの「分数部分」と呼ばれることがある。この遅延は、補間器によって発生されなければならない。
【0019】
1つのチャネル内にあるすべてのタイミング発生器116からのタイミング・エッジは、フォーマッタ118に送られる。タイミング・エッジを受け取ることに加え、フォーマッタ118は、テスト・システム・コントローラ110からの他の制御情報も受け取る。この制御情報は、ある周期の間に発生されるべきテスト信号の値を、すなわち、論理1又は論理0を示す。また、テスト対象デバイス112に加えられる信号のフォーマットなど他のものが特定されることもある。例えば、「ゼロ復帰」、「補数による包囲(surrounded by complement)」、「1復帰」、「非ゼロ復帰」などのフォーマットは、すべて時には用いられる。これらのフォーマットは、フォーマッタ118によって決定されうる。
【0020】
図1は、タイミング発生器116の役割を図解しているテスト・システム・アーキテクチャを示している。これ以外のアーキテクチもあり得る。タイミング発生器116に対する制御情報の特定のソースやタイミング発生器116が発生するタイミング・エッジの特定の使用は、本発明にとって重要性をもたない。
【0021】
次に、図2Aを参照すると、本発明によるタイミング発生器116の回路が示されている。テスト・システム・コントローラ110からのデジタル・タイミング・データが、タイミング発生器116に与えられる。次に、タイミング発生器116は、フォーマッタ118(図1)によって又はテスタの中のどこかで用いられるタイミング・エッジを生じる。
【0022】
デジタル遅延線210が示されている。この遅延線は好ましくはCMOS遅延線であり、より好ましくは差動遅延線である。遅延線の各段は、後で図2Eと共により詳細に示される。
【0023】
図2Aは、遅延段212(1)、・・・、212(16)が遅延線210においてカスケード接続されている様子を示している。遅延線210への入力は、システム・クロックから導かれるが、これは、線CLOCKP及びCLOCKN上の差動クロックとして示されている。遅延線210に与えられる前に、システム・クロックは遅延段212(0)において条件付けられる。条件付けには複数の遅延段を用いることができる。遅延段212(0)は、遅延段212における他の段と同様である。このようにして、遅延線210におけるすべての遅延段212(1)、・・・、212(16)の入力は、同じ種類の回路から入力信号を受け取る。従って、すべての遅延段212(1)、・・・、212(16)は、同じ電圧スイングを有する入力を受け取り、このために、各段ごとの遅延の変動が小さくなる。
【0024】
好適実施例では、システム・クロックは、100MHzの周波数を有する。しかし、システム・クロックの周波数は、本発明にとって重要ではなく、可変であってもよい。システム・クロックは、好ましくは高度な安定性を有するクロックであり、テスタ100内のすべてのタイミング発生器116にルーティングされている。
【0025】
遅延線210の入力及び出力は、差動及びシングルエンデッド・バッファ増幅器237(1)及び237(2)をそれぞれ介して位相検出器214に与えられる。位相検出器214の出力は、制御回路216に与えられる。制御回路216は、それぞれの遅延段212の制御入力VCにフィードバックされる制御信号を生じる。制御信号は、それぞれの遅延段212における遅延を調整する。遅延線210、位相検出器214及び制御回路216は、遅延ロック・ループとして知られているものを実現する。このループは、遅延線210における遅延がシステム・クロックの1周期に等しいときには、「ロックされている」といわれる。図2Aの実施例では、この結果として、それぞれの遅延段がシステム・クロックをそのシステム・クロックの16分の1だけ遅延させている。
【0026】
位相検出器214は、遅延ロック・ループにおいて通常見られるものである。制御回路216は、通常の遅延ロック・ループにおいて用いられるチャージ・ポンプ(charge pump)に類似する。しかし、後に説明されるように、この回路は、補間器の間のクロストークを減少させるように修正されている。
【0027】
それぞれの遅延段212の出力DOは、差動マルチプレクサ220に与えられる。マルチプレクサ220は、ある遅延段212の出力を、タイミング・データのいずれかのビットによって特定されたものとして選択する。図2Aでは、ビット4から7が、タイミング・データの分数部分の高位ビットを表している。遅延段212の出力はシステム・クロックの周期の16分の1だけ遅延されるので、マルチプレクサ220の出力は、システム・クロック周期の16分の1の整数倍だけ遅延されているクロック信号を提供する。
【0028】
遅延のより精細(fine)な分解能を得るためには、マルチプレクサ220の出力は精細遅延回路222に送られる。精細遅延回路222は、タイミング・データのビット0から3によって制御される。ビット0から3は、システム・クロックの1周期の256分の1の整数倍である追加的な遅延を表す。精細遅延回路222の動作は、図2Cとの関係で後でより詳細に説明される。
【0029】
より大きな精度を与えるために、電流制御回路224が精細遅延回路222と共に用いられる。電流制御回路224の動作は図2Cと共に後で説明される。電流制御回路224は、キャリブレーション(較正)レジスタ226からの制御入力を受け取る。この分野で公知であるように、テスタのキャリブレーションは、特定の時刻においてテスト信号を発生するようにテスタをプログラムすることによってなされる。テスト信号が発生される実際の時刻は、所望の時刻とテスタが信号を発生する実際の時刻との差を決定するために測定される。キャリブレーション値は、この情報から計算することができる。また、キャリブレーション値は、テスタが実際に所望の時刻にテスト信号を生じるまで調整され、その所望の結果を生じさせたキャリブレーション値が記憶される。キャリブレーション・レジスタ226のコンテンツは、キャリブレーション・プロセスを用いて決定される。
【0030】
精細遅延回路222の出力は、システム・クロックが遅延されたものを表す差動信号である。この出力は、システム・クロックの1周期の分数分だけ遅延されている。遅延は、システム・クロック周期の256分の1の整数倍である。差動信号は、差動シングル・エンデッド・コンバータ228に与えられる。差動シングル・エンデッド・コンバータ228の出力は、ゲート(gating)回路230に与えられる。
【0031】
ゲート回路230への入力はクロック信号、すなわち、周期的な間隔で生じる一連のパルスである。それは、単に、システム・クロックに対してプログラムされた分だけ遅延されているだけである。タイミング・エッジを作るためには、パルスを1つ選択しなければならない。ゲート回路230は、所望のパルスを選択して要求されるエッジを発生させる。整列(alignment)遅延回路234は、ゲート回路230がどのパルスを通過させて適切な時刻においてタイミング・エッジを発生させるのかを特定する制御信号を提供する。
【0032】
整列遅延回路234は、後で、図2Dとの関係でより詳細に説明される。カウンタ236はタイミング・データの最上位ビットすなわち整数部分を受け取るだけをいっておけば十分である。カウンタ236は、サイクル信号のT0すなわち開始によってリセットされ、システム・クロックが所望の数の周期だけ通過するまでシステム・クロックのパルスをカウントする。システム・クロックの要求される整数分の周期が通過すると、カウンタ236は、整列遅延回路234に送られる終了カウント信号を生じる。整列遅延回路234はまたタイミング・データのビット4から7を入力として受け取り、遅延段212から出力する。遅延段212(1)、・・・、212(16)の出力は、差動シングル・エンデッド・コンバータ238(1)、・・・、238(16)によってシングル・エンデッド信号に変換される。この情報により、ゲート回路230をイネーブルして精細遅延回路222によって生じたパルス列からの所望のパルスを通過させる制御信号を整列遅延回路234が発生することが可能になる。パルス列から選択されたパルスを通過させることができるゲート回路は、この分野においては公知であるので、これ以上の説明は行わない。
【0033】
図2Eを参照すると、遅延段212(1)、・・・、212(16)を代表する1つの詳細が示されている。IN+及びIN−とラベル付けされた端子は、シングル差動(single differential)入力信号を表す。OUT+及びOUT−とラベル付けされた端子は、シングル差動出力信号を表す。遅延段212(1)、・・・、212(16)に対しては、端子IN+及びIN−は、遅延段の連鎖における先行する段における端子OUT+及びOUT−にそれぞれの接続される。段212(0)では、端子IN+及びIN−は、図2Aに示されるように、システム・クロックに接続される。段212(16)では、端子OUT+及びOUT−は、図2Aに示されているように、差動シングル・エンデッド・コンバータ237(2)に接続される。
【0034】
入力信号IN+及びIN−は、トランジスタ280及び281の差動対に与えられる。遅延段212における電流は制御信号VC1によって制御されるが、この制御信号VC1は図2Bに関して後で述べるように制御回路216から導かれる。
【0035】
トランジスタ283及び284は、トランジスタ280及び281の差動対に対しては負荷として作用する。トランジスタ285及び286は、負荷トランジスタ283及び284と並列に接続されており、制御信号VC2によって制御される。この制御信号VC2は図2Bに関して後で述べるように制御回路216から導かれる。
【0036】
トランジスタ285及び286は、端子OUT+及びOUT−での電圧スイングを制御することにより、遅延段212での遅延が信号VC1によって調整されるときに出力信号が十分なスイングを有することが保証される。制御信号VC1が減少すると、遅延セルを流れる電流が減少する。トランジスタ285及び286がない場合には、電流の減少によって、トランジスタ283及び284での電圧降下が減少する。電圧が低下すると、端子OUT+及びOUT−にVDDにより近い静止電圧が与えられる。OUT+及びOUT−における電圧はVDDを超えて揺れることはあり得ないので、VDDにより近い静止電圧はスイングを減少させる。
【0037】
従って、制御信号VC1が減少すると制御信号VC2は増加し、従って、OUT+及びOUT−における静止電圧は合理的な程度に一定に維持される傾向にある。OUT+及びOUT−におけるスイングは、従って、VC1に対する広い範囲にわたって維持される。
【0038】
トランジスタ288及び289は、トランジスタ287と共に端子OUT+及びOUT−における信号をバッファすることにより、マルチプレクサ220(図2A)とのインターフェースを有することが可能となる。トランジスタ288及び289のドレインは、マルチプレクサ220の入力への電流モード接続である。トランジスタ287は、制御信号VC1に応答してこれらのトランジスタを流れる電流を調整し、それによって、遅延段212での遅延を制御する。
【0039】
図2Bを次に参照すると、制御回路216の詳細が示されている。制御回路216は、従来技術による遅延ロック・ループにおいて通常であるようにチャージ・ポンプ250を含む。このチャージ・ポンプの出力は、コンデンサ252に接続されている。通常の遅延ロック・ループでは、コンデンサ252の他端は接地され本質的にローパス・フィルタを形成することになる。
【0040】
制御回路216においては、コンデンサ252の他端は電圧源であるVDDに接続される。トランジスタ254のソース端子は、コンデンサ252と並列に接続されている。位相検出器214からのアップ(UP)信号は、遅延線210の動作が速すぎることを示す。チャージ・ポンプ250が位相検出器214からのアップ信号に応答して出力電圧を上昇させると、コンデンサ252の両端にかかる電圧が低下する。従って、トランジスタ254のゲート・ソース電圧がトランジスタ254のソース電流を減少させる。
【0041】
位相検出器214からのダウン(DOWN)信号はトランジスタ254のソース電流に逆の効果を与える。従って、トランジスタ254のソース電流は、遅延線210での遅延が増加するのか減少するのかを示す。
【0042】
トランジスタ256はトランジスタ254に直列に接続されている。トランジスタ254のソース電流が増加すると、トランジスタ256のドレイン・ソース電流が同じ量だけ増加する。トランジスタ256を流れる電流が増加すると、トランジスタ256のゲート・ソース電圧も上昇する。従って、トランジスタ256のゲート・ソース電圧はコンデンサ252の両端の電圧に比例する。コンデンサ252の両端の電圧は遅延線210(図2A)での遅延が増加するのか減少するのかを示すから、トランジスタ256のゲート・ソース電圧は遅延の要求される調整分に比例する信号を表し、これをVC1と表す。VC1は、すでに述べたように、遅延段212(図2A)のそれぞれにおける遅延を制御する信号VCの1つの要素である。
【0043】
制御信号VCの第2の要素は信号VC2であり、この信号もまた図2Bに示されている回路が発生する。トランジスタ257、258及び259は、集合的に、信号VC2をVC1から生じさせる制御信号ミラーを構成している。トランジスタ257のゲート及びドレインはVCに接続されている。この点は、トランジスタ258のゲートに接続され、それによって、トランジスタ258のゲートが信号VC1のレベルをトラッキングすることが保証される。トランジスタ258を流れる電流は、従って、信号VC1に比例する。トランジスタ259はトランジスタ258と直列になるように構成されているので、その電流も同様にVC1に比例する。
【0044】
トランジスタ259は、そのゲートとソースとが相互に接続されている。従って、信号VC1が増加しトランジスタ259を流れる電流が増加すると、トランジスタ259にかかる電圧が増加し、ソース電圧VC2は減少する。この構成では、VC1が増加すると信号VC2は低下し、制御信号VCを構成する信号の間に所望の関係が得られる。
【0045】
信号VCの重要な側面として、この信号はコンデンサ252の両端の電圧と関係するにもかかわらずVDDの実際の値からは独立しているということがある。VDDが変化しても、トランジスタ254のゲート・ドレイン電圧は一定であり、トランジスタ254及び256と流れる電流も変化しないままである。トランジスタを流れる電流が制御信号VCのレベルを決定するものであるから、制御信号は、VDDの値の揺らぎからは切り離されている。
【0046】
この設計によると、従来技術と比較してクロストークが減少する。過渡的な信号がクロストークを生じさせる1つの態様は、VDDの揺らぎを生じさせることによるものである。遅延ロック・ループの制御信号がVDDの値の変化に敏感である場合には、VDDの揺らぎは制御信号に意図しない変化を生じさせ、これは、タイミングの不正確さにつながる。タイミングが不正確であるのは、例えばVDDの変化が遅延を調整するために制御信号として実際に用いられる場合には、特に重大である。制御回路216は、制御信号VCをVDDとは独立にすることによって、クロストークを減少させることができる。
【0047】
次に、図2Cを参照すると、精細遅延回路222が詳細に示されている。マルチプレクサ220(図2A)の差動出力は、差動バッファ増幅器260に与えられる。差動バッファ増幅器260の出力は、差動シングル・エンデッド・コンバータ228に入力として与えられる。
【0048】
差動バッファ増幅器260の出力は、それ自体に切り換え可能な態様で接続された一連のコンデンサ対を有している。これらの切り換え可能に接続されたコンデンサは、差動バッファ増幅器260のスイッチング速度を制御し、従って、精細遅延回路222での遅延を制御するのに用いることができる。
【0049】
コンデンサは、1C、2C、4C及び8Cと表すことにする。コンデンサのサイズはその数に従うものとする。コンデンサ2Cはコンデンサ1Cの2倍の大きさを有する。コンデンサ4Cはコンデンサ1Cの4倍の大きさである。コンデンサ8Cはコンデンサ1Cの8倍の大きさである。好適実施例では、コンデンサのサイズ決定は、単純に複数のコンデンサを用いてより大きなコンデンサを作ることによって達成されている。例えば、コンデンサ2Cを作るには2つのコンデンサを用い、コンデンサ8Cを作るには8つのコンデンサを用いている。
【0050】
コンデンサは対をなすように構成され、それぞれのサイズの1つのコンデンサは差動バッファ増幅器260の反転及び非反転出力のそれぞれに切り換え可能に接続されている。このように構成することによって、差動バッファ増幅器260の出力において信号が変化するときに、出力が論理ハイから論理ローに又は論理ローから論理ハイに変化するかどうかとは関係なく、一定の容量性負荷が存在することが保証される。
【0051】
コンデンサ1C、2C、4C及び8Cのそれぞれを接続しているスイッチx1、x2、x4及びx8は、単純に、スイッチング・トランジスタとして実現することができる。スイッチング・トランジスタのサイズは、スイッチの抵抗値はそのスイッチが接続されているコンデンサのサイズに反比例するように変動する、ように調整される。抵抗とコンデンサとがこの比率であると、それぞれのコンデンサ/スイッチの対に関連するRC時定数は同じである。従って、コンデンサが差動バッファ増幅器260の出力に切り換えられるときに生じる遅延の変化は、コンデンサ1C、2C、4C及び8Cだけに依存し、回路のRC時定数には依存しない。スイッチX1、X2、X4及びX8は、複数のスイッチング・トランジスタを並列にワイヤ接続することによって実現することができる。2つのトランジスタを用いてX2を作り、8つのトランジスタを用いてX8を作る。
【0052】
抵抗x1、x2、x4及びx8とコンデンサC1、C2、C4及びC8とのサイズは、すべての4対のコンデンサが差動バッファ増幅器260の出力に切り換えられたときに精細遅延回路222での遅延がシステム・クロックの16分の1だけ増加するように、選択されている。従って、コンデンサ1Cだけが切り換えられるときには、遅延は、システム・クロック周期の1/256だけ増加するはずである。周知のキャリブレーション及びソフトウェア訂正技術が用いられた場合には、抵抗値及びキャパシタンス値の計算は厳密であることは必要ない。
【0053】
スイッチx1、x2、x4及びx8は、タイミング・データのビット0から3によって制御される。説明されている実施例では、これらのビットは、精細遅延回路222がシステム・クロック周期の1/256を増加させるのに加えなければならない遅延量を示している。コンデンサのサイズが適切であれば、この結果は、ビット0にコンデンサ1Cへのスイッチを制御させ、ビット1にコンデンサ2Cへのスイッチを制御させ、ビット2にコンデンサ4Cへのスイッチを制御させ、ビット3にコンデンサ8Cへのスイッチを制御させることによって達成される。
【0054】
図2Cには、また電流制御回路224の詳細も示されている。電流制御回路224は差動バッファ増幅器のスイッチング速度又は差動シングル・エンデッド・コンバータ228のスイッチング速度の変動を調整する。これらの回路の速度は、周囲の温度すなわちチップ上の温度が精細遅延回路222が実現されている集積回路における電力消費によって変化することの結果として変化しうる。電流制御回路224は、特に、精細遅延回路222が遅延段212(図2B)と同一でないので、必要となる。精細遅延段224は、精細な遅延調整を行うことが意図されているので、遅延段212とは異なる遅延特性を有することになる(図2B)。
【0055】
電流制御回路224は制御信号VC1に基づいて動作する。制御信号VC1は、遅延線210(図2A)での伝搬遅延に基づいて発生される。特に、制御信号VCは、設計値からの遅延の逸脱に基づく。従って、遅延線210と精細遅延回路222とを含むチップ上の回路が設計値とは異なる遅延を有する場合には、VC1は、その際に比例する値を有する。このように、チップ上の回路での遅延が変化すると、VCもまた変化する。遅延の変化に応答してVCがこのような変化することによって、遅延段212(1)、…、212(16)における遅延を調整してそれぞれの段に要求される遅延を設定するのにVC1を用いることが可能になるのである。
【0056】
精細遅延回路222での遅延は遅延段212(1)、…、212(16)の任意のものにおける遅延と同じではないにもかかわらず、精細遅延回路222における遅延調整の必要性は、キャリブレーション・プロセスを介して、遅延段212(1)、…、212(16)における要求される調整量と相関させることができる。従って、制御信号VCを精細遅延回路222における遅延を制御するのに用いることはできないが、適切な制御信号を決定するのに用いることはできる。電流制御回路224は、キャリブレーション・レジスタ226に記憶されているキャリブレーション値に基づいて、制御信号VCから適切な制御信号を決定することができる。
【0057】
差動バッファ増幅器260と差動シングル・エンデッド・コンバータ228とは、共通ソース構成に接続されたトランジスタの差動対を用いて実現することができる。この差動対のソースからの合成された電流を制御することによって、差動バッファ増幅器260と差動シングル・エンデッド・コンバータ228とのスイッチング速度と従って遅延とを調整することができる。電流制御回路224は、差動対の共通のソース端子に接続され、従って、精細遅延回路222の遅延を調整する。
【0058】
要求される電流を提供するには、制御信号VC1が一連のスイッチ264A、…、264Dを介して、トランジスタ262B、…、262Eのゲート端子に与えられる。スイッチ264A、…、264Dが閉じられているときには、関連するトランジスタ262B、…、262Eそれぞれを流れるドレイン・ソース電流は、制御信号VC1の変化に応答して変動する。トランジスタ262Aは、スイッチが介入することなくVC1に接続され、VC1の変化には常に応答する。
【0059】
トランジスタ262A、…、262Eのドレインは相互に結合されて差動バッファ増幅器260における差動対の共通のソースに接続されている。差動対を流れる電流の全体は、トランジスタ262A、…、262E中で対応するスイッチ264A、…、264Dを介して制御信号VC1に接続されているものを流れる電流の全体に等しい。
【0060】
差動バッファ増幅器260と差動シングル・エンデッド・コンバータ228との差動対を流れる電流は、このように、制御信号VC1に比例するが、比例定数はスイッチ264A、…、264Dのいくつか又はすべてを選択的に閉じることによって調整することができる。これらのスイッチはキャリブレーション・レジスタ226における値によって制御されるので、従って、キャリブレーション・レジスタ226における値は精細遅延回路222における遅延に対する訂正ファクタのゲインを制御している。従って、遅延線210(図2A)と精細遅延回路222とにおける遅延が線形的に相関している限りは、そしてこれは同じ集積回路チップ上に作られた回路についてはかなりの近似で正しいのであるが、1つの制御信号がそれぞれにおける遅延を制御するのに用いられることを妨げる回路設計、レイアウト又はそれ以外のファクタの差異を用いることができる。同じ制御信号を用いて遅延線210と精細遅延回路222とを調整することによって導入されたどのような誤差も、キャリブレーション・レジスタ226に対する適切な値が決定されるキャリブレーション・プロセスを通じて訂正することができる。
【0061】
好適実施例では、トランジスタ262B、…、262Eは、異なる電流ゲインを与えるような大きさになっている。ゲインは、キャリブレーション・レジスタ226におけるビット位置に対応するようにバイナリな重み付けがなされる。図に示されているように、トランジスタ262Cはトランジスタ262Bの2倍のゲインを有し、トランジスタ262Dは262Bの4倍のゲインと有し、トランジスタ262Eは262Bの8倍のゲインを有する。この重み付けの正味の効果は、キャリブレーション・レジスタ226における値で制御信号VC1を効果的に乗算することである。キャリブレーション・レジスタ226における値は、キャリブレーション測定プロセスを通じて選択され、精細遅延段222において要求される遅延が得られる。
【0062】
トランジスタ262Aは、常にオンに設定されているので、固定されたオフセットを差動増幅器260への制御電流に与えることになる。好適実施例では、トランジスタ262Aは、トランジスタ262Bのほぼ3倍である電流ゲインを有するような大きさになっている。精細遅延段222とトランジスタ262Aとは、すべてのスイッチ264A、…、264Dが開いている場合には精細遅延段222での遅延が精細遅延段222の要求される遅延よりもわずかに遅くなる。構成要素の正確なサイズを決定するには、シミュレーション又は実験が必要になることがある。好適実施例では、トランジスタ262Bは、トランジスタ256(図2B)のサイズの約16分の1のゲインを有している。
【0063】
差動シングル・エンデッド増幅器228での遅延もVC1によって制御することが可能である。VC1はトランジスタ262Fのゲートに接続され、トランジスタ262は増幅器228を流れる電流を調整する。
【0064】
次に、図2Dを参照すると、整列遅延回路234の詳細な示されている。整列遅延回路234は、2つの同一のユニット270A及び270Bを有している。ユニット270A及び270Bは、テスタ動作の連続的なサイクルのためのゲーティング信号を発生する。ルータ回路272が、制御情報をユニット270A又は270Bの適切な一方に送り、それぞれのテスタ・サイクルの間にその適切なユニットからゲーティング信号を取得する。ルータ回路272は、このように、それぞれのテスタ・サイクルにおいてユニットの間で交替する単純なスイッチング回路である。
【0065】
ユニット270A及び270Bは同一であるから、ユニット270の詳細だけが示されている。ユニット270Aがアクティブなユニットとなるそれぞれのサイクルにおいて、このユニットは、所望のタイミング・エッジを表す精細遅延回路222(図2A)の出力におけるパルスのほぼ中央に位置するゲーティング信号を出力する。好適実施例では、システム・クロックは1周期が10ナノ秒である。ゲーティング信号は継続時間は約5ナノ秒である。このようにして、ただ1つのクロック・パルスが選択されてタイミング発生器116のエッジ出力を提供する。
【0066】
ユニット270Aはフリップフロップ274A、…、274Kの連鎖から作られている。この連鎖への入力はカウンタ236(図2A)から送られるが、ルータ回路272を介してルーティングがなされている。カウンタ236がシステム・クロックの周期の整数倍として要求される遅延をカウントするまで、ユニット270Aの出力は存在しない。
【0067】
フリップフロップ274A、…、274Kのそれぞれは、遅延段212(1)、…、212(16)(図2A)の出力によってクロックされる。整列遅延回路234では差動信号の正確さは要求されないので、これらの出力は差動シングル・エンデッド・コンバータ238(1)、…、238(16)(図2A)によってシングル・エンデッドな信号に変換される。すべての遅延段212(1)、…、212(16)の出力は整列遅延回路234にルーティングされることは必要ない。後に説明されるように、遅延段212(1)、…、212(16)の1つおきの出力だけが整列遅延回路234によって用いられる。従って、遅延線210の16の可能性のある出力の中から、8つの出力だけが整列遅延回路234にルーティングされる。フリップフロップ274Aへのクロック入力は遅延段212(n)の1つからの信号に接続されている。フリップフロップ274Bへのクロック入力は、遅延段212(n+2)からの信号に接続される。段212(16)からの遅延がフリップフロップの1つに割り当てられるまで、このパターンでそれぞれの後続のフリップフロップへの接続がなされる。そして、パターンは、次のフリップフロップが遅延段212(2)の出力に接続されているように、巻き付いている(wrap around)。nの値は、遅延線210(図2A)の始点から遅延段212(n)までの遅延がカウンタからフリップフロップ274Aの入力までの伝搬遅延とほぼ等しくないように選択される。
【0068】
それぞれの遅延段212(1)、…、212(16)はシステム・クロックの周期の16分の1だけシステム・クロックを遅延させ、これは、例においては0.625ナノ秒であるので、連鎖274A、…、274Kにおける隣接するフリップフロップをクロックする信号の間の時間差は1.25ナノ秒である。好適実施例では、カウンタ236からの終了カウント信号は10ナノ秒の間ハイに維持される。従って、カウンタ236が要求される遅延を導入するためにカウントを行うと、1.25ナノ秒の間隔で離間している一連の10ナノ秒のパルスがフリップフロップ274A、…、274Kによって発生される。これらの信号の中の2つが選択されて、適切なゲーティング信号を形成する。
【0069】
ANDゲート276(0)、…、276(7)は、それぞれが、連鎖274A、…、274Kの中の2つのフリップフロップの出力を合成している。それぞれのANDゲート276(0)、…、276(7)のそれぞれによって合成されているフリップフロップは、4つのフリップフロップによって離間される。従って、ANDゲート276(0)への入力は、フリップフロップ274A及び274Eから導かれる。ANDゲート276(1)への入力は、フリップフロップ274B及び274F(図示せず)から導かれる。残りのANDゲートへの入力もこのパターンに従って選択される。
【0070】
ANDゲート276(0)、…、276(7)のそれぞれへの入力は4つのフリップフロップによって離間され、それぞれのフリップフロップによって生じるパルスの間の遅延は1.25ナノ秒であるから、それぞれのANDゲート276(0)、…、276(7)のそれぞれへの2つの入力の間に遅延は5ナノ秒である。それぞれの入力パルスは10ナノ秒の幅を有する。パルス間の相対的な遅延が5ナノ秒であるから、2つのパルスの重なりは約5ナノ秒である。従って、それぞれのANDゲート276(0)、…、276(7)の出力は5ナノ秒の幅のパルスである。それぞれのパルスは先行するパルスに対して1.25ナノ秒遅延している。
【0071】
ANDゲート276(0)、…、276(7)の1つの出力は、5ナノ秒の幅のパルスであり、精細遅延回路222(図2A)の出力における要求されるパルスの周囲でほぼ中央に配置されている、出力のどれが適切なゲーティング信号であるかは、どの遅延段212(1)、…、212(16)がマルチプレクサ220によって選択されるかに依存する。遅延段212(1)又は212(2)の出力がマルチプレクサ220によって選択される場合には、ANDゲート276(0)の出力が適切な信号である。遅延段212(3)又は212(4)の出力が選択される場合には、ANDゲート276(1)の出力が適切な信号である。マッピングはこのパターンで継続し、ANDゲート276(7)の出力は遅延段212(15)又は212(16)が選択される差異に適切なゲーティング信号を表す。
【0072】
このパターンを用いると、遅延段212(1)、…、212(16)の1つの出力の選択を制御するタイミング・ビットが、ANDゲート276(0)、、276(7)のどれが選択されるべきかをも決定する。マルチプレクサ278は、ANDゲート276(0)、、276(7)の適切な出力を同じタイミング・ビットに基づいて選択する。しかし、1つのANDゲートの出力が用いられて2つの遅延段のいずれかに対する適切なゲーティング信号が発生されるのであるから、マルチプレクサ220を制御するのに用いられるより低位のビットはマルチプレクサ278の制御には必要でない。従って、図2Dには、ビット5から7がルータ回路272に与えられ、次に、マルチプレクサ278に与えられる様子が示されている。
【0073】
マルチプレクサ278の出力は、ルータ回路272に提供される。ルータ回路272は、この信号をその出力まで送り、ゲーティング回路230へのゲーティング信号として用いられる。マルチプレクサ278からの信号の立下りエッジは、要求されているエッジが発生されていることを指示している。従って、ユニット270Aは、テスタ動作のそのサイクルにはもはや不要である。立下りエッジを認識すると、ルータ回路はアクティブ・ユニットとしてユニット270Bに切り換える。マルチプレクサ278の出力の立下りエッジはタイミング発生器116における別の目的に用いることもできる。例えば、タイミング・データ・ビット0から7は、その立上りエッジが生じるまでは一定のままに留まらなければならない。従って、立下りエッジはあるサイクルから次のサイクルへのタイミング・ビット0から7の変化をトリガするのに用いられうる
2つのユニット270A及び270Bはより小さな「再動作回復時間」(refire recovery time)を可能にするのに用いられる。再動作回復時間は、同じタイミング発生器116からの連続的なエッジの間で特定することができる最小の時間差を指示する。好適実施例では、システム・クロックが100MHzの場合に、再動作回復時間は10ナノ秒未満であるか、又は、システム・クロックの周期未満である。テスト信号タイミングの非常に融通性のあるプログラミングを可能にするためには、再動作回復時間が短いことが重要である。再動作回復時間がシステム・クロックの1周期をよりも長い場合には、エッジ発生器116がそれぞれのテスタ・サイクルの間に動作することができないテスタ・サイクルの長さに対して何らかの設定がありうる。テスタ・サイクルの長さがその最小値に設定される場合には、その結果として、ここで考慮している例においては、10ナノ秒のテスタ・サイクルが生じる可能性がある。再動作回復時間が10ナノ秒よりも長いならば、エッジ発生器が1サイクルにおいて1つのエッジを生じる場合には、次のサイクルではエッジを生じることができないことを意味する、再動作速度を短縮することは、テスタの融通性を著しく向上させることになる。
【0074】
図2Dの実施例では、ユニット270Aが1つのサイクルにおいてゲーティング信号を発生する。そして、ユニット270Bが次のサイクルにおいてゲーティング信号を発生する。従って、再動作回復時間はユニット270Aがゲーティング信号を発生することができる時刻とユニット270Bがゲーティング信号を発生することができる時刻との間に経過しなければならない時間差によって決定される。好適実施例では、ユニット270A及び270Bによって発生されるゲーティング信号はそれぞれが5ナノ秒の幅を有し、プログラムされたタイミング・エッジを中心としている。
【0075】
再動作回復時間は、ゲーティング信号の発生の間の時間を短縮させることによって短くすることができる。しかし、注意しなければならないのは、遅延段212(1)、…、212(16)の出力はフィードバック信号VCを用いることによって調整されている遅延であるということである。これらは、タイミング発生器の回路での遅延を変更するような温度やそれ以外のファクタの変動にはそれほど敏感でない。整列遅延回路234では、そのような遅延の調整は存在しない。その結果、精細遅延回路222からの信号と整列遅延回路234からの信号との間の相対的な時間差は、予測不可能に僅かに変動することがある。そのために、それぞれのゲーティング信号は、ここで考察している数値例の場合には5ナノ秒の幅を有するようにすることができる。
【0076】
更に、精細遅延回路222の出力は、タイミング・データの変化の後で定常状態に至ることが必要である。好適実施例では、これには、最大で5ナノ秒を要する。従って、あるゲーティング信号の終了から次のゲーティング信号の開始までは少なくともこの設定時間分だけは時間的に離間してことが必要である。これらの数を合成すると、結果的な再動作回復時間は、この好適実施例では、最大の10ナノ秒になる。
【0077】
注意すべきは、制御信号VCを用いて整列遅延回路234における遅延を精細遅延回路222や遅延段212での遅延を調整するのに用いたのと同じ態様で調整することができることである。それぞれのゲーティング・パルスの幅は、ANDゲート276(0)、、276(7)において図2Dに示されている近接した離間幅を有するフリップフロップの出力を相互にAND演算することによって、より小さくすることができる。
【0078】
次に、図3を参照すると、複数のチャネル114(図1)のためのタイミング発生器116を1つの集積回路チップ上に実現したものが図解されている。図3には、集積回路チップ300の一部が示され、チップ上での回路配置を図解している。好適実施例では、チップ300は標準的な設計技術を用いて実現されたCMOSチップである。好適実施例では、チップ300は14.5mm平方のダイ・サイズを有している。
【0079】
116(図2A)などの複数の補間器がチップ300上に作成される。好適実施例では、4つのチャネルに対する補間器がチップ300の上に実現されている。テスト・システムは、多くのこのようなチップを含むことにより多数のチャネルがテスト・システム内に提供されることがある。好適実施例では、チャネル当たり8つの補間器116A、…、116Hが存在している。図2の回路全体がそれぞれの補間器について反復される。例外は、キャリブレーション・レジスタ226であり、これは好適実施例ではそれぞれのチャネルについて1回反復されている。
【0080】
制御回路310は補間器を制御するのに必要なデジタル回路であり、通常の回路である。カウンタ236と整列遅延回路234とは、共にこの制御回路310の一部である。
【0081】
1つのチャネルに対する補間器116A、…、116Hは、ガード・リング318の中に包囲されている。ガード・リング318は、あるチャネルにおける補間器からの信号が別のチャネルにおける補間器と干渉することを防止するものである。従って、ガード・リングは、チャネル間のクロストークを減少させる。それぞれの補間器は、ガード・リング316A、…、316Hに包囲されている。ガード・リングの作成については、後で図4との関係で詳細に説明する。ガード・リング318及び316A、…、316Hは、また、デジタル制御回路310によって発生された干渉が補間器161A、…、116Hに到達することを防止する。
【0082】
それぞれの補間器116A、…、116Hは、関連するそれ自体のコンデンサ252A、…、252Hを有している。我々が見出したのは、1つのチャネル内のすべての補間器がコンデンサ、遅延線210、位相検出器214及び制御回路216を共有しているときには、結果的に生じるクロストークが大きくなるということである。従って、別個のコンデンサ、遅延線及び関連する制御回路をそれぞれのチャネルに対して用いることによってクロストークを著しく小さくすることができる。
【0083】
図3にはまた、それぞれのチャネルに対して別個のグランド、分離及び電源接続が用いられているということである。分離I/Oパッド312は、ガード・リング318又は316A、…、316Hに接続されている。更に、グランド、分離及び電源先は、チップ300のI/Oパッドにケルビン接続されている(kelvin connected)。特に、グランド及び電源接続は、ここのトレースを通過するようにルーティングされ、I/Oパッド312、312及び314に到達している。別個のトレースを用いることによってこれらのトレースを介して接続されている回路の間の交差結合(cross coupling)を減少させることができる。2つの回路が共通の線を共有してその線に電源やグランド電流が流れると、共通の線に沿った電流はその線に沿って電圧降下を生じさせる。一方の回路からの電流の変化によって生じた電圧降下の変化は、他方の回路には共通の線の上のノイズとして現れる。このノイズが交差結合を表す。分離(isolation)線は大量の電流を運ぶことを意図していないので、ケルビン接続されることは必要ない。しかし、実施例によっては、分離線をI/Oパッドにケルビン接続することによって、クロストークを更に減少させることができる。
【0084】
分離線はグランドに接続されるが、別個の分離線を用いると交差結合を更に減少させることができる。図3には、チャネル1における補間器への電源線はすべてがI/Oパッド314に接続されている様子が示されている。チャネル1における補間器へのグランド線はすべてがI/Oパッド313に接続されている。チャネルにおける補間器へのすべての分離線がI/Oパッド312に接続されている。同様の接続は、チップ300上の他のチャネルのそれぞれについても他のパッドに対してなされている。
【0085】
図4を参照すると、グランド帯域の実現例の詳細が示されている。チップ300はp形の基板を有するように示されている。様々な領域が示されており、その中に標準的な設計技術による実際の回路が作られている。図4では、領域412Aは補間器116Aを有している。領域412Bは補間器116Bを有している。これ以外の領域(図示せず)も他の回路を有している。
【0086】
ガード・リング318、316A及び316Bは、p+形のトラフ(trough)を適切な回路領域の回りにドープすることによって作られる。トラフは図3に示されているように回路要素を包囲している。これらのドープされた領域は、次に、金属製のトレース412をチップの表面にわたって用いることによってI/Oパッド312に接続される。
【0087】
図4は、チップ300に組み込まれた更なるエンハンスメントが示されている。領域410には、電源、グランド及び分離のための金属製トレースがそのパッドまでルーティングされている。領域410は、チップ300の周辺部に沿っている。ルーティング領域410の下側のチップ300の基板内には、別のガード・リングが用いられている。n形の領域414が基板の中にドープされる。領域414の中にn+領域416が形成される。n+領域416がグランド・パッド312に結合される。このようにして、領域414は、クロストークを生じさせる可能性のあるノイズに対する別のバリアとして作用する。領域414の基本的な目的は、制御回路310によって発生されるようなデジタル・ノイズから金属製のトレースを分離することである。好ましくは、ガード層410は、ルーティング領域の実質的にすべての下側に延長している。
【0088】
316、318又は414などのガード領域を用いることによって、クロストークによって生じる補間器におけるタイミング・エラーは、大きく減少する。クロストークを減少させることによって、複数のチャネルを1つのチップの上に背理することが可能になる。1つのチップ上のチャネル数を増加させることには大きな利点がある。それによって、テスト・システムの全体サイズとコストとを劇的に引き下げることができる。テスト・システムのコストの多くはチャネルを実現するのに必要な回路に関するものである。より多数のチャネルを1つのチップの上に配置することによって、回路の量を減少させることができる。プリント回路ボード上で必要となるトレースが減少する。結果的に、より少ない又は頼子形の回路ボードとなる。
【0089】
以上で1つの実施例を説明したが、多くの別の実施例又は変更例を作ることができる。例えば、高いチャネル密度を有するテスタのクロストークを減少させる技術をいくつか示した。すべての技術を同時に用いることは必要ない。これらの技術を別々に用いて著しい効果を奏することが可能である。
【0090】
更に、場合によっては、回路レベルをトランジスタ・レベルに落として示されている。この分野の当業者であれば、他のトランジスタ・レイアウトを用いて開示されている特定のレイアウトと均等なものを作ることができることを理解するはずである。
【0091】
また、それぞれのCMOSチップ上には4つのテスタ・チャネルが示されていると説明された。1つのチップの上には任意の数のチャネルを実現させることができる。ただし、好ましくは、チップ当たり2よりは多いチャネルが設けられるであろう。しかし、4以上の数のチャネルは更に好適である。
【0092】
更に、チップがCMOSであることは必要ない。CMOSが好適実施例であるのは広く入手可能であるからである。しかし、それ以外の半導体技術を用いてもかまわない。他の応用例には別のものが好ましいこともありうる。例えば、GaAs回路は、400MHz以上のシステム・クロック速度で動作する高速のテスト・システムでは好適であろう。
【0093】
他の可能性のある変更点としては、それぞれのタイミング発生器に対する補間器の数である。それぞれのタイミング発生器に対して8つのエッジを用いて説明した。これよりも少ないエッジを用いることもできる。例えば、自動テスト装置によっては、タイミング発生器当たりのタイミング・エッジの数を3つまで少なくしたものが作られている。8よりも多いタイミング・エッジも可能である。タイミング・エッジの数が増えると、自動テスト装置をプログラミングする際の融通性が向上する。
【0094】
別の変更点として、図2Bには、制御信号がコンデンサ252の両端の電圧に基づいて発生され、このコンデンサがフィルタ・コンデンサとして機能する様子が示されている。従って、図2Bを改善することによって、制御信号が電源トレース上のノイズの影響を受けにくくすることができる。その理由は、フィルタリングされた出力信号がコンデンサ252の両端にかかる電圧と考えられるからである。伝統的には、このようなコンデンサは接地され、フィルタリングされた出力信号はコンデンサの一方の端子における電圧レベルと考えられている。コンデンサ252の一端がVDDではなくグランドに接続されている場合でも、本発明の効果は制御信号をコンデンサ252の両端の間の電圧から導く回路設計を用いて達成することができる。
【0095】
更に、ガード・リングはp+形の不純物を基板にドープすることによって形成されると説明された。しかし、ガード・リングを形成する他の方法を用いることもできる。ガード・リングは好ましくは導電性を有し、しかし、逆バイアスをかけられた半導体接合部によってチップ上の回路から分離されていなければならない。例えば、n形の基板が用いられる場合には、n+形の不純物を用いてガード・リングを形成することが可能である。
【0096】
従って、本発明は、特許請求の範囲によってのみ限界が画されるものである。
【図面の簡単な説明】
本発明は、発明の詳細な説明を以下の図面を参照して読むことによってよりよく理解できる。
【図1】 半導体テスタのアーキテクチャを図解するスケッチである。
【図2】 図2Aは、本発明によるテスト・システムにおける1つのタイミング・エッジ発生器の簡略化された回路図である。図2Bは、図2Aに示された制御回路の簡略化された回路図である。図2Cは、図2Aの精細遅延及び電流制御回路の簡略化された回路図である。図2Dは、図2Aの整列遅延回路の簡略化された回路図である。図2Eは、図2Aの遅延段回路の簡略化された回路図である。
【図3】 単一の集積回路チップ上の複数のタイミング発生器の電源、グランド及び遮蔽接続を図解するブロック図である。
【図4】 1つのチャネル内の複数のエッジ発生器のためのエッジ発生器遮蔽の実現例を図解する簡略化された図である。
Claims (13)
- 半導体デバイスを試験する自動テスト装置であって、
a)周期的パルス・ストリームを発生するクロックと、
b)前記クロックに結合され、所定数のクロックを計数したとき、終了カウント信号を出力するプログラム可能カウンタ(236)と、
c)各々が入力及び出力を有する複数の遅延段(212)であって、該遅延段は、順次遅延される周期的パルスからなる複数の信号を形成するように連結される、遅延段(212)と、
d)前記複数の遅延段(212)の出力に結合され、該遅延段の出力の1つを選択的に出力するプログラム可能選択回路(220)と、
e)前記プログラム可能選択回路の出力に結合され、前記遅延段(212)の選択された出力に、より微細な遅延を付加するプログラム可能精細遅延段(222)と、
f)前記遅延段(212)の選択された出力に結合される複数の入力を有し、前記カウンタ(236)の終了カウント信号に応答して、前記遅延段(212)の選択された出力の相対的遅延に比例して遅延された一連のパルス化信号からなる制御信号を発生する制御信号発生回路(234)と、
g)前記制御信号発生回路(234)からの制御信号に応答して、前記精細遅延段の出力を選択的に通過させる、ゲーティング回路(230)と、
を備えた自動テスト装置。 - 請求項1記載の自動テスト装置であって、前記制御信号発生回路(234)が、更に、デジタル入力に応答する論理回路(276,278)を備え、該論理回路が前記パルス化信号の選択されたものの重なる部分と一致するパルス持続時間を有するパルス化出力信号を有する、自動テスト装置。
- 請求項2記載の自動テスト装置であって、前記論理回路が複数の論理ゲート(276)を備え、その各々が少なくとも2つの入力及び1つの出力を有し、前記パルス化信号の2つが論理ゲートの入力に接続され、前記論理回路が更に複数の入力と1つの出力を有するマルチプレクサ(278)を備え、その複数の入力が複数の論理ゲートの出力に接続され、出力が前記制御信号発生回路(234)の出力に結合される、自動テスト装置。
- 請求項1記載の自動テスト装置であって、前記一連のパルス化信号を発生する手段が、一連の遅延素子(274)であって、該遅延素子への入力として前記カウンタ(236)の終了カウント出力を受ける遅延素子を備え、各遅延素子がクロック入力を有し、各遅延素子のクロック入力が前記遅延段(212)からの周期的パルスを含む複数の信号の1つに結合される、自動テスト装置。
- 請求項4記載の自動テスト装置であって、更に第2の一連の遅延素子と、前記カウンタ(236)の終了カウント出力を一連の遅延素子(274)の1つに選択的に指向させるルータ回路(272)を備える、自動テスト装置。
- 請求項5記載の自動テスト装置であって、更に複数のマルチプレクサ(278)を備え、1つのマルチプレクサが一連の遅延素子の各々において遅延素子の出力に接続される入力を有し、前記ルータ回路(272)が更に前記複数のマルチプレクサの1つの出力を前記制御信号発生回路(234)の出力に指向させる手段を備える、自動テスト装置。
- 請求項1記載の自動テスト装置であって、前記制御信号発生回路(234)に結合された遅延段(212)の選択されたものの出力が複数の遅延段(212)の出力の半分以下から成る、自動テスト装置。
- 半導体デバイスを試験する自動テスト装置であって、
a)周期的パルス・ストリームを発生するクロックと、
b)前記クロックに結合され、所定数のクロックを計数したとき、終了カウント信号を出力するプログラム可能カウンタ(236)と、
c)各々が入力及び出力を有する複数の遅延段(212)であって、該遅延段は、順次遅延される周期的パルスからなる複数の信号を形成するように連結される、遅延段(212)と、
d)前記複数の遅延段(212)の出力に結合され、該遅延段の出力の1つを選択的に出力するプログラム可能選択回路(220)と、
e)前記プログラム可能選択回路の出力に結合され、前記遅延段(212)の選択された出力に、より微細な遅延を付加するプログラム可能精細遅延段(222)と、
f)前記遅延段(212)の選択された出力に結合される複数の入力を有し、前記カウンタ(236)の終了カウント信号に応答して、前記遅延段(212)の選択された出力の相対的遅延に比例して遅延された一連のパルス化信号からなる制御信号を発生する第1ユニット(270A)を含む制御信号発生回路(234)であって、前記第1ユニットに類似する第2ユニット(270B)と、前記カウンタ(236)の前記終了カウント信号を受信する入力及び前記第1および第2ユニットの各々に接続される出力を有するルータ回路(272)とを有し、前記カウンタ(236)の前記終了カウント信号を前記ユニット(270A,270B)の1つにルーティングする、制御信号発生回路(234)と、
g)前記制御信号発生回路(234)からの制御信号に応答して、前記精細遅延段の出力を選択的に通過させる、ゲーティング回路(230)と、
を備えた自動テスト装置。 - 請求項8記載の自動テスト装置であって、前記類似のユニット(270A,270B)の各々がクロック入力を有する一連の遅延素子(274)を備え、その各遅延素子のクロック入力が遅延段(212)の選択された出力に接続される、自動テスト装置。
- 請求項8記載の自動テスト装置であって、前記制御信号発生回路(234)の出力が前縁と後縁を有し、前記ルータ回路(272)が前記制御信号の出力の後縁に応答して前記クロック入力信号のルーティングを変更する手段を含む、自動テスト装置。
- 請求項8記載の自動テスト装置であって、前記制御信号発生回路(234)が更にデジタル・データ入力を有し、前記ルータ回路(272)が更に前記デジタル・データ入力を前記複数の類似のユニット(270A,270B)の1つに選択的にルーティングする手段を含む、自動テスト装置。
- 請求項8記載の自動テスト装置であって、前記類似のユニット(270A,270B)の各々が
a)クロック入力を有する一連の遅延素子(274)であって、その各遅延素子のクロック入力が遅延段(212)の選択された出力に接続される、一連の遅延素子(274)と、
b)複数の論理ゲート(276)であって、各々が少なくとも2つの入力及び1つの出力を有し、各ゲートが前記遅延素子の2つに接続される入力を有する、論理ゲート(276)と、
c)複数の入力を有するマルチプレクサ(278)であって、各入力が前記論理ゲートの1つの出力に接続され、出力が前記ルータ回路に接続される、マルチプレクサ(278)と、
を備える、自動テスト装置。 - 請求項12記載の自動テスト装置であって、前記論理ゲート(276)がANDゲートである、自動テスト装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/906,533 US5854797A (en) | 1997-08-05 | 1997-08-05 | Tester with fast refire recovery time |
US08/906,533 | 1997-08-05 | ||
PCT/US1998/015128 WO1999008124A1 (en) | 1997-08-05 | 1998-07-22 | Tester with fast refire recovery time |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001512837A JP2001512837A (ja) | 2001-08-28 |
JP4582907B2 true JP4582907B2 (ja) | 2010-11-17 |
Family
ID=25422615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000506537A Expired - Lifetime JP4582907B2 (ja) | 1997-08-05 | 1998-07-22 | 高速の再動作回復時間を備えたテスタ |
Country Status (7)
Country | Link |
---|---|
US (1) | US5854797A (ja) |
EP (1) | EP1000365B1 (ja) |
JP (1) | JP4582907B2 (ja) |
KR (1) | KR20010022598A (ja) |
CN (1) | CN1200283C (ja) |
DE (1) | DE69815686T2 (ja) |
WO (1) | WO1999008124A1 (ja) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6040707A (en) * | 1997-09-15 | 2000-03-21 | Intersil Corporation | Constant slew rate amplifier |
KR100264077B1 (ko) * | 1997-11-21 | 2000-08-16 | 김영환 | 반도체 소자의 클럭보상장치 |
US6002281A (en) * | 1998-02-20 | 1999-12-14 | Intel Corporation | Delay locked loop |
JP4130709B2 (ja) * | 1998-06-23 | 2008-08-06 | 株式会社アドバンテスト | 半導体デバイス試験装置および信号出力装置 |
US6820234B2 (en) | 1998-06-29 | 2004-11-16 | Acuid Limited | Skew calibration means and a method of skew calibration |
AU9654198A (en) * | 1998-06-29 | 2000-01-17 | Iliya Valeryevich Klochkov | A skew calibration means and a method of skew calibration |
JP4425367B2 (ja) * | 1999-03-15 | 2010-03-03 | 株式会社アドバンテスト | 遅延デバイス |
US6553529B1 (en) * | 1999-07-23 | 2003-04-22 | Teradyne, Inc. | Low cost timing system for highly accurate multi-modal semiconductor testing |
EP1085335A1 (en) * | 1999-09-14 | 2001-03-21 | Alcatel | Method and apparatus for testing integrated circuits with automatic test equipment |
US6594797B1 (en) * | 2000-03-09 | 2003-07-15 | Xilinx, Inc. | Methods and circuits for precise edge placement of test signals |
US6401501B1 (en) | 2000-05-01 | 2002-06-11 | Master Lock Company | Lock construction |
US6718487B1 (en) * | 2000-06-27 | 2004-04-06 | Infineon Technologies North America Corp. | Method for high speed testing with low speed semiconductor test equipment |
US6868504B1 (en) * | 2000-08-31 | 2005-03-15 | Micron Technology, Inc. | Interleaved delay line for phase locked and delay locked loops |
US6917660B2 (en) * | 2001-06-04 | 2005-07-12 | Intel Corporation | Adaptive de-skew clock generation |
US20030004672A1 (en) * | 2001-06-29 | 2003-01-02 | National Instruments Corporation | Meta-routing tool for a measurement system |
US8161144B2 (en) * | 2001-08-15 | 2012-04-17 | National Instruments Corporation | Defining a switch device route based on required signal characteristics and resource dependencies |
US7035755B2 (en) * | 2001-08-17 | 2006-04-25 | Credence Systems Corporation | Circuit testing with ring-connected test instrument modules |
US6868047B2 (en) * | 2001-12-12 | 2005-03-15 | Teradyne, Inc. | Compact ATE with time stamp system |
US6774694B1 (en) | 2001-12-26 | 2004-08-10 | Analog Devices, Inc. | Timing vernier architecture for generating high speed, high accuracy timing edges |
US20050232256A1 (en) * | 2002-03-29 | 2005-10-20 | Jason White | Applying object oriented concepts to switch system configurations |
US7024568B2 (en) * | 2002-09-06 | 2006-04-04 | National Semiconductor Corporation | Method and system for providing self-calibration for adaptively adjusting a power supply voltage in a digital processing system |
US6870415B2 (en) * | 2002-09-12 | 2005-03-22 | Broadcom Corporation | Delay generator with controlled delay circuit |
US6999547B2 (en) * | 2002-11-25 | 2006-02-14 | International Business Machines Corporation | Delay-lock-loop with improved accuracy and range |
US6836166B2 (en) | 2003-01-08 | 2004-12-28 | Micron Technology, Inc. | Method and system for delay control in synchronization circuits |
US7088163B1 (en) * | 2004-09-24 | 2006-08-08 | National Semiconductor Corporation | Circuit for multiplexing a tapped differential delay line to a single output |
US7243278B2 (en) * | 2005-09-14 | 2007-07-10 | Credence Systems Corporation | Integrated circuit tester with software-scaleable channels |
CN101170349B (zh) * | 2006-10-23 | 2011-11-30 | 联芯科技有限公司 | 实时时钟的校准电路 |
US20080238516A1 (en) * | 2007-03-30 | 2008-10-02 | Teradyne, Inc. | Timing interpolator with improved linearity |
US7786718B2 (en) * | 2007-12-31 | 2010-08-31 | Teradyne, Inc. | Time measurement of periodic signals |
US7987063B2 (en) * | 2008-04-22 | 2011-07-26 | Teradyne, Inc. | Fast, low power formatter for automatic test system |
US9201092B2 (en) * | 2010-04-14 | 2015-12-01 | Advantest Corporation | Apparatus and method for testing a plurality of devices under test |
US9279857B2 (en) | 2013-11-19 | 2016-03-08 | Teradyne, Inc. | Automated test system with edge steering |
US10139449B2 (en) * | 2016-01-26 | 2018-11-27 | Teradyne, Inc. | Automatic test system with focused test hardware |
CN107888166B (zh) * | 2017-11-30 | 2021-11-05 | 北京大学深圳研究生院 | 多相位不交叠时钟信号产生电路及相应的方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5321700A (en) * | 1989-10-11 | 1994-06-14 | Teradyne, Inc. | High speed timing generator |
US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
US5214680A (en) * | 1991-11-01 | 1993-05-25 | Hewlett-Packard Company | CMOS pseudo-NMOS programmable capacitance time vernier and method of calibration |
US5283631A (en) * | 1991-11-01 | 1994-02-01 | Hewlett-Packard Co. | Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations |
US5243227A (en) * | 1991-11-01 | 1993-09-07 | Hewlett-Packard Company | Fine/coarse wired-or tapped delay line |
US5365130A (en) * | 1992-08-07 | 1994-11-15 | Vlsi Technology, Inc. | Self-compensating output pad for an integrated circuit and method therefor |
US5491673A (en) * | 1994-06-02 | 1996-02-13 | Advantest Corporation | Timing signal generation circuit |
US5486783A (en) * | 1994-10-31 | 1996-01-23 | At&T Corp. | Method and apparatus for providing clock de-skewing on an integrated circuit board |
US5566188A (en) * | 1995-03-29 | 1996-10-15 | Teradyne, Inc. | Low cost timing generator for automatic test equipment operating at high data rates |
US6469493B1 (en) * | 1995-08-01 | 2002-10-22 | Teradyne, Inc. | Low cost CMOS tester with edge rate compensation |
US5689690A (en) * | 1995-09-25 | 1997-11-18 | Credence Systems Corporation | Timing signal generator |
US5696951A (en) * | 1996-01-03 | 1997-12-09 | Credence Systems Corporation | Signal deskewing system for synchronous logic circuit |
US5712883A (en) * | 1996-01-03 | 1998-01-27 | Credence Systems Corporation | Clock signal distribution system |
US5734685A (en) * | 1996-01-03 | 1998-03-31 | Credence Systems Corporation | Clock signal deskewing system |
US5712882A (en) * | 1996-01-03 | 1998-01-27 | Credence Systems Corporation | Signal distribution system |
US5789958A (en) * | 1997-01-13 | 1998-08-04 | Credence Systems Corporation | Apparatus for controlling timing of signal pulses |
-
1997
- 1997-08-05 US US08/906,533 patent/US5854797A/en not_active Expired - Lifetime
-
1998
- 1998-07-22 WO PCT/US1998/015128 patent/WO1999008124A1/en not_active Application Discontinuation
- 1998-07-22 KR KR1020007001191A patent/KR20010022598A/ko not_active Application Discontinuation
- 1998-07-22 CN CNB988080257A patent/CN1200283C/zh not_active Expired - Lifetime
- 1998-07-22 DE DE69815686T patent/DE69815686T2/de not_active Expired - Fee Related
- 1998-07-22 EP EP98936964A patent/EP1000365B1/en not_active Expired - Lifetime
- 1998-07-22 JP JP2000506537A patent/JP4582907B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69815686D1 (de) | 2003-07-24 |
CN1266495A (zh) | 2000-09-13 |
DE69815686T2 (de) | 2004-04-22 |
EP1000365B1 (en) | 2003-06-18 |
WO1999008124A1 (en) | 1999-02-18 |
EP1000365A1 (en) | 2000-05-17 |
US5854797A (en) | 1998-12-29 |
KR20010022598A (ko) | 2001-03-26 |
CN1200283C (zh) | 2005-05-04 |
JP2001512837A (ja) | 2001-08-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4582907B2 (ja) | 高速の再動作回復時間を備えたテスタ | |
JP4301728B2 (ja) | 高いチャネル密度を有する低コストcmosテスタ | |
KR100840800B1 (ko) | 시험 장치, 위상 조정 방법, 및 메모리 제어기 | |
EP0842439B1 (en) | Low cost cmos tester | |
KR100218125B1 (ko) | 타이밍 신호 발생 회로 | |
US7406646B2 (en) | Multi-strobe apparatus, testing apparatus, and adjusting method | |
US20080129357A1 (en) | Adaptive Integrated Circuit Clock Skew Correction | |
US20120086462A1 (en) | Test apparatus | |
US6876186B1 (en) | Measurement of circuit delay | |
US6720811B2 (en) | Semiconductor device with delay correction function | |
US8531196B1 (en) | Delay test circuitry | |
US20080238516A1 (en) | Timing interpolator with improved linearity | |
KR20210148363A (ko) | 공급 전류 안정화 기능이 있는 전압 드라이버 | |
WO2006041063A1 (ja) | タイミング発生器、及び試験装置 | |
US7487571B2 (en) | Control adjustable device configurations to induce parameter variations to control parameter skews | |
JPH11316260A (ja) | 半導体試験装置 | |
Torralba et al. | A VLSI for deskewing and fault tolerance in LVDS links | |
US7495428B2 (en) | Pulse generator, timing generator, and pulse width adjusting method | |
JPH0814609B2 (ja) | Icテスト装置 | |
JPH0575447A (ja) | タイミング校正方式 | |
JPH04278657A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050715 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080620 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080919 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080929 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091217 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100316 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100324 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100416 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100423 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100514 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100521 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100617 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100802 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100831 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |