WO2010113263A1 - 半導体集積回路及び電源電圧制御方法 - Google Patents

半導体集積回路及び電源電圧制御方法 Download PDF

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WO2010113263A1
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元広 小澤
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富士通株式会社
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    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters

Definitions

  • the present invention relates to a semiconductor integrated circuit and a power supply voltage control method, and more particularly to a semiconductor integrated circuit having a power supply voltage observation circuit and a power supply voltage control method for controlling a power supply voltage supplied to such a semiconductor integrated circuit.
  • FIG. 1 is a diagram for explaining an example of a conventional power supply voltage control method.
  • a large-scale integrated circuit (LSI: Large Scale Integrated circuit) 1 includes a power supply wiring 2 and a transistor 3 having resistance, inductance, and capacitance.
  • the DC-DC converter 5 that converts an input direct current (DC) voltage into a predetermined direct current voltage and outputs the converted direct current voltage is input to the LSI 1 through a power supply wiring 6 having resistance, inductance, and capacitance.
  • GND indicates grounding.
  • the voltage of the power input terminal of the LSI 1, that is, an analog voltage signal is fed back to the DC-DC converter to control the power supply voltage VDD.
  • the voltage at the power input terminal of the LSI 1 is observed and fed back to the DC-DC converter 5, and the feedback loop is not always stable, so the power actually applied to the transistor 3 in the LSI 1 I don't know the voltage. For this reason, it is difficult to control the power supply voltage applied to the transistor 3 in the LSI 1 to be constant.
  • the conventional power supply voltage control method has a problem that it is difficult to control the power supply voltage in the LSI uniformly with a relatively simple configuration without increasing the number of terminals of the LSI package.
  • the present invention provides a semiconductor integrated circuit and a power supply voltage control method capable of controlling the power supply voltage in the semiconductor integrated circuit to be constant with a relatively simple configuration without increasing the number of terminals of the semiconductor integrated circuit.
  • the purpose is to do.
  • a first selector that selectively outputs one of an external power supply voltage and a predetermined reference voltage according to an adjustment mode signal and supplies the selected voltage to an observation target voltage terminal;
  • a semiconductor integrated circuit including a voltage observation circuit that converts a voltage fluctuation observed by observing a voltage fluctuation at a target voltage terminal into a digital signal and outputs the digital signal, and an input / output circuit that outputs the digital signal to the outside.
  • a power supply voltage control method for controlling a power supply voltage supplied to a semiconductor integrated circuit by a power supply control circuit, wherein a predetermined reference voltage is selectively output during a circuit adjustment period, and a voltage observation period
  • a power supply voltage control method including the step of controlling the power supply voltage output from the voltage control circuit is provided.
  • the power supply voltage in the semiconductor integrated circuit can be controlled to be constant with a relatively simple configuration without increasing the number of terminals of the semiconductor integrated circuit.
  • the power supply control circuit controls the power supply voltage supplied to the semiconductor integrated circuit.
  • a predetermined reference voltage is selected and output during the circuit adjustment period, and the selector in the semiconductor integrated circuit is switched according to the adjustment mode signal so as to select and output the power supply voltage and supply it to the observation target voltage terminal during the voltage observation period.
  • the voltage fluctuation at the observation target voltage terminal is observed by the voltage observation circuit in the semiconductor integrated circuit, and the voltage fluctuation observed is converted into a digital signal and output.
  • a digital signal is output from the input / output circuit in the semiconductor integrated circuit to the voltage control circuit to control the power supply voltage output from the voltage control circuit.
  • the input / output circuit for example, it is possible to select and output scan data defined by, for example, the JTAG (Joint Test Action Group) standard of IEEE1149.1, and to output a digital signal during normal operation. Therefore, the power supply voltage in the semiconductor integrated circuit can be controlled to be constant with a relatively simple configuration without increasing the number of terminals of the semiconductor integrated circuit.
  • JTAG Joint Test Action Group
  • FIG. 2 is a diagram for explaining a power supply voltage control method according to an embodiment of the present invention. 2, parts that are substantially the same as those in FIG. 1 are given the same reference numerals, and descriptions thereof are omitted.
  • a large scale integrated circuit (LSI: Large Scale Integrated Circuit) 11 includes a power supply wiring 2, a transistor 3, a voltage observation circuit 12, and an input / output (I / O) having resistance, inductance, and capacitance.
  • a circuit 13 is included.
  • the voltage control circuit 21 inputs the power supply voltage VDD to the LSI 11 through the power supply wiring 6 having resistance, inductance, and capacitance.
  • the voltage control circuit 21 is formed by, for example, a DC-DC converter that converts an input direct current (DC) voltage into a predetermined direct current voltage and outputs it.
  • DC direct current
  • GND indicates grounding.
  • the power supply voltage applied to the transistor 3 in the LSI 11 is observed by the voltage observation circuit 12, and a voltage signal corresponding to the observed power supply voltage is fed back to the voltage control circuit 21 via the I / O circuit 13.
  • the power supply voltage VDD is controlled.
  • the voltage observation circuit 12 observes the voltage fluctuation of the power supply voltage applied to the transistor 3 in the LSI 11, converts the observed voltage fluctuation into a digital signal, and outputs it.
  • This digital signal is output from the LSI 11 through the I / O circuit 13 in the same manner as the data signal, and is fed back to the voltage control circuit 21. Therefore, the power supply voltage applied to the transistor 3 in the LSI 11 can be controlled to be constant based on the observation result of the power supply voltage actually applied to the transistor 3 in the LSI 11.
  • the voltage observation circuit 12 receives a voltage to be observed in the LSI 11, that is, a power supply voltage applied to the transistor 3, a predetermined reference voltage, and a control signal.
  • the voltage observation circuit 12 is connected to the ground GND and outputs a voltage signal corresponding to the voltage to be observed or a voltage state signal representing the state of the voltage to be observed.
  • the voltage observation circuit 12 outputs a voltage signal or a voltage state signal depending on how high or low the voltage to be observed is with respect to a predetermined reference voltage input to the voltage observation circuit 12.
  • the resolution of the power supply voltage control is determined by the number of bits of the voltage signal or voltage state signal output from the voltage observation circuit 12.
  • the control signal input to the voltage observing circuit 12 is used to adjust characteristic variations and sensitivity adjustment of the transistor 3 including a PMOS (P-channel Metal Oxide Semiconductor) transistor and an NMOS (N-Channel Metal Oxide Semiconductor) transistor in the LSI 11. Use for.
  • PMOS P-channel Metal Oxide Semiconductor
  • NMOS N-Channel Metal Oxide Semiconductor
  • the power supply voltage control method of FIG. 2 it is possible to observe the fluctuation of the power supply voltage actually applied to the transistor 3 in the LSI 11 even if the fluctuation is at a high frequency. Since the voltage signal or voltage state signal output from the voltage observation circuit 12 is a digital signal, it can be output to the outside of the LSI 11 using the I / O circuit 13 originally provided in the LSI 11. . Further, even when there are a plurality of voltage observation points in the LSI 11, it is possible to switch the voltage observation points by a control signal input to the voltage observation circuit 12.
  • the layout of the wiring in the package of the LSI 11 can be achieved. It becomes easy. Further, by outputting the voltage signal or the voltage state signal to the outside of the LSI 11 by using, for example, the I / O circuit 13 originally provided in the LSI 11 and used for testing, the number of terminals provided in the LSI 11 package (that is, the number of terminals) , The number of signal pins) can be reduced.
  • FIG. 3 is a diagram illustrating an example of a semiconductor integrated circuit.
  • the same parts as those of FIG. For convenience of explanation, the power supply wirings 2 and 6 are not particularly illustrated as blocks in FIG. 3 and FIGS. 7, 11 and 12 described later, and the illustration of the transistor 3 is omitted.
  • the LSI 11-1 includes a regulator 111, a selector 112, a voltage generation circuit 113, an adjustment circuit 114-1, a voltage observation circuit 12-1, selectors 122-1 to 122-n, and an I / O connected as shown in FIG. A circuit 13 is included.
  • the voltage observation circuit 12-1 includes a plurality of inverter circuits 120 including PMOS transistors and NMOS transistors, and a plurality of buffers 121 for signal waveform shaping.
  • the selectors 112, 122-1 to 122-n can be formed by transfer gates, for example.
  • the selector 112 receives the power supply voltage VDD output from the voltage control circuit (DC-DC converter) 21 and the predetermined reference voltage VDDref output from the regulator 111. Therefore, the power supply voltage VDD from the outside of the LSI 11-1 or the reference voltage VDDref from the regulator 111 is supplied to the observation target voltage terminal VDDobs of the voltage observation circuit 12-1 through the selector 112.
  • the regulator 111 generates the reference voltage VDDref and the voltage VDDref / 2 based on the voltage VDDH higher than the power supply voltage VDD output from the voltage control circuit (DC-DC converter) 31, and uses the voltage VDDref / 2 as the voltage observation circuit 12-1. To the inverter circuit 120.
  • the adjustment circuit 114-1 generates the adjustment mode signal AMS and the voltage setting value VSV based on the clock signal CLK and the voltage signals Sig 1 to Sign n output from the buffer 121 of the voltage observation circuit 12-1, and selects them to the selector 112
  • the signal is supplied as a signal and output to the outside of the LSI 11-1.
  • the adjustment circuit 114-1 supplies the voltage setting value VSV to the voltage generation circuit 113.
  • the voltage generation circuit 113 generates control signals VBSp and VBSn based on the voltage VDDH output from the voltage control circuit 31 and the voltage setting value VSV output from the adjustment circuit 114-1, and the inverter circuit 120 of the voltage observation circuit 12-1. Is supplied as a control signal to the PMOS transistor and the NMOS transistor forming the gate.
  • the control signal VBSp is applied as a back bias signal to the PMOS transistor of each inverter circuit 130, and the control signal VBSn is applied as a back bias signal to the NMOS transistor of the inverter circuit 130.
  • a scan-in signal SIS is input to the LSI 11-1 and supplied to a known latch scan chain (not shown) in the LSI 11-1.
  • the scan data output (or test signal) SDO of the latch scan chain is supplied to one input of each of the selectors 122-1 to 122-n, and voltage is observed at the other input of each of the selectors 122-1 to 122-n.
  • voltage signal Sig 1 ⁇ Sig n is supplied to output circuit 12-1.
  • the selectors 122-1 to 122-n are supplied with a test mode signal TMS as a selection signal.
  • the outputs of the selectors 122-1 to 122-n are output from the LSI 11-1 via the I / O circuit 13 and fed back to the voltage control circuit 21.
  • the plurality of inverter circuits 120 in the voltage observation circuit 12-1 have different threshold voltages at which the output of the transistor changes by changing the ⁇ value of the transistor, for example, and the output of the inverter circuit 120 on the left side in FIG. (Or high level).
  • the voltage of the observation target voltage terminal VDDobs is applied to the transistor of each inverter circuit 120 as a power supply voltage.
  • the voltage VDDref / 2 generated by the regulator 111 is applied to the input of each inverter circuit 120.
  • each inverter circuit 120 is shaped by the buffer 121 and is output from the voltage observation circuit 12-1 as voltage signals Sig 1 to Sign n .
  • the number of input / output terminals of the LSI 11-1 that is, the number of signal pins of the package of the LSI 11-1, is not increased. sometimes the I / O circuit 13 to be used for the test signal is not used, shared by the voltage signal Sig 1 ⁇ Sig n.
  • the test signal is a scan data output SDO (Scan Data Output) of parallel scan.
  • the selectors 122-1 to 122-n are switched to output the scan data output SDO or the voltage signals Sig 1 to Sign n according to the test mode signal TMS.
  • the logical value of the test mode signal TMS becomes 0, and the parallel scan data output SDO is supplied to the I / O circuit 13.
  • the logical value becomes 1 in the test mode signal TMS in the normal operation, the voltage signals Sig 1 ⁇ Sig n is supplied to the I / O circuit 13.
  • a predetermined reference voltage VDDref is supplied to the observation target voltage terminal VDDobs of the voltage observation circuit 12-1, and the output patterns of the voltage signals Sig 1 to Sign n are as expected (for example, the number of logical values 0 and 1).
  • the voltages of the control signals VBSp and VBSn generated by the voltage generation circuit 113 are adjusted so that the patterns are equal to each other. Control signals VBSp and VBSn are fixed to the adjusted voltage.
  • the normal operation of the LSI 11-1 is started, and the actual voltage at the observation target voltage terminal VDDobs is observed.
  • FIG. 4 is a diagram for explaining an example of the adjustment circuit 114-1 shown in FIG.
  • the adjustment circuit 114-1 includes an inverter circuit 41, an OR circuit 42, a signal determination circuit 43-1, a scan latch 44 that holds a voltage setting value, and a scan that holds an adjustment mode, which are connected as shown in FIG. It has a latch 45.
  • the value of the scan latch 45 is set to the logical value 1 indicating the adjustment mode, and the value of the scan latch 44 is set to the initial value.
  • the selector 112 selectively outputs a predetermined reference voltage VDDref from the regulator 111 according to the adjustment mode signal AMS.
  • the signal determination circuit 43-1 determines whether or not the values of the voltage signals Sig 1 to Sign n are set values (for example, the same number of logic values 1 and 0), and the next voltage set value NVS and An adjustment determination signal AJS is output.
  • the next voltage setting value NVS and the adjustment determination signal AJS are taken into the scan latch 44 and the scan latch 45 every time the clock signal CLK is applied.
  • the adjustment determination signal AJS output from the signal determination circuit 43-1 has a logical value 0 when the values of the voltage signals Sig 1 to Sign n coincide with the set values, and a logical value 1 otherwise. Become.
  • the clock signal CLK to the scan latches 44 and 45 in the adjustment circuit 114-1 is disabled.
  • the completion of adjustment can be determined by the adjustment mode signal AMS output to the outside of the LSI 11-1.
  • FIG. 5 is a flowchart for explaining the operation of the semiconductor integrated circuit shown in FIG.
  • step S1 voltage signals Sig 1 to Sign n are selectively output from the selectors 122-1 to 122-n by the test mode signal TMS, and in step S2, a predetermined reference voltage is output from the selector 112 by the adjustment mode signal AMS. Selects and outputs VDDref.
  • step S3 as the initial state, the voltage of the control signal VBSn with respect to the power supply voltage VDD is set to 0, and the voltage of the control signal VBSp with respect to the ground GND is set to 0.
  • step S4 voltage signals Sig 1 to Sign n are observed by adjustment circuit 114-1, and in step S5, it is determined whether or not voltage signals Sig 1 to Sign n are assumed patterns. If the determination result in step S5 is NO, the process proceeds to step S6, and if the determination result is YES, the process proceeds to step S7.
  • step S6 by adjusting circuit 114-1 controls the voltage generating circuit 113, a control signal VBSn pattern of voltage signals Sig 1 ⁇ Sig n logic value 0 is larger than expected pattern, decrease the voltage of VBSP, assuming If the logical value 1 is larger than the pattern, the voltages of the control signals VBSn and VBSp are increased, and the process returns to step S4.
  • step S7 the power supply voltage VDD is selectively output from the selector 112 by the adjustment mode signal AMS, and in step S8, the LSI 11-1 is normally operated.
  • step S9 voltage signals Sig 1 to Sign n are observed by adjustment circuit 114-1, and in step S10, it is determined whether or not voltage signals Sig 1 to Sign n are assumed patterns. If the determination result in step S10 is NO, the process proceeds to step S11. If the determination result is YES, the process returns to step S9.
  • step S11 by controlling the voltage control circuit 21 at the output of LSI11-1, raising the power supply voltage VDD and the pattern of the voltage signals Sig 1 ⁇ Sig n logic value 0 is larger than expected pattern, the logical value than expected pattern If 1 is large, the power supply voltage VDD is lowered, and the process returns to step S9.
  • FIG. 6 is a timing chart for explaining the operation of the semiconductor integrated circuit shown in FIG.
  • the vertical axis represents voltage in arbitrary units
  • the horizontal axis represents time in arbitrary units.
  • FIG. 6 shows the voltage VDDH with respect to the ground GND, the voltage of the control signal VBSn with respect to the ground GND, the voltage of the control signal VBSp with respect to the voltage of the observation target voltage terminal VDDobs, the voltage of the observation target voltage terminal VDDobs with respect to the ground GND, and the voltage signals Sig 1 .
  • the voltage of Sig 4 is shown.
  • t1 is a voltage signal Sig 3 of the logical value of the control signal VBSn such that 0 indicates a timing to lower the voltage of VBSP
  • t2 is the power supply voltage a voltage to be observed voltage terminal VDDobs from the predetermined reference voltage VDDref
  • L1, L2, L3, and L4 indicate levels at which the voltage signals Sig 1 , Sig 2 , Sig 3 , and Sig 4 become 0, respectively.
  • FIG. 7 is a diagram for explaining another example of a semiconductor integrated circuit. In FIG. 7, the same parts as those of FIG.
  • the output of the inverter circuit 120 that receives the input signal of the observation target voltage terminal VDDobs is not directly output to the outside of the voltage observation circuit 12-2, but is connected to the inputs of the selectors 122 and 123.
  • the selectors 122 and 123 select signals to be selectively output by the control signals (or selection signals) SELL and SELH from the scan dedicated latch 115 for setting the voltage observation sensitivity, respectively.
  • the output of the inverter circuit 120 selected and output by the selector 122 is an output from the inverter circuit 120 formed of transistors having a threshold voltage lower than the output of the inverter circuit 120 selected and output by the selector 123.
  • the output of the selector 122 is output from the voltage observation circuit 12-2 as the low voltage signal LVS through the inverter 124.
  • the output of the selector 123 is output from the voltage observation circuit 12-2 as the high voltage signal HVS.
  • the LSI 11-2 receives the scan-in signal SIS and supplies it to a well-known latch scan chain (not shown) in the LSI 11-1.
  • the scan data output (or test signal) SDO of the latch scan chain is supplied to one input of each of the selectors 116 and 117, and the other input of the selector 116 is a low voltage signal LVS output from the voltage observation circuit 12-2.
  • the high voltage signal HVS output from the voltage observation circuit 12-2 is supplied to the other input of the selector 117.
  • the selectors 116 and 117 are supplied with a test mode signal TMS as a selection signal.
  • the outputs of the selectors 116 and 117 are output from the LSI 11-2 via the I / O circuit 13 and fed back to the voltage control circuit 21.
  • the scan-dedicated latch 115 supplies the control signals SELL and SELH that increase the voltage observation sensitivity to the selectors 122 and 123, and outputs the voltage signals that are output as the low voltage signal LVS and the high voltage signal HVS to the voltage signal Sig 1. to choose from ⁇ Sig n.
  • a predetermined reference voltage VDDref is supplied to the observation target voltage terminal VDDobs of the voltage observation circuit 12-2, and the control signals VBSn and VBSp generated by the voltage generation circuit 113 so that the low voltage signal LVS and the high voltage signal HVS are both zero. adjust.
  • Control signals VBSn and VBSp are fixed to the adjusted voltages.
  • the voltage supplied to the observation target voltage terminal VDDobs is switched to the power supply voltage VDD, and then the normal operation of the LSI 11-2 is performed. And the actual voltage at the observation target voltage terminal VDDobs is observed.
  • the number of input / output terminals of the LSI 11-2 that is, the number of signal pins of the package of the LSI 11-2 is not increased to output the low voltage signal LVS and the high voltage signal HVS, it is used only during the LSI 11-2 test.
  • the I / O circuit 13 used for the test signal that is not used during the operation is shared by the low voltage signal LVS and the high voltage signal HVS.
  • the test signal is a scan data output SDO of parallel scan.
  • the selectors 116 and 117 are switched to output the scan data output SDO or the low voltage signal LVS and the high voltage signal HVS according to the test mode signal TMS.
  • the logical value of the test mode signal TMS becomes 0, and the parallel scan data output SDO is supplied to the I / O circuit 13.
  • the logic value of the test mode signal TMS becomes 1, and the low voltage signal LVS and the high voltage signal HVS are supplied to the I / O circuit 13.
  • FIG. 8 is a diagram for explaining an example of the adjustment circuit 114-2 shown in FIG.
  • the same parts as those of FIG. 4 are denoted by the same reference numerals, and the description thereof is omitted.
  • the value of the scan latch 45 is a logical value 1 indicating the adjustment mode
  • the value of the scan latch 44 is the initial value
  • the selector setting values (SELL, SELH) that are the sensitivity of the voltage adjustment mode are stored in the scan dedicated latch 115 of FIG. ) Is set.
  • the selector 112 selectively outputs a predetermined reference voltage VDDref from the regulator 111 according to the adjustment mode signal AMS.
  • the signal determination circuit 32-2 determines whether or not both the low voltage signal LVS and the high voltage signal HVS have a logical value 0, and outputs the next voltage set value NVS and the adjustment determination signal AJS.
  • the next voltage setting value NVS and the adjustment determination signal AJS are taken into the scan latch 44 and the scan latch 45 every time the clock CLK is applied.
  • the control signals VBSn and VBSp are raised when the high voltage signal HVS is a logic value 1
  • the control signals VBSn and VBSp are raised when the low voltage signal LVS is a logic value 0.
  • the adjustment determination signal AJS output from the signal determination circuit 43-2 has a logical value of 0 when both the low voltage signal LVS and the high voltage signal HVS are at a logical value of 0, and a logical value of 1 otherwise. Become.
  • the clock CLK to the scan latches 44 and 45 in the adjustment circuit 114-2 is disabled.
  • the completion of adjustment can be determined by the adjustment mode signal AMS output to the outside of the LSI 11-2.
  • FIG. 9 is a flowchart for explaining the operation of the semiconductor integrated circuit shown in FIG. 9, in step S21, the control signal SELL, a low voltage signal and a high voltage signal of the voltage signals Sig 1 ⁇ Sig n from the selector 122 and 123 select output at higher observation sensitivity SELH, in step S22, the test mode
  • the low voltage signal LVS and the high voltage signal HVS are selectively output from the selectors 116 and 117 by the signal TMS.
  • a predetermined reference voltage VDDref is selectively output from the selector 112 by the adjustment mode signal AMS.
  • step S24 as the initial state, the voltage of the control signal VBSn with respect to the power supply voltage VDD is set to 0, and the voltage of the control signal VBSp with respect to the ground GND is set to 0.
  • step S25 the adjustment circuit 114-2 observes the low voltage signal LVS and the high voltage signal HVS.
  • step S26 it is determined whether or not both the low voltage signal LVS and the high voltage signal HVS have a logical value of 0. . If the determination result in step S26 is NO, the process proceeds to step S27, and if the determination result is YES, the process proceeds to step S28.
  • step S27 the adjustment circuit 114-2 controls the voltage generation circuit 113 so that when the logical value of the low voltage signal LVS is 1, the voltages of the control signals VBSn and VBSp are lowered, and the logical value of the high voltage signal HVS is If it is 1, the voltages of the control signals VBSn and VBSp are increased, and the process returns to step S25.
  • step S28 the control signal SELL, a low voltage signal and a high voltage signal of the voltage signals Sig 1 ⁇ Sig n from the selector 122 and 123 selectively outputs at any observation sensitivity SELH.
  • step S29 the power supply voltage VDD is selectively output from the selector 112 by the adjustment mode signal AMS.
  • step S30 the LSI 11-2 is normally operated.
  • step S31 the adjustment circuit 114-2 observes the low voltage signal LVS and the high voltage signal HVS, and in step S32, it is determined whether or not both the low voltage signal LVS and the high voltage signal HVS have a logical value 0. .
  • step S32 determines whether the determination result in step S32 is NO, the process proceeds to step S33, and if the determination result is YES, the process returns to step S31.
  • step S33 by controlling the voltage control circuit 21 with the output of the LSI 11-2, the power supply voltage VDD is increased when the logic value of the low voltage signal LVS is 1, and the logic value of the high voltage signal HVS is 1. The power supply voltage VDD is lowered, and the process returns to step S31.
  • FIG. 10 is a timing chart for explaining the operation of the semiconductor integrated circuit shown in FIG.
  • the vertical axis indicates voltage in arbitrary units
  • the horizontal axis indicates time in arbitrary units.
  • FIG. 10 shows the voltage VDDH with respect to the ground GND, the voltage of the control signal SELL, the voltage of the control signal SELH, the voltage of the control signal VBSn with respect to the ground GND, the voltage of the control signal VBSp with respect to the voltage of the observation target voltage terminal VDDobs, and the observation target with respect to the ground GND
  • the voltage of the voltage terminal VDDobs, the voltage signals Sig 1 to Sig 4 , the voltage of the low voltage signal LVS, and the voltage of the high voltage signal HVS are shown.
  • FIG. 11 is a diagram for explaining another example of a semiconductor integrated circuit.
  • the voltage observation circuit 12-21 outputs a low voltage signal LVS1 and a high voltage signal HVS1
  • the voltage observation circuit 12-2n outputs a low voltage signal LVSn and a high voltage signal HVSn.
  • the low voltage signal processing circuit 118 is supplied with the low voltage signals LVS1 to LVSn from the voltage observation circuits 12-21 to 12-2n.
  • the high voltage signal processing circuit 119 is supplied with high voltage signals HVS1 to HVSn from the voltage observation circuits 12-21 to 12-2n.
  • the low voltage signal processing circuit 118 performs signal processing such as logical product operation, logical sum operation, majority operation on the low voltage signals LVS1 to LVSn, and outputs a low voltage signal LVS.
  • the high voltage signal processing circuit 119 performs signal processing such as logical product operation, logical sum operation, majority operation on the high voltage signals HVS1 to HVSn, and outputs a high voltage signal HVS. Therefore, both the low voltage signal processing circuit 118 and the high voltage signal processing circuit 119 can be formed by an AND circuit, an OR circuit, a majority circuit, or the like.
  • the signal processing (that is, arithmetic processing) to be performed by the low voltage signal processing circuit 118 and the high voltage signal processing circuit 119 may be appropriately set according to, for example, the use of the LSI 11-3.
  • the number of input / output terminals of the LSI 11-3 that is, the number of signal pins of the package of the LSI 11-3 is not increased to output the low voltage signal LVS and the high voltage signal HVS, it is used only for testing of the LSI 11-3.
  • the I / O circuit 13 used for the test signal that is not used during the operation is shared by the low voltage signal LVS and the high voltage signal HVS.
  • the test signal is a scan data output SDO of parallel scan.
  • the selectors 116 and 117 are switched to output the scan data output SDO or the low voltage signal LVS and the high voltage signal HVS according to the test mode signal TMS.
  • the logical value of the test mode signal TMS becomes 0, and the parallel scan data output SDO is supplied to the I / O circuit 13.
  • the logic value of the test mode signal TMS becomes 1, and the low voltage signal LVS and the high voltage signal HVS are supplied to the I / O circuit 13.
  • FIG. 12 is a diagram for explaining another example of a semiconductor integrated circuit.
  • the same parts as those of FIG. 12 are identical to FIG. 12, the same parts as those of FIG. 12, the same parts as those of FIG. 12, the same parts as those of FIG. 12, the same parts as those of FIG.
  • the electric voltage VDD from a single voltage control circuit (DC-DC converter) 21 is a plurality (two in this example) of LSIs 11-4 having the same configuration as the LSI 11-1 shown in FIG. 1, is supplied to 11-4 2.
  • voltage signals Siga 1 to Sigan are output and supplied to the signal processing unit 61.
  • the voltage signal Sigb1 ⁇ Sigbn supplied are outputted to the signal processing unit 61.
  • the signal processing unit 61 performs signal processing (that is, arithmetic processing) for obtaining an average value, maximum value, minimum value, and the like of the voltage signals Siga1 to Sigan and the voltage signals Sigb1 to Sigbn, and the obtained processing result is sent to the voltage control circuit 21. Supply.
  • the voltage control circuit 21 controls the power supply voltage VDD output according to the processing result from the signal processing unit 61.
  • the signal processing (that is, arithmetic processing) to be performed by the signal processing unit 63 may be appropriately set according to the use of the LSIs 11-4 1 and 11-4 2 , for example.
  • the present invention can be applied to various semiconductor integrated circuits that require a constant control of the power supply voltage in the semiconductor integrated circuit.

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Abstract

　半導体集積回路は、外部からの電源電圧と、所定の参照電圧のうち一方を、調整モード信号に応じて選択出力して観測対象電圧端子に供給するセレクタと、前記観測対象電圧端子における電圧変動を観測して観測された電圧変動をデジタル信号に変換して出力する電圧観測回路と、前記デジタル信号を前記外部へ出力する入出力回路を備える。

Description

半導体集積回路及び電源電圧制御方法
　本発明は、半導体集積回路及び電源電圧制御方法に係り、特に電源電圧観測回路を備えた半導体集積回路及びそのような半導体集積回路に供給される電源電圧を制御する電源電圧制御方法に関する。
　図１は、従来の電源電圧制御方法の一例を説明する図である。図１において、大規模集積回路（ＬＳＩ：Large Scale Integrated circuit）１は、抵抗、インダクタンス及び容量を有する電源配線２及びトランジスタ３を有する。入力された直流（ＤＣ）電圧を所定の直流電圧に変換して出力するＤＣ－ＤＣコンバータ５は、抵抗、インダクタンス及び容量を有する電源配線６を介して、変換された電源電圧ＶＤＤをＬＳＩ１に入力する。図１において、ＧＮＤは接地を示す。この例では、ＬＳＩ１の電源入力端子の電圧、即ち、アナログ電圧信号をＤＣ－ＤＣコンバータにフィードバックして電源電圧ＶＤＤを制御する。
　図１の例では、ＬＳＩ１の電源入力端子の電圧を観測してＤＣ－ＤＣコンバータ５にフィードバックしており、フィードバックループが安定するとは限らないため、ＬＳＩ１内のトランジスタ３に実際に印加される電源電圧はわからない。このため、ＬＳＩ１内のトランジスタ３に印加される電源電圧を一定に制御することは難しい。
　そこで、ＬＳＩ１内にトランジスタ３に実際に印加される電源電圧を観測するための専用配線を設けることも考えられるが、この場合、専用配線の抵抗を十分下げることができなければ電源電圧の高い周波数での変動を観測することはできない。又、専用配線を設けた場合、ＬＳＩ１のパッケージに電圧観測用の端子（即ち、信号ピン）を別途設ける必要がある。更に、電圧観測点をＬＳＩ１内の中央部分に設けた場合、パッケージ内で信号配線を既存の配線に干渉しないように引き回す必要があり、ＬＳＩ１のパッケージ内のレイアウトの自由度が低下するとともに、配線の占有面積が増大してＬＳＩ１内でトランジスタ３等の回路素子を設けるための面積が制限されてしまう。
特開２００４－２２８１０４号公報 特開２００８－７２０４５号公報
　従来の電源電圧制御方法では、ＬＳＩのパッケージの端子の数を増加することなく比較的簡単な構成でＬＳＩ内の電源電圧を一定に制御することは難しいという問題があった。
　そこで、本発明は、半導体集積回路の端子の数を増加することなく比較的簡単な構成で半導体集積回路内の電源電圧を一定に制御することが可能な半導体集積回路及び電源電圧制御方法を提供することを目的とする。
　本発明の一観点によれば、外部からの電源電圧と、所定の参照電圧のうち一方を、調整モード信号に応じて選択出力して観測対象電圧端子に供給する第１のセレクタと、前記観測対象電圧端子における電圧変動を観測して観測された電圧変動をデジタル信号に変換して出力する電圧観測回路と、前記デジタル信号を前記外部へ出力する入出力回路を備える半導体集積回路が提供される。
　本発明の一観点によれば、電源制御回路が半導体集積回路に供給する電源電圧を制御する電源電圧制御方法であって、回路調整期間中は所定の参照電圧を選択出力するとともに、電圧観測期間中は前記電源電圧を選択出力して観測対象電圧端子に供給するよう前記半導体集積回路内の第１のセレクタを調整モード信号に応じて切り替えるステップと、前記観測対象電圧端子における電圧変動を前記半導体集積回路内の電圧観測回路で観測して観測される電圧変動をデジタル信号に変換して出力するステップと、前記デジタル信号を前記半導体集積回路内の入出力回路から前記電圧制御回路に出力して前記電圧制御回路が出力する前記電源電圧を制御するステップを有する電源電圧制御方法が提供される。
　開示の半導体集積回路及び電源電圧制御方法によれば、半導体集積回路の端子の数を増加することなく比較的簡単な構成で半導体集積回路内の電源電圧を一定に制御することが可能となる。
従来の電源電圧制御方法の一例を説明する図である。 本発明の一実施例における電源電圧制御方法を説明する図である。 半導体集積回路の一例を説明する図である。 図３に示す調整回路の一例を説明する図である。 図３に示す半導体集積回路の動作を説明するフローチャートである。 図３に示す半導体集積回路の動作を説明するタイミングチャートである。 半導体集積回路の他の例を説明する図である。 図７に示す調整回路の一例を説明する図である。 図７に示す半導体集積回路の動作を説明するフローチャートである。 図７に示す半導体集積回路の動作を説明するタイミングチャートである。 半導体集積回路の他の例を説明する図である。 半導体集積回路の他の例を説明する図である。
符号の説明
２，６　　　電源配線
３　　　トランジスタ
１１，１１－１～１１－３，１１－４１，１１－４２　　　ＬＳＩ
１２，１２－１，１２－２，１２－２１～１２－２ｎ　　　電圧観測回路
１３　　　入出力回路
２１，３１　　　電圧制御回路
６１　　　信号処理回路
１１１　　　レギュレータ
１１２　　　セレクタ
１１３　　　電圧生成回路
１１４－１，１１４－２　　　調整回路
　開示の半導体集積回路及び電源電圧制御方法では、電源制御回路が半導体集積回路に供給する電源電圧を制御する。回路調整期間中は所定の参照電圧を選択出力するとともに、電圧観測期間中は電源電圧を選択出力して観測対象電圧端子に供給するよう半導体集積回路内のセレクタを調整モード信号に応じて切り替える。観測対象電圧端子における電圧変動を半導体集積回路内の電圧観測回路で観測して観測された電圧変動をデジタル信号に変換して出力する。デジタル信号を半導体集積回路内の入出力回路から電圧制御回路に出力して電圧制御回路が出力する電源電圧を制御する。
　入出力回路には、テスト時には例えばＩＥＥＥ１１４９．１のＪＴＡＧ（Joint Test Action Group）規格で規定されるスキャンデータを選択出力するとともに、通常動作時にはデジタル信号を出力するものを使用可能である。従って、半導体集積回路の端子の数を増加することなく比較的簡単な構成で半導体集積回路内の電源電圧を一定に制御することが可能となる。
　以下に、本発明の半導体集積回路及び電源電圧制御方法の各実施例を、図２以降とともに説明する。
　図２は、本発明の一実施例における電源電圧制御方法を説明する図である。図２中、図１と実質的に同じ部分には同一符号を付し、その説明は省略する。
　図２において、大規模集積回路（ＬＳＩ：Large Scale Integrated circuit）１１は、抵抗、インダクタンス及び容量を有する電源配線２、トランジスタ３、電圧観測回路１２、及び入出力（Ｉ／Ｏ：Input/Output）回路１３を有する。電圧制御回路２１は、抵抗、インダクタンス及び容量を有する電源配線６を介して電源電圧ＶＤＤをＬＳＩ１１に入力する。電圧制御回路２１は、例えば入力された直流（ＤＣ）電圧を所定の直流電圧に変換して出力するＤＣ－ＤＣコンバータで形成される。図２において、ＧＮＤは接地を示す。この例では、ＬＳＩ１１内のトランジスタ３に印加された電源電圧は電圧観測回路１２により観測され、観測された電源電圧に相当する電圧信号をＩ／Ｏ回路１３を介して電圧制御回路２１にフィードバックすることで電源電圧ＶＤＤを制御する。
　図２の例では、電圧観測回路１２は、ＬＳＩ１１内のトランジスタ３に印加される電源電圧の電圧変動を観測して、観測された電圧変動をデジタル信号に変換して出力する。このデジタル信号は、Ｉ／Ｏ回路１３を介してデータ信号と同様にＬＳＩ１１から出力され、電圧制御回路２１にフィードバックされる。このため、ＬＳＩ１１内のトランジスタ３に実際に印加される電源電圧の観測結果に基づいて、ＬＳＩ１１内のトランジスタ３に印加される電源電圧を一定に制御することができる。
　電圧観測回路１２には、ＬＳＩ１１内の観測対象である電圧、即ち、トランジスタ３に印加される電源電圧と、所定の参照電圧と、制御信号とが入力される。又、電圧観測回路１２は接地ＧＮＤに接続されており、観測対象である電圧に相当する電圧信号、或いは、観測対象である電圧の状態を表す電圧状態信号を出力する。電圧観測回路１２は、観測対象である電圧が電圧観測回路１２に入力される所定の参照電圧に対してどの程度高いか、或いは、低いかに応じた電圧信号又は電圧状態信号を出力する。電圧観測回路１２が出力する電圧信号又は電圧状態信号のビット数で電源電圧制御の分解能が決まる。電圧観測回路１２に入力される制御信号は、ＬＳＩ１１内のＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタやＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタを含むトランジスタ３の特性バラツキの調整や感度調整等のために使用する。
　図２の電源電圧制御方法によれば、ＬＳＩ１１内のトランジスタ３に実際に印加される電源電圧の変動を、高い周波数の変動であっても観測することが可能である。又、電圧観測回路１２が出力する電圧信号又は電圧状態信号はデジタル信号であるため、ＬＳＩ１１内に元々設けられているＩ／Ｏ回路１３を利用してＬＳＩ１１の外部へ出力することが可能である。更に、電圧観測点がＬＳＩ１１内に複数ある場合であっても、電圧観測回路１２に入力される制御信号により電圧観測点を切り替えることが可能である。電圧観測点がＬＳＩ１１内の中央部分にあっても、ＬＳＩ１１内の周辺部分に配置されたＩ／Ｏ回路１３を介して電圧信号又は電圧状態信号を出力すればＬＳＩ１１のパッケージ内の配線のレイアウトが容易になる。又、電圧信号又は電圧状態信号をＬＳＩ１１内に元々設けられている例えばテスト時に用いられるＩ／Ｏ回路１３を利用してＬＳＩ１１の外部へ出力することで、ＬＳＩ１１のパッケージに設けられる端子数（即ち、信号ピンの数）を削減することができる。
　図３は、半導体集積回路の一例を説明する図である。図３中、図２と同一部分には同一符号を付し、その説明は省略する。尚、説明の便宜上、図３及び後述する図７、図１１及び図１２では、電源配線２，６は特にブロックとしては図示されておらず、又、トランジスタ３の図示は省略する。
　ＬＳＩ１１－１は、図３に示す如く接続されたレギュレータ１１１、セレクタ１１２、電圧生成回路１１３、調整回路１１４－１、電圧観測回路１２－１、セレクタ１２２－１～１２２－ｎ、及びＩ／Ｏ回路１３を有する。電圧観測回路１２－１は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む複数のインバータ回路１２０と、信号波形整形用の複数のバッファ１２１を有する。セレクタ１１２，１２２－１～１２２－ｎは、例えば転送ゲートにより形成可能である。
　セレクタ１１２には、電圧制御回路（ＤＣ－ＤＣコンバータ）２１が出力する電源電圧ＶＤＤと、レギュレータ１１１が出力する所定の参照電圧ＶＤＤｒｅｆが入力される。従って、電圧観測回路１２－１の観測対象電圧端子ＶＤＤｏｂｓには、セレクタ１１２を介してＬＳＩ１１－１外からの電源電圧ＶＤＤ又はレギュレータ１１１からの参照電圧ＶＤＤｒｅｆが供給される。レギュレータ１１１は、電圧制御回路（ＤＣ－ＤＣコンバータ）３１が出力する電源電圧ＶＤＤより高い電圧ＶＤＤＨに基づいて参照電圧ＶＤＤｒｅｆ及び電圧ＶＤＤｒｅｆ／２を生成し、電圧ＶＤＤｒｅｆ／２を電圧観測回路１２－１のインバータ回路１２０に供給する。
　調整回路１１４－１は、クロック信号ＣＬＫ及び電圧観測回路１２－１のバッファ１２１が出力する電圧信号Ｓｉｇ１～Ｓｉｇｎに基づいて調整モード信号ＡＭＳ及び電圧設定値ＶＳＶを生成し、セレクタ１１２へ選択信号として供給するとともに、ＬＳＩ１１－１の外部へ出力する。調整回路１１４－１は、電圧設定値ＶＳＶを電圧生成回路１１３に供給する。
　電圧生成回路１１３は、電圧制御回路３１が出力する電圧ＶＤＤＨ及び調整回路１１４－１が出力する電圧設定値ＶＳＶに基づいて制御信号ＶＢＳｐ、ＶＢＳｎを生成して電圧観測回路１２－１のインバータ回路１２０を形成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタへ制御信号として供給する。制御信号ＶＢＳｐは各インバータ回路１３０のＰＭＯＳトランジスタにバックバイアス信号として印加され、制御信号ＶＢＳｎはインバータ回路１３０のＮＭＯＳトランジスタにバックバイアス信号として印加される。ＬＳＩ１１－１には、スキャンイン信号ＳＩＳが入力されてＬＳＩ１１－１内の周知のラッチスキャンチェーン（図示せず）に供給される。ラッチスキャンチェーンのスキャンデータ出力（又は、テスト信号）ＳＤＯは、各セレクタ１２２－１～１２２－ｎの一方の入力に供給され、各セレクタ１２２－１～１２２－ｎの他方の入力には電圧観測回路１２－１が出力する電圧信号Ｓｉｇ１～Ｓｉｇｎが供給される。又、各セレクタ１２２－１～１２２－ｎには、テストモード信号ＴＭＳが選択信号として供給される。セレクタ１２２－１～１２２－ｎの出力は、Ｉ／Ｏ回路１３を介してＬＳＩ１１－１から出力され、電圧制御回路２１にフィードバックされる。
　電圧観測回路１２－１内の複数のインバータ回路１２０は、例えばトランジスタのβ値を変えることでトランジスタの出力が変化する閾値電圧が互いに異なり、図３中左側のインバータ回路１２０程出力が論理値１（又は、ハイレベル）になり易く配置される。各インバータ回路１２０のトランジスタには、観測対象電圧端子ＶＤＤｏｂｓの電圧が電源電圧として印加される。又、各インバータ回路１２０の入力にはレギュレータ１１１により生成された電圧ＶＤＤｒｅｆ／２が印加される。このように、図３中左側のインバータ回路１２０程出力が論理値１になり易く配置されるので、複数のインバータ回路１２０の出力パターンは観測対象電圧端子ＶＤＤｏｂｓにおける電源電圧のレベルに応じて変化する。各インバータ回路１２０の出力波形はバッファ１２１により整形され、電圧信号Ｓｉｇ１～Ｓｉｇｎにとして電圧観測回路１２－１から出力される。
　電圧信号Ｓｉｇ１～Ｓｉｇｎを出力するのにＬＳＩ１１－１の入出力端子数、即ち、ＬＳＩ１１－１のパッケージの信号ピンの数を増加させないため、ＬＳＩ１１－１のテスト時にのみ使用し通常の動作時には使用しないテスト信号用に用いるＩ／Ｏ回路１３を、電圧信号Ｓｉｇ１～Ｓｉｇｎとで共有する。この例では、テスト信号は、パラレルスキャンのスキャンデータ出力ＳＤＯ（Scan Data Output）である。セレクタ１２２－１～１２２－ｎは、テストモード信号ＴＭＳに応じて、スキャンデータ出力ＳＤＯ又は電圧信号Ｓｉｇ１～Ｓｉｇｎを出力するように切り替えられる。テスト時にはテストモード信号ＴＭＳの論理値が０となり、Ｉ／Ｏ回路１３へはパラレルスキャンデータ出力ＳＤＯが供給される。通常動作時にはテストモード信号ＴＭＳの論理値が１となり、Ｉ／Ｏ回路１３へは電圧信号Ｓｉｇ１～Ｓｉｇｎが供給される。
　図３では、個々のＬＳＩ１１－１の特性のばらつきを吸収するため、回路の調整を行ってから電圧観測を行う。先ず、電圧観測回路１２－１の観測対象電圧端子ＶＤＤｏｂｓに所定の参照電圧ＶＤＤｒｅｆを供給し、電圧信号Ｓｉｇ１～Ｓｉｇｎの出力のパターンが想定通り（例えば、論理値０と論理値１の数が等しいパターン）になるよう電圧生成回路１１３が生成する制御信号ＶＢＳｐ、ＶＢＳｎの電圧を調整する。制御信号ＶＢＳｐ、ＶＢＳｎは、調整後の電圧に固定する。次に、観測対象電圧端子ＶＤＤｏｂｓに供給する電圧を電源電圧ＶＤＤに切り替えてからＬＳＩ１１－１の通常動作を開始し、観測対象電圧端子ＶＤＤｏｂｓにおける実際の電圧を観測する。
　図４は、図３に示す調整回路１１４－１の一例を説明する図である。調整回路１１４－１は、図４に示す如く接続されたインバータ回路４１、オア（ＯＲ）回路４２、信号判定回路４３－１、電圧設定値を保持するスキャンラッチ４４、及び調整モードを保持するスキャンラッチ４５を有する。
　スキャンによりスキャンラッチ４５の値は調整モードを表す論理値１に、スキャンラッチ４４の値は初期値にセットする。この時、セレクタ１１２は、調整モード信号ＡＭＳに応じてレギュレータ１１１からの所定の参照電圧ＶＤＤｒｅｆを選択出力する。信号判定回路４３－１では、電圧信号Ｓｉｇ１～Ｓｉｇｎの値が設定値（例えば論理値１と論理値０が同一数）となっているか否かを判定し、次の電圧設定値ＮＶＳ及び調整判定信号ＡＪＳを出力する。次の電圧設定値ＮＶＳ及び調整判定信号ＡＪＳは、クロック信号ＣＬＫが印加される毎にスキャンラッチ４４及びスキャンラッチ４５に取り込まれる。尚、次の電圧設定値ＮＶＳについては、電圧信号Ｓｉｇ１～Ｓｉｇｎの値と設定値を比べて論理値１が多い場合は制御信号ＶＢＳｐ、ＶＢＳｎの電圧を上げるように、論理値０が多い場合は制御信号ＶＢＳｐ、ＶＢＳｎの電圧を下げるように設定値を変更する。この例では、信号判定回路４３－１が出力する調整判定信号ＡＪＳは、電圧信号Ｓｉｇ１～Ｓｉｇｎの値が設定値と一致した場合に論理値０となり、それ以外の場合は論理値１となる。
　スキャンラッチ４５の値が論理値０になると、調整回路１１４－１内のスキャンラッチ４４，４５へのクロック信号ＣＬＫがディセーブル（Disable）状態にされる。又、ＬＳＩ１１－１外部に出力された調整モード信号ＡＭＳにより調整完了が判定できる。
　図５は、図３に示す半導体集積回路の動作を説明するフローチャートである。図５において、ステップＳ１では、テストモード信号ＴＭＳによりセレクタ１２２－１～１２２－ｎから電圧信号Ｓｉｇ１～Ｓｉｇｎを選択出力し、ステップＳ２では、調整モード信号ＡＭＳによりセレクタ１１２から所定の参照電圧ＶＤＤｒｅｆを選択出力する。ステップＳ３では、初期状態として電源電圧ＶＤＤに対する制御信号ＶＢＳｎの電圧を０、接地ＧＮＤに対する制御信号ＶＢＳｐの電圧を０に設定する。ステップＳ４では、調整回路１１４－１で電圧信号Ｓｉｇ１～Ｓｉｇｎを観測し、ステップＳ５では、電圧信号Ｓｉｇ１～Ｓｉｇｎが想定パターンであるか否かを判定する。ステップＳ５の判定結果がＮＯであると処理はステップＳ６へ進み、判定結果がＹＥＳであると処理はステップＳ７へ進む。ステップＳ６では、調整回路１１４－１が電圧生成回路１１３を制御することで、電圧信号Ｓｉｇ１～Ｓｉｇｎのパターンが想定パターンより論理値０が多いと制御信号ＶＢＳｎ，ＶＢＳｐの電圧を下げ、想定パターンより論理値１が多いと制御信号ＶＢＳｎ，ＶＢＳｐの電圧を上げて、処理はステップＳ４へ戻る。
　一方、ステップＳ７では、調整モード信号ＡＭＳによりセレクタ１１２から電源電圧ＶＤＤを選択出力し、ステップＳ８では、ＬＳＩ１１－１を通常動作させる。ステップＳ９では、調整回路１１４－１で電圧信号Ｓｉｇ１～Ｓｉｇｎを観測し、ステップＳ１０では、電圧信号Ｓｉｇ１～Ｓｉｇｎが想定パターンであるか否かを判定する。ステップＳ１０の判定結果がＮＯであると処理はステップＳ１１へ進み、判定結果がＹＥＳであると処理はステップＳ９へ戻る。ステップＳ１１では、電圧制御回路２１をＬＳＩ１１－１の出力で制御することで、電圧信号Ｓｉｇ１～Ｓｉｇｎのパターンが想定パターンより論理値０が多いと電源電圧ＶＤＤを上げ、想定パターンより論理値１が多いと電源電圧ＶＤＤを下げて、処理はステップＳ９へ戻る。
　図６は、図３に示す半導体集積回路の動作を説明するタイミングチャートである。図６中、縦軸は電圧を任意単位で示し、横軸は時間を任意単位で示す。図６は、接地ＧＮＤに対する電圧ＶＤＤＨ、接地ＧＮＤに対する制御信号ＶＢＳｎの電圧、観測対象電圧端子ＶＤＤｏｂｓの電圧に対する制御信号ＶＢＳｐの電圧、接地ＧＮＤに対する観測対象電圧端子ＶＤＤｏｂｓの電圧、及び電圧信号Ｓｉｇ１～Ｓｉｇ４の電圧を示す。
　図６において、ｔ１は電圧信号Ｓｉｇ３の論理値が０になるように制御信号ＶＢＳｎ，ＶＢＳｐの電圧を下げるタイミングを示し、ｔ２は観測対象電圧端子ＶＤＤｏｂｓの電圧を所定の参照電圧ＶＤＤｒｅｆから電源電圧ＶＤＤに切り替えるタイミングを示す。又、Ｌ１，Ｌ２，Ｌ３，Ｌ４は、夫々電圧信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３，Ｓｉｇ４が０となるレベルを示す。回路調整期間Ｔ１では上記の如き回路調整が行われ、電圧観測期間Ｔ２では上記の如き電圧信号Ｓｉｇ１～Ｓｉｇｎの観測が行われる。
　図７は、半導体集積回路の他の例を説明する図である。図７中、図３と同一部分には同一符号を付し、その説明は省略する。
　図７の例では、観測対象電圧端子ＶＤＤｏｂｓの入力信号を受けるインバータ回路１２０の出力を直接電圧観測回路１２－２の外部へ出力せずに、セレクタ１２２，１２３の入力に接続する。セレクタ１２２，１２３は、夫々電圧観測感度を設定するためのスキャン専用ラッチ１１５からの制御信号（又は、選択信号）ＳＥＬＬ，ＳＥＬＨにより選択出力する信号を選択する。セレクタ１２２で選択出力されるインバータ回路１２０の出力は、セレクタ１２３で選択出力されるインバータ回路１２０の出力より閾値電圧が低いトランジスタで形成されたインバータ回路１２０からの出力である。セレクタ１２２の出力はインバータ１２４を介して低電圧信号ＬＶＳとして電圧観測回路１２－２から出力する。セレクタ１２３の出力は高電圧信号ＨＶＳとして電圧観測回路１２－２から出力する。電圧観測回路１２－２において低電圧が観測されると低電圧信号ＬＶＳの論理値が１となり、高電圧が観測されると高電圧信号ＨＶＳの論理値が１となる。
　ＬＳＩ１１－２には、スキャンイン信号ＳＩＳが入力されてＬＳＩ１１－１内の周知のラッチスキャンチェーン（図示せず）に供給される。ラッチスキャンチェーンのスキャンデータ出力（又は、テスト信号）ＳＤＯは、各セレクタ１１６，１１７の一方の入力に供給され、セレクタ１１６の他方の入力には電圧観測回路１２－２が出力する低電圧信号ＬＶＳが供給され、セレクタ１１７の他方の入力には電圧観測回路１２－２が出力する高電圧信号ＨＶＳが供給される。又、各セレクタ１１６，１１７には、テストモード信号ＴＭＳが選択信号として供給される。セレクタ１１６，１１７の出力は、Ｉ／Ｏ回路１３を介してＬＳＩ１１－２から出力され、電圧制御回路２１にフィードバックされる。
　図７では、個々のＬＳＩ１１－２の特性のばらつきを吸収するため、回路の調整を行ってから電圧観測を行う。先ず、スキャン専用ラッチ１１５は、電圧観測感度が高くなるような制御信号ＳＥＬＬ，ＳＥＬＨをセレクタ１２２，１２３に供給し、低電圧信号ＬＶＳ、高電圧信号ＨＶＳとしてに出力する電圧信号を電圧信号Ｓｉｇ１～Ｓｉｇｎから選択する。電圧観測回路１２－２の観測対象電圧端子ＶＤＤｏｂｓに所定の参照電圧ＶＤＤｒｅｆを供給し、低電圧信号ＬＶＳ、高電圧信号ＨＶＳがともに０となるよう電圧生成回路１１３が生成する制御信号ＶＢＳｎ，ＶＢＳｐを調整する。制御信号ＶＢＳｎ，ＶＢＳｐは、調整後の電圧に固定する。次に、ＬＳＩ１１－１の通常動作時の電圧観測感度を制御信号ＳＥＬＬ，ＳＥＬＨにより任意に設定した後、観測対象電圧端子ＶＤＤｏｂｓに供給する電圧を電源電圧ＶＤＤに切り替えてからＬＳＩ１１－２の通常動作を開始し、観測対象電圧端子ＶＤＤｏｂｓにおける実際の電圧を観測する。
　低電圧信号ＬＶＳ及び高電圧信号ＨＶＳを出力するのにＬＳＩ１１－２の入出力端子数、即ち、ＬＳＩ１１－２のパッケージの信号ピンの数を増加させないため、ＬＳＩ１１－２のテスト時にのみ使用し通常の動作時には使用しないテスト信号用に用いるＩ／Ｏ回路１３を、低電圧信号ＬＶＳ及び高電圧信号ＨＶＳとで共有する。この例では、テスト信号は、パラレルスキャンのスキャンデータ出力ＳＤＯである。セレクタ１１６，１１７は、テストモード信号ＴＭＳに応じて、スキャンデータ出力ＳＤＯ又は低電圧信号ＬＶＳ及び高電圧信号ＨＶＳを出力するように切り替えられる。テスト時にはテストモード信号ＴＭＳの論理値が０となり、Ｉ／Ｏ回路１３へはパラレルスキャンデータ出力ＳＤＯが供給される。通常動作時にはテストモード信号ＴＭＳの論理値が１となり、Ｉ／Ｏ回路１３へは低電圧信号ＬＶＳ及び高電圧信号ＨＶＳが供給される。
　図８は、図７に示す調整回路１１４－２の一例を説明する図である。図８中、図４と同一部分には同一符号を付し、その説明は省略する。
　スキャンによりスキャンラッチ４５の値は調整モードを表す論理値１に、スキャンラッチ４４の値は初期値に、図７のスキャン専用ラッチ１１５には電圧調整モードの感度となるセレクタ設定値（ＳＥＬＬ，ＳＥＬＨ）をセットする。この時、セレクタ１１２は、調整モード信号ＡＭＳに応じてレギュレータ１１１からの所定の参照電圧ＶＤＤｒｅｆを選択出力する。信号判定回路３２－２では、低電圧信号ＬＶＳ、高電圧信号ＨＶＳがともに論理値０となっているか否かを判定し、次の電圧設定値ＮＶＳ及び調整判定信号ＡＪＳを出力する。次の電圧設定値ＮＶＳ及び調整判定信号ＡＪＳは、クロックＣＬＫが印加される毎にスキャンラッチ４４及びスキャンラッチ４５に取り込まれる。尚、次の電圧設定値ＮＶＳについては、高電圧信号ＨＶＳが論理値１の場合は制御信号ＶＢＳｎ，ＶＢＳｐの電圧を上げるように、低電圧信号ＬＶＳが論理値０の場合は制御信号ＶＢＳｎ，ＶＢＳｐの電圧を下げるように設定値を変更する。この例では、信号判定回路４３－２が出力する調整判定信号ＡＪＳは、低電圧信号ＬＶＳ、高電圧信号ＨＶＳがともに論理値０の場合に論理値０となり、それ以外の場合は論理値１となる。
　スキャンラッチ４５の値が論理値０になると、調整回路１１４－２内のスキャンラッチ４４，４５へのクロックＣＬＫがディセーブル状態にされる。又、ＬＳＩ１１－２外部に出力された調整モード信号ＡＭＳにより調整完了が判定できる。
　図９は、図７に示す半導体集積回路の動作を説明するフローチャートである。図９において、ステップＳ２１では、制御信号ＳＥＬＬ，ＳＥＬＨによりセレクタ１２２，１２３から電圧信号Ｓｉｇ１～Ｓｉｇｎのうち低電圧信号及び高電圧信号を高い観測感度で選択出力し、ステップＳ２２では、テストモード信号ＴＭＳによりセレクタ１１６，１１７から低電圧信号ＬＶＳ及び高電圧信号ＨＶＳを選択出力する。ステップＳ２３では、調整モード信号ＡＭＳによりセレクタ１１２から所定の参照電圧ＶＤＤｒｅｆを選択出力する。ステップＳ２４では、初期状態として電源電圧ＶＤＤに対する制御信号ＶＢＳｎの電圧を０、接地ＧＮＤに対する制御信号ＶＢＳｐの電圧を０に設定する。ステップＳ２５では、調整回路１１４－２で低電圧信号ＬＶＳ及び高電圧信号ＨＶＳを観測し、ステップＳ２６では、低電圧信号ＬＶＳ及び高電圧信号ＨＶＳがともに論理値０となっているか否かを判定する。ステップＳ２６の判定結果がＮＯであると処理はステップＳ２７へ進み、判定結果がＹＥＳであると処理はステップＳ２８へ進む。ステップＳ２７では、調整回路１１４－２が電圧生成回路１１３を制御することで、低電圧信号ＬＶＳの論理値が１であると制御信号ＶＢＳｎ，ＶＢＳｐの電圧を下げ、高電圧信号ＨＶＳの論理値が１であると制御信号ＶＢＳｎ，ＶＢＳｐの電圧を上げて、処理はステップＳ２５へ戻る。
　一方、ステップＳ２８では、制御信号ＳＥＬＬ，ＳＥＬＨによりセレクタ１２２，１２３から電圧信号Ｓｉｇ１～Ｓｉｇｎのうち低電圧信号及び高電圧信号を任意の観測感度で選択出力する。ステップＳ２９では、調整モード信号ＡＭＳによりセレクタ１１２から電源電圧ＶＤＤを選択出力し、ステップＳ３０では、ＬＳＩ１１－２を通常動作させる。ステップＳ３１では、調整回路１１４－２で低電圧信号ＬＶＳ及び高電圧信号ＨＶＳを観測し、ステップＳ３２では、低電圧信号ＬＶＳ及び高電圧信号ＨＶＳがともに論理値０となっているか否かを判定する。ステップＳ３２の判定結果がＮＯであると処理はステップＳ３３へ進み、判定結果がＹＥＳであると処理はステップＳ３１へ戻る。ステップＳ３３では、電圧制御回路２１をＬＳＩ１１－２の出力で制御することで、低電圧信号ＬＶＳの論理値が１であると電源電圧ＶＤＤを上げ、高電圧信号ＨＶＳの論理値が１であると電源電圧ＶＤＤを下げて、処理はステップＳ３１へ戻る。
　図１０は、図７に示す半導体集積回路の動作を説明するタイミングチャートである。図１０中、縦軸は電圧を任意単位で示し、横軸は時間を任意単位で示す。図１０は、接地ＧＮＤに対する電圧ＶＤＤＨ、制御信号ＳＥＬＬの電圧、制御信号ＳＥＬＨの電圧、接地ＧＮＤに対する制御信号ＶＢＳｎの電圧、観測対象電圧端子ＶＤＤｏｂｓの電圧に対する制御信号ＶＢＳｐの電圧、接地ＧＮＤに対する観測対象電圧端子ＶＤＤｏｂｓの電圧、電圧信号Ｓｉｇ１～Ｓｉｇ４の電圧、低電圧信号ＬＶＳの電圧、及び高電圧信号ＨＶＳの電圧を示す。
　図１０において、制御信号ＳＥＬＬの論理値が０であると電圧信号Ｓｉｇ１が選択され、論理値が１であると電圧信号Ｓｉｇ２が選択され、論理値が２であると電圧信号Ｓｉｇ３が選択される。又、制御信号ＳＥＬＨの論理値が０であると電圧信号Ｓｉｇ２が選択され、論理値が１であると電圧信号Ｓｉｇ３が選択され、論理値が２であると電圧信号Ｓｉｇ４が選択される。
　図１１は、半導体集積回路の他の例を説明する図である。図１１中、図７と同一部分には同一符号を付し、その説明は省略する。図１１では、図７に示す電圧観測回路１２－２と同じ構成を有するｎ個の電圧観測回路１２－２１～１２－２ｎが設けられている。電圧観測回路１２－２１からは低電圧信号ＬＶＳ１及び高電圧信号ＨＶＳ１が出力され、電圧観測回路１２－２ｎからは低電圧信号ＬＶＳｎ及び高電圧信号ＨＶＳｎが出力される。低電圧信号処理回路１１８には、各電圧観測回路１２－２１～１２－２ｎからの低電圧信号ＬＶＳ１～ＬＶＳｎが供給される。又、高電圧信号処理回路１１９には、各電圧観測回路１２－２１～１２－２ｎからの高い電圧信号ＨＶＳ１～ＨＶＳｎが供給される。低電圧信号処理回路１１８は、低電圧信号ＬＶＳ１～ＬＶＳｎに対して論理積演算、論理和演算、多数決演算等の信号処理を施して低電圧信号ＬＶＳを出力する。高電圧信号処理回路１１９は、高電圧信号ＨＶＳ１～ＨＶＳｎに対して論理積演算、論理和演算、多数決演算等の信号処理を施して高電圧信号ＨＶＳを出力する。従って、低電圧信号処理回路１１８及び高電圧信号処理回路１１９は、いずれもアンド（ＡＮＤ）回路、オア（ＯＲ）回路、多数決回路等により形成可能である。低電圧信号処理回路１１８及び高電圧信号処理回路１１９が行うべき信号処理（即ち、演算処理）は、例えばＬＳＩ１１－３の用途等に応じて適切に設定すれば良い。
　低電圧信号ＬＶＳ及び高電圧信号ＨＶＳを出力するのにＬＳＩ１１－３の入出力端子数、即ち、ＬＳＩ１１－３のパッケージの信号ピンの数を増加させないため、ＬＳＩ１１－３のテスト時にのみ使用し通常の動作時には使用しないテスト信号用に用いるＩ／Ｏ回路１３を、低電圧信号ＬＶＳ及び高電圧信号ＨＶＳとで共有する。この例では、テスト信号は、パラレルスキャンのスキャンデータ出力ＳＤＯである。セレクタ１１６，１１７は、テストモード信号ＴＭＳに応じて、スキャンデータ出力ＳＤＯ又は低電圧信号ＬＶＳ及び高電圧信号ＨＶＳを出力するように切り替えられる。テスト時にはテストモード信号ＴＭＳの論理値が０となり、Ｉ／Ｏ回路１３へはパラレルスキャンデータ出力ＳＤＯが供給される。通常動作時にはテストモード信号ＴＭＳの論理値が１となり、Ｉ／Ｏ回路１３へは低電圧信号ＬＶＳ及び高電圧信号ＨＶＳが供給される。
　図１２は、半導体集積回路の他の例を説明する図である。図１２中、図３と同一部分には同一符号を付し、その説明は省略する。
　図１２の例では、単一の電圧制御回路（ＤＣ－ＤＣコンバータ）２１からの電電電圧ＶＤＤが、図３に示すＬＳＩ１１－１と同じ構成を有する複数（この例では２個）のＬＳＩ１１－４１，１１－４２に供給される。ＬＳＩ１１－４１からは、電圧信号Ｓｉｇａ１～Ｓｉｇａｎが出力されて信号処理部６１に供給される。又、ＬＳＩ１１－４２からは、電圧信号Ｓｉｇｂ１～Ｓｉｇｂｎが出力されて信号処理部６１に供給される。信号処理部６１は、電圧信号Ｓｉｇａ１～Ｓｉｇａｎ及び電圧信号Ｓｉｇｂ１～Ｓｉｇｂｎの平均値、最大値、最小値等を求める信号処理（即ち、演算処理）を行い、求めた処理結果を電圧制御回路２１に供給する。電圧制御回路２１は、信号処理部６１からの処理結果に応じて出力する電源電圧ＶＤＤを制御する。信号処理部６３が行うべき信号処理（即ち、演算処理）は、例えばＬＳＩ１１－４１，１１－４２の用途等に応じて適切に設定すれば良い。
　本発明は、半導体集積回路内における電源電圧を一定に制御する要求のある各種半導体集積回路に適用可能である。
　以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

Claims (12)

  1. 　外部からの電源電圧と、所定の参照電圧のうち一方を、調整モード信号に応じて選択出力して観測対象電圧端子に供給する第１のセレクタと、
    　前記観測対象電圧端子における電圧変動を観測して観測された電圧変動をデジタル信号に変換して出力する電圧観測回路と、
    　前記デジタル信号を前記外部へ出力する入出力回路を備えた、半導体集積回路。
  2. 　前記電圧観測回路は、出力が変化する閾値電圧が互いに異なり前記観測対象電圧端子の電圧が電源電圧として印加されるとともに、複数のトランジスタで形成される複数のインバータ回路を有し、前記複数のインバータ回路の出力パターンは観測対象電圧端子における電圧のレベルに応じて変化する、請求項１記載の半導体集積回路。
  3. 　前記第１のセレクタは、前記調整モード信号に応じて回路調整期間中は前記参照電圧を選択出力するとともに、電圧観測期間中は前記電源電圧を選択出力し、
    　前記回路調整期間中に前記電圧観測回路から出力されるデジタル信号に基づいて前記複数のトランジスタに供給されるバックバイアス信号を制御する調整回路を更に備えた、請求項２記載の半導体集積回路。
  4. 　前記第１のセレクタは、前記調整モード信号に応じて回路調整期間中は前記参照電圧を選択出力するとともに、電圧観測期間中は前記電源電圧を選択出力し、
    　電圧観測感度に応じた制御信号により選択出力するデジタル信号を選択する第２及び第３のセレクタと、
    　前記回路調整期間中に前記電圧観測回路から出力されるデジタル信号に基づいて前記複数のトランジスタに供給されるバックバイアス信号を制御する調整回路を更に備え、
    　前記第２のセレクタで選択出力されるインバータ回路の出力は、第３のセレクタで選択出力されるインバータ回路の出力より閾値電圧が低いトランジスタで形成されるインバータ回路からの出力である、請求項２記載の半導体集積回路。
  5. 　前記入出力回路は、テストモード信号に応じてテスト時にはスキャンデータを選択出力するとともに、通常動作時には前記デジタル信号を出力する、請求項１乃至４のいずれか１項記載の半導体集積回路。
  6. 　前記電圧観測回路は複数設けられており、
    　各電圧観測回路の第２のセレクタから選択出力されるデジタル信号に信号処理を施して前記デジタル信号を出力する第１の信号処理回路と、
    　各電圧観測回路の第３のセレクタから選択出力されるデジタル信号に信号処理を施して前記デジタル信号を出力する第２の信号処理回路を更に備えた、請求項４記載の半導体集積回路。
  7. 　電源制御回路が半導体集積回路に供給する電源電圧を制御する電源電圧制御方法であって、
    　回路調整期間中は所定の参照電圧を選択出力するとともに、電圧観測期間中は前記電源電圧を選択出力して観測対象電圧端子に供給するよう前記半導体集積回路内の第１のセレクタを調整モード信号に応じて切り替えるステップと、
    　前記観測対象電圧端子における電圧変動を前記半導体集積回路内の電圧観測回路で観測して観測される電圧変動をデジタル信号に変換して出力するステップと、
    　前記デジタル信号を前記半導体集積回路内の入出力回路から前記電圧制御回路に出力して前記電圧制御回路が出力する前記電源電圧を制御するステップを有する、電源電圧制御方法。
  8. 　前記電圧観測回路は、出力が変化する閾値電圧が互いに異なり前記観測対象電圧端子の電圧が電源電圧として印加されると共に、複数のトランジスタで形成される複数のインバータ回路を有し、前記複数のインバータ回路の出力パターンは観測対象電圧端子における電圧のレベルに応じて変化する、請求項７記載の電源電圧制御方法。
  9. 　前記回路調整期間中に前記電圧観測回路から出力されるデジタル信号に基づいて前記複数のトランジスタに供給されるバックバイアス信号を調整回路により制御する、請求項８記載の電源電圧制御方法。
  10. 　前記電源電圧制御方法はさらに、
    　電圧観測感度に応じた制御信号により第２及び第３のセレクタから選択出力するデジタル信号を切り替えるステップと、
    　前記回路調整期間中に前記電圧観測回路から出力されるデジタル信号に基づいて前記複数のトランジスタに供給されるバックバイアス信号を調整回路により制御するステップを有し、
    　前記第２のセレクタで選択出力されるインバータ回路の出力は、第３のセレクタで選択出力されるインバータ回路の出力より閾値電圧が低いトランジスタで形成されるインバータ回路からの出力である、請求項８記載の電源電圧制御方法。
  11. 　前記電源電圧制御方法はさらに、
    　テスト時にはスキャンデータを選択出力するとともに、通常動作時には前記デジタル信号を出力するように前記入出力回路をテストモード信号に応じて制御するステップを有する、請求項７乃至１０のいずれか１項記載の電源電圧制御方法。
  12. 　前記電圧観測回路は複数設けられており、
    　前記電源電圧制御方法はさらに、
    　各電圧観測回路の第２のセレクタから選択出力されるデジタル信号に第１の信号処理回路で信号処理を施して前記デジタル信号を出力するステップと、
    　各電圧観測回路の第３のセレクタから選択出力されるデジタル信号に第２の信号処理回路で信号処理を施して前記デジタル信号を出力するステップを有する、請求項１０記載の電源電圧制御方法。
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