JP2004228104A

JP2004228104A - 半導体集積回路

Info

Publication number: JP2004228104A
Application number: JP2003010330A
Authority: JP
Inventors: Seizo Inagaki; 誠三稲垣
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-01-17
Filing date: 2003-01-17
Publication date: 2004-08-12

Abstract

【課題】ＭＯＳトランジスタを使って電圧降下を検出して調整し、電圧降下シミュレーションの精度が高い半導体集積回路を提供する。
【解決手段】半導体集積回路において、電源電圧の降下を検出する電圧降下検出回路からの電圧降下検出信号により、半導体集積回路に供給する電源電圧が低い場合は上記半導体集積回路に供給する電源電圧を高くし、また、上記半導体集積回路に供給する電源電圧が高い場合は上記半導体集積回路に供給する電源電圧を低くするように、外部の電源発生回路を調整することができるようにした。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを使って電圧降下を検出し、この検出により電圧を調整し、電圧降下シミュレーションの精度を高めた半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、半導体基板上における電圧降下の測定は、半導体集積回路の電圧降下を測定したい場所に測定用の針を当て、電圧測定器により測定している。
【０００３】
また、シミュレーションにより電圧降下を見積ることも行われている。
【０００４】
【特許文献１】
特開平８−２４９８３３号公報
【０００５】
【発明が解決しようとする課題】
しかし、この方法では、測定用の針を当てるために半導体集積回路を開封し、測定したい場所に針を当てることになるが、運よく針を当てられればいいが、一般的に測定したい場所に針を当てることは難しい、という問題があった。
更に、針を当てるまでの手間がかかり、非常に煩雑である、という問題があった。
【０００６】
また、シミュレーションで電圧降下をシミュレートする場合、電圧降下の絶対値の見積りは、非常に精度が悪く実用的でない、という問題があった。
【０００７】
本発明は、上記のような従来の問題点に鑑みてなされたもので、半導体集積回路内の内部電圧の降下を、簡易に測定することのできる半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１による半導体集積回路は、内部電圧の降下を検出する電圧降下検出回路を備え、上記電圧降下検出回路から電圧降下検出信号を外部に出力するものである。
【０００９】
本発明の請求項２による半導体集積回路は、請求項１記載の半導体集積回路において、上記電圧降下検出回路は、電源ラインとグランドラインの間に、複数のトランジスタを積み重ねた縦積みトランジスタ回路を備え、上記電圧降下検出信号は、上記縦積みトランジスタ回路の上記複数のトランジスタの相互間の接続点のいずれかから外部に出力されるものである。
【００１０】
本発明の請求項３による半導体集積回路は、請求項１記載の半導体集積回路において、上記電圧降下検出回路は、電源ラインとグランドラインの間に、複数のトランジスタを積み重ねた、複数の縦積みトランジスタ回路を備え、上記電圧降下検出信号は、上記複数の縦積みトランジスタ回路の相互間の接続点のいずれかから外部に出力されるものである。
【００１１】
本発明の請求項４による半導体集積回路は、請求項１ないし３のいずれかに記載の半導体集積回路において、上記電圧降下検出回路は、上記電圧降下検出信号により外部の電源電圧を調整するものである。
【００１２】
本発明の請求項５による半導体集積回路は、請求項１ないし３のいずれかに記載の半導体集積回路において、上記電圧降下検出回路は、その電圧降下検出信号を、外部の電源電圧を制御する電源電圧制御信号を出力する電源電圧変更回路に入力し、該半導体集積回路に印加すべき外部の電源電圧を調整するものである。
【００１３】
本発明の請求項６による半導体集積回路は、請求項１ないし５のいずれかに記載の半導体集積回路において、上記電圧降下検出回路は、上記電圧降下検出信号を外部に出力し、電圧降下の測定値とシミュレーション結果によりシミュレーションの精度を上げるものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図２は、本発明の実施の形態１による半導体集積回路の構成を示す回路図である。
【００１５】
図２において、電源ライン４と、グランドライン１２との間に、ゲート端子とドレイン端子を短絡した４つのＮＭＯＳトランジスタ８、９、１０、１１を積み重ねた縦積みトランジスタ回路と、上記縦積みトランジスタ回路のＮＭＯＳトランジスタ９、１０間の接続点の電圧信号を電圧降下検出信号５として出力する端子を備えている。
【００１６】
上記電源ライン４において、電圧降下がない場合は、上記ＮＭＯＳトランジスタ８、９、１０、１１それぞれはオン状態にあり、上記電圧降下検出信号５の電圧は、ＮＭＯＳトランジスタ８、９、１０、１１の抵抗分割による値になる。
【００１７】
上記電源ライン４において、電圧降下により電圧が小さくなると、ＮＭＯＳトランジスタ１１がオフ状態となり、電圧降下検出信号５が電源電圧レベルまで変化する。
【００１８】
電源ライン４の電圧がどの程度まで小さくなると、電圧降下検出信号５が変化するかについては、ＮＭＯＳトランジスタ８、９、１０、１１のサイズや個数を変えることによって、グランドに近いトランジスタがオン状態、もしくはオフ状態となる電圧降下のレベルをあらかじめ所望の値を予め設定することにより、電圧降下の測定を行うことができる。
【００１９】
なお、本実施の形態１は、電圧降下検出回路の一例として、ＮＭＯＳトランジスタを用いて説明しているが、ＰＭＯＳトランジスタ、バイポーラトランジスタを用いても、ＮＭＯＳトランジスタを用いた場合と同様に、電圧降下の測定を行うことができる。
【００２０】
このように本実施の形態１による半導体集積回路では、半導体集積回路の電圧降下検出回路は電源ライン４とグランドライン１２の間に、ゲート端子とドレイン端子を短絡した４つのＮＭＯＳトランジスタ８、９、１０、１１を積み重ねた縦積みトランジスタ回路を備え、上記縦積みトランジスタ回路の上記ＮＭＯＳトランジスタ９、１０間の接続点の電圧信号を電圧降下検出信号５として外部に出力するようにしたので、電圧降下検出信号５として半導体集積回路内の電圧の降下を検出することができるという効果がある。
【００２１】
（実施の形態２）
図３は本発明の実施の形態２による半導体集積回路の構成を示す回路図である。
図３において、電源ライン４と、グランドライン１２との間に、ゲート端子とドレイン端子を短絡した４つのＮＭＯＳトランジスタ８、９、１０、１１を積み重ねた第１の縦積みトランジスタ回路、及び電源ライン４と、グランドライン１２との間に、ゲート端子とドレイン端子を短絡した３つのＮＭＯＳトランジスタ１３、１４、１５を積み重ねた第２の縦積みトランジスタ回路を備え、上記第１の縦積みトランジスタ回路の、ＮＭＯＳトランジスタ９、１０間の接続点の電圧信号が第１の電圧降下検出信号２０として外部に出力され、また、上記第２の縦積みトランジスタ回路の、ＮＭＯＳトランジスタ１３、１４間の接続点の電圧信号が第２の電圧降下検出信号１６として外部に出力される。
【００２２】
上記電源ライン４において、電圧降下がない場合は、上記ＮＭＯＳトランジスタ８、９、１０、１１、１３、１４、１５それぞれはオン状態にあり、上記第１の電圧降下検出信号２０により検出される電圧はＮＭＯＳトランジスタ８、９、１０、１１の抵抗分割による値になり、上記第２の電圧降下検出信号１６により検出される電圧は、ＮＭＯＳトランジスタ１３、１４、１５の抵抗分割による値になる。
【００２３】
上記電源ライン４において、電圧降下により電圧が小さくなると、まずＮＭＯＳトランジスタ１１がオフ状態となり、第１の電圧降下検出信号２０が電源電圧レベルまで変化する。
【００２４】
更に、上記電源ライン４の電圧が電圧降下により小さくなると、ＮＭＯＳトランジスタ１５がオフ状態となり、第２の電圧降下検出信号１６が電源電圧レベルまで変化する。
【００２５】
電源ライン４の電圧がどの程度まで小さくなると、第１の電圧降下検出信号２０、及び第２の電圧降下検出信号１６が変化するかは、ＮＭＯＳトランジスタ８、９、１０、１１、１３、１４、１５のサイズや個数を変えることによって、グランドに近いトランジスタがオン状態、もしくはオフ状態となる電圧降下のレベルの値をあらかじめ所望の値に設定することにより、電圧降下の測定を行うことができる。ここで、第１の電圧降下検出信号２０が電源電圧レベル、第２の電圧降下検出信号１６が抵抗分割による電圧であれば、電源ライン４の電圧降下は、上記ＮＭＯＳトランジスタにより予め設定した値の間にあることが検出される。
【００２６】
また、本実施の形態２で示した電圧降下検出回路における電圧降下検出信号から電圧の降下を測定してこの測定値を別途シミュレーションで出していた電圧降下の値と比較し、シミュレーションの値を上記測定値になるようにシミュレーションのパラメータを調整すると、半導体集積回路のあらゆる場所の電圧降下を精度よく見積ることができる。
【００２７】
以上のように、本実施の形態２による半導体集積回路によれば、半導体集積回路の電圧降下検出回路は電源ライン４とグランドライン１２の間に、ゲート端子とドレイン端子を短絡した４つのＮＭＯＳトランジスタ８、９、１０、１１を積み重ねた第１の縦積みトランジスタ回路、及び電源ライン４とグランドライン１２の間に、ゲート端子とドレイン端子を短絡した３つのＮＭＯＳトランジスタ１３、１４、１５を積み重ねた第２の縦積みトランジスタ回路を備え、上記第１の縦積みトランジスタ回路の、ＮＭＯＳトランジスタ９、１０間の接続点の電圧信号を第１の電圧降下検出信号２０として外部に出力するようにし、また、上記第２の縦積みトランジスタ回路の、ＮＭＯＳトランジスタ１３、１４間の接続点の電圧信号を第２の電圧降下検出信号１６として外部に出力するようにしたので、電源ライン４の電圧降下の測定値とシミュレーション値の比を半導体集積回路のあらゆる場所の電圧降下シミュレーション値に掛けることにより、半導体集積回路の所望の場所における高精度の電圧降下値を見積ることができるという効果がある。
【００２８】
なお、本実施の形態２では電圧降下検出回路から出力する電圧降下検出信号が、２つである場合を説明したが、このような縦積みトランジスタ回路を多数用意すれば、さらに複数の電圧降下検出信号により所望の精度で電圧降下を測定できる。
【００２９】
また、本実施の形態２は、電圧降下検出回路の一例として、ＮＭＯＳトランジスタを用いて説明しているが、ＰＭＯＳトランジスタ、バイポーラトランジスタを用いてもＮＭＯＳトランジスタを用いた場合と同様に、電圧降下の測定を行うことができる。
【００３０】
（実施の形態３）
図１は、本発明の実施の形態３による半導体集積回路の構成を示す回路図である。
図１において、１は半導体集積回路、２は半導体集積回路内の回路ブロック、３ａ、３ｂは電圧降下検出回路、４は電源ライン、５は電圧降下検出信号、６ａ、６ｂは半導体集積回路の電源や信号ラインと外部とをつなぐパッド、７は電源発生回路をそれぞれ示している。
【００３１】
半導体集積回路１は、電圧降下検出回路３ａ、３ｂを備えており、該電圧降下検出回路３ａ、３ｂから出力される電圧降下検出信号５がパッド６を通じて外部に取り出され、電源発生回路７に入力される。
【００３２】
電圧降下検出回路３ａ、３ｂは、上記実施の形態１に示したように、電源ラインとグランドラインの間にトランジスタを積み重ねた縦積みトランジスタ回路を備え、上記縦積みトランジスタ回路の上記トランジスタ間の接続点から電圧降下検出信号５が外部に出力される。また、電圧降下検出回路３ａ、３ｂは、実施の形態２に示した構成のもの、もしくはさらに複数の縦積みトランジスタ回路を備えるものでもよい。
【００３３】
電源電圧が低い場合は、上記電圧降下検出信号５により電源電圧を高くするように外部の電源発生回路７を調整する。また、同様にして電源電圧が高い場合は、上記電圧降下検出信号５により電源電圧を低くするように外部の電源発生回路７を調整する。
【００３４】
以上のように、本実施の形態３による半導体集積回路によれば、電源ライン４とグランドラインの間にトランジスタを積み重ねた縦積みトランジスタ回路を有し、上記縦積みトランジスタ回路の上記トランジスタ間の接続点の電圧信号を電圧降下検出信号５として電源発生回路７に出力する電圧降下検出回路３ａ、３ｂを備え、半導体集積回路１の電源ライン４や信号ラインを外部の電源発生回路７とつなぐ構成にしたので、電圧降下検出信号５により検出された半導体集積回路１の内部の電圧降下に基づいて外部の電源発生回路７を調整することができるという効果がある。
【００３５】
（実施の形態４）
図４は、本発明の実施の形態４による半導体集積回路の構成を示す回路図である。
図４において、１は半導体集積回路、３ｃは電圧降下検出回路、４は電源ライン、５は電圧降下検出信号、１７は電源電圧制御回路、１８は電源電圧制御信号、１９はＤＣ−ＤＣコンバータを、それぞれ示している。
【００３６】
電圧降下検出回路３ｃは、上記実施の形態１に示したように、電源ラインとグランドラインの間にトランジスタを積み重ねた縦積みトランジスタ回路を備え、上記縦積みトランジスタ回路の上記トランジスタ間の接続点から電圧降下検出信号５が外部に出力される。また、電圧降下検出回路３ｃは、実施の形態２に示した構成のもの、もしくはさらに複数の縦積みトランジスタ回路を備えるものでもよい。
【００３７】
電圧降下検出回路３ｃからの電圧降下検出信号５は、電源電圧制御回路１７に入力される。
該電源電圧制御回路１７において、電圧降下が大きい場合は、電源電圧を上げるように電源電圧制御信号１８が出力される。
【００３８】
ＤＣ−ＤＣコンバータ１９は該電源電圧制御信号１８が入力されると、電源電圧が低い場合は、電源電圧を高くする。
ＤＣ−ＤＣコンバータ１９と電圧降下検出回路３ｃは、電源ライン４により接続されており、上記電圧降下検出回路３ｃからの電圧降下検出信号５が電圧降下制御回路１７に出力される。
【００３９】
このようにして、電圧降下検出回路３ｃ、電源電圧制御回路１７、及びＤＣ−ＤＣコンバータ１９がフィードバック回路を構成しており、これら一連の動作は自動で行っている。
【００４０】
以上のように、本実施の形態４による半導体集積回路によれば、電圧降下検出回路３ｃからの電圧降下検出信号５が電源電圧制御回路１７に入力され、上記電源電圧制御回路１７からの電源電圧制御信号１８がＤＣ−ＤＣコンバータ１９に入力されて電源電圧を調整し、上記ＤＣ−ＤＣコンバータ１９が電源ライン４により上記電圧降下検出回路３ｃと接続されるようにしたので、電圧降下検出回路３ｃからの電圧降下検出信号５、及び電源電圧制御回路１７からの電源電圧制御信号１８に基づいて自動的に電源電圧を調整することができるという効果がある。
【００４１】
【発明の効果】
以上の説明で明らかな通り、本発明の請求項１による半導体集積回路によれば、内部電圧の降下を検出する電圧降下検出回路を備え、上記電圧降下検出回路から電圧降下検出信号を外部に出力するようにしたので、電圧降下検出信号により半導体集積回路の内部の電圧降下を測定することができるという効果がある。
【００４２】
本発明の請求項２による半導体集積回路によれば、請求項１記載の半導体集積回路において、上記電圧降下検出回路は、電源ラインとグランドラインの間に、複数のトランジスタを積み重ねた縦積みトランジスタ回路を備え、上記電圧降下検出信号は、上記縦積みトランジスタ回路の上記複数のトランジスタの相互間の接続点のいずれかから外部に出力されるようにしたので、半導体基板上において、電圧降下を測定したい場所の電源ラインとグランドラインとの間に縦積みトランジスタ回路を挿入することにより、半導体集積回路内部の電圧降下を測定したい場所において所望の精度で電圧降下を測定することができるという効果がある。
【００４３】
本発明の請求項３による半導体集積回路によれば、請求項１記載の半導体集積回路において、上記電圧降下検出回路は、電源ラインとグランドラインの間に、複数のトランジスタを積み重ねた、複数の縦積みトランジスタ回路を備え、上記電圧降下検出信号は、上記複数の縦積みトランジスタ回路の相互間の接続点のいずれかから外部に出力されるようにしたので、さらに複数の電圧降下検出信号により所望の精度で電圧降下を測定できるという効果がある。
【００４４】
本発明の請求項４による半導体集積回路によれば、請求項１ないし３のいずれかに記載の半導体集積回路において、上記電圧降下検出回路は、上記電圧降下検出信号により外部の電源電圧を調整するようにしたので、電圧降下検出回路からの電圧降下検出信号を半導体集積回路の外に取り出し、半導体集積回路に供給する電圧が低くなっている場合は上記半導体集積回路に供給する電圧を高くし、また、上記半導体集積回路に供給する電圧が高い場合は上記半導体集積回路に供給する電圧を低くすることができるという効果がある。
【００４５】
本発明の請求項５による半導体集積回路によれば、請求項１ないし３のいずれかに記載の半導体集積回路において、上記電圧降下検出回路は、その電圧降下検出信号を、外部の電源電圧を制御する電源電圧制御信号を出力する電源電圧変更回路に入力し、該半導体集積回路に印加すべき外部の電源電圧を調整するようにしたので、電圧降下検出回路からの電圧降下検出信号を半導体集積回路内の電源電圧制御回路に入力し、電源電圧制御回路からの電源電圧制御信号をＤＣ−ＤＣコンバータ等の電源電圧変更回路に入力することにより、電源電圧を自動的に調整することができるという効果がある。
【００４６】
本発明の請求項６による半導体集積回路によれば、請求項１ないし５のいずれかに記載の半導体集積回路において、上記電圧降下検出回路は、上記電圧降下検出信号を外部に出力し、電圧降下の測定値とシミュレーション結果によりシミュレーションの精度を上げるようにしたので、電圧降下シミュレーションの絶対精度を上げることにより、半導体集積回路のあらゆる場所において所望の電圧降下の値を見積ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態３による半導体集積回路の構成を示すブロック図である。
【図２】本発明の実施の形態１による半導体集積回路の電圧降下検出回路の一例を示す図である。
【図３】本発明の実施の形態２による半導体集積回路の電圧降下検出回路の一例を示す図である。
【図４】本発明の実施の形態４による半導体集積回路の構成を示すブロック図である。
【符号の説明】
１半導体集積回路
２ａ、２ｂ回路ブロック
３ａ、３ｂ、３ｃ電圧降下検出回路
４電源ライン
５電圧降下検出信号
２０第１の電圧降下検出信号
１６第２の電圧降下検出信号
６ａ、６ｂパッド
７電源発生回路
８〜１１、１３〜１５ＮＭＯＳトランジスタ
１２グランドライン
１７電源電圧制御回路
１８電源電圧制御信号
１９ＤＣ−ＤＣコンバータ

Claims

内部電圧の降下を検出する電圧降下検出回路を備え、
上記電圧降下検出回路から電圧降下検出信号を外部に出力する、
ことを特徴とする半導体集積回路。
請求項１記載の半導体集積回路において、
上記電圧降下検出回路は、
電源ラインとグランドラインの間に、複数のトランジスタを積み重ねた縦積みトランジスタ回路を備え、
上記電圧降下検出信号は、
上記縦積みトランジスタ回路の上記複数のトランジスタの相互間の接続点のいずれかから外部に出力される、
ことを特徴とする半導体集積回路。
請求項１記載の半導体集積回路において、
上記電圧降下検出回路は、
電源ラインとグランドラインの間に、複数のトランジスタを積み重ねた、複数の縦積みトランジスタ回路を備え、
上記電圧降下検出信号は、
上記複数の縦積みトランジスタ回路の相互間の接続点のいずれかから外部に出力される、
ことを特徴とする半導体集積回路。
請求項１ないし３のいずれかに記載の半導体集積回路において、
上記電圧降下検出回路は、
上記電圧降下検出信号により外部の電源電圧を調整する、
ことを特徴とする半導体集積回路。
請求項１ないし３のいずれかに記載の半導体集積回路において、
上記電圧降下検出回路は、
その電圧降下検出信号を、外部の電源電圧を制御する電源電圧制御信号を出力する電源電圧変更回路に入力し、該半導体集積回路に印加すべき外部の電源電圧を調整する、
ことを特徴とする半導体集積回路。
請求項１ないし５のいずれかに記載の半導体集積回路において、
上記電圧降下検出回路は、
上記電圧降下検出信号を外部に出力し、電圧降下の測定値とシミュレーション結果によりシミュレーションの精度を上げる、
ことを特徴とする半導体集積回路。