JPH09330349A - スキャンパス回路自動生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数個のクロックドライバを用いて分割駆動
するシフトレジスタを構成できないという課題があっ
た。 【解決手段】 スキャンパス探査部２０は、回路情報記
憶部１４が格納している回路接続情報から基本ＦＦ（フ
リップ・フロップ）を抽出して処理した後、基本ＦＦ情
報記憶部２２に格納する。シフトレジスタ構成部２６
は、基本ＦＦ情報記憶部２２が格納している基本ＦＦ情
報を読み出してシフトレジスタを構成し、このシフトレ
ジスタを駆動するクロックドライバを、クロックドライ
バ情報記憶部２４が格納しているクロックドライバ情報
から選択してスキャンパス回路を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスキャンパス回路
自動生成装置に関するものである。

【０００２】

【従来の技術】ＬＳＩ，ＵＬＳＩの高集積化・大規模化
に伴い、検査対象となる論理回路の規模が増大し、検査
に使用する検査系列（テストパターン）の生成に長時間
を要するようになった。また、マイクロプロセッサのよ
うに検査対象回路が複雑なものは、テストパターンを生
成すること自体が困難になっている。これらの問題点を
解決する手法として、設計段階から検査の容易性を考慮
した回路設計手法の開発が進められている。こうした回
路設計手法の一つとしてスキャンパス方式と呼ばれる設
計方法がある。

【０００３】図６はスキャンパス方式で設計した回路例
の概要を示す図であり、図において、６０はスキャンパ
ス方式で設計したスキャンパス回路、６２は組み合わせ
回路で構成した検査対象の内部回路Ａ、６４は組み合わ
せ回路で構成した検査対象の内部回路Ｂ、６６は組み合
わせ回路で構成した検査対象の内部回路Ｃ、６８ａ〜６
８ｇは記憶デバイスとして用いるフリップ・フロップ、
７０はスキャンイン端子、７２はスキャンアウト端子、
７４はプライマリ入力端子、７６はプライマリ出力端子
である。

【０００４】次に動作について説明する。スキャンパス
方式で設計した回路（以下、スキャンパス回路という）
の検査は、スキャンパス回路６０内の全ての記憶デバイ
ス（フリップ・フロップ６８ａ〜６８ｇ）を直列接続し
てシフトレジスタを構成し、このシフトレジスタを利用
して内部回路Ａ６２、内部回路Ｂ６４および内部回路Ｃ
６６のテストを行うものである。

【０００５】図６に示すスキャンパス回路６０を例に用
いて、スキャンパス方式で設計した回路のテスト方法を
具体的に説明する。 （１）まず、シフトレジスタのテストを行う。スキャン
パス回路６０ではフリップ・フロップ６８ａ〜６８ｇを
直列接続してシフトレジスタを構成している。このシフ
トレジスタにスキャンイン端子７０からテストパターン
を印加し、スキャンアウト端子７２から出力される出力
パターンを観測する。出力パターンが所定のパターンか
らどの程度ずれているかによってシフトレジスタの合否
を判定する。すなわち、出力パターンのずれが許容範囲
内であればシフトレジスタは正常動作範囲内であり合格
と判定する。

【０００６】（２）次に、内部回路Ａ６２のテストを行
う。プライマリ入力端子７４からテストパターンを印加
し、このテストパターンによる内部回路Ａ６２のテスト
結果をフリップ・フロップ６８ｂ，６８ｃに取り込む。
テスト結果はシフトレジスタを用いてスキャンアウト端
子７２から取り出して観測する。出力パターンと所定パ
ターンとの間のずれが許容範囲内であれば内部回路Ａ６
２は正常動作範囲内であり合格と判定する。

【０００７】（３）次に、内部回路Ｂ６４のテストを行
う。内部回路Ｂ６４の入力端を成すフリップ・フロップ
６８ａから６８ｃにスキャンイン端子７０からシフトレ
ジスタを用いてテストパターンを入力し、このテストパ
ターンに対して内部回路Ｂ６４を動作させる。動作結果
をフリップ・フロップ６８ｆから６８ｇに取り込み、シ
フトレジスタを用いてスキャンアウト端子７２から取り
出して観測する。出力パターンと所定パターンとの間の
ずれが許容範囲内であれば内部回路Ｂ６４は正常動作範
囲内であり合格と判定する。

【０００８】（４）最後に、内部回路Ｃ６６のテストを
行う。内部回路Ｃ６６の入力端を成すフリップ・フロッ
プ６８ｅから６８ｆにスキャンイン端子７０からシフト
レジスタを用いてテストパターンを入力し、このテスト
パターンによって内部回路Ｃ６６を動作させる。動作結
果は、直接、プライマリ出力端子７６から取り出して観
測する。出力パターンと所定パターンとの間のずれが許
容範囲内であれば内部回路Ｃ６６は正常動作範囲内であ
り合格と判定する。

【０００９】上記（２）から（４）のように、スキャン
パス方式で設計した回路では、記憶デバイス（フリップ
・フロップ６８ａ〜６８ｇ）に囲まれ、組み合わせ回路
で構成した内部回路を、全体回路とは独立して部分的に
テストすることができる。

【００１０】

【発明が解決しようとする課題】上述したスキャンパス
方式の回路設計においては以下の点が問題となる。 （１）データ・シフトおよびデータ・ラッチの両機能を
持つフリップ・フロップ（以下、基本ＦＦという）はど
のような回路構成とするのが最適か。 （２）検査対象回路の大規模化によって使用する基本Ｆ
Ｆの個数が膨大になったとき、スキャン動作（クロック
の動作タイミング）の同期の取り方をどうするか。従来
のスキャンパス回路自動生成装置では、上記（１）の問
題点は解決している。すなわち、従来のスキャンパス回
路自動生成装置でもテスト対象回路から基本ＦＦを抽出
し、抽出した基本ＦＦにクロックドライバを繋いでシフ
トレジスタを構成できる。クロックドライバで駆動する
シフトレジスタを構成できるということは、スキャンパ
ス回路を生成できるということを意味する。

【００１１】図７は、従来のスキャンパス回路自動生成
装置において、テスト対象回路から抽出された基本ＦＦ
の例を示す図であり、図において、８０はマスタ・フリ
ップ・フロップ、８２はスレーブ・フリップ・フロッ
プ、８４，８６はデータ入力端子、８８はシステム動作
時にクロックが入力するクロック端子、９０はシフト動
作時にクロックが入力するクロック端子、９２はデータ
出力端子である。図７に示す基本ＦＦは、マスタ・フリ
ップ・フロップ８０とスレーブ・フリップ・フロップ８
２とでマスタ・スレーブ構成とすることによりレーシン
グを防止している。

【００１２】図８は、従来のスキャンパス回路自動生成
装置によって生成したスキャンパス回路の例を示す図で
あり、図において、１０２は組み合わせ回路で構成した
検査対象の内部回路、１０４ａ〜１０４ｆはシフトレジ
スタを構成する基本ＦＦ、１０６ａ〜１０６ｃはデータ
入力端子、１０８はクロック端子、１０９はクロックド
ライバ、１１０ａ〜１１０ｃはデータ出力端子、１１２
ａ〜１１２ｃは内部回路１０２へのデータ入力ライン、
１１４ａ〜１１４ｃは内部回路１０２からのデータ出力
ライン、１１６はスキャンイン端子、１１８はスキャン
アウト端子である。

【００１３】従来のスキャンパス回路自動生成装置が生
成した図８に示すスキャンパス回路では、上記（２）の
問題が解決していない。基本ＦＦ１０４ａ〜１０４ｆを
動作させるクロックドライバ１０９の駆動能力（ファン
アウト数）は予め定められている。このため、１個のク
ロックドライバ１０９で同時に動作させることのできる
基本ＦＦの個数は制限される。したがって、大規模な回
路を１つのスキャンパスで設計するためには、複数個の
クロックドライバを設け、シフトレジスタを構成する複
数個の基本ＦＦの駆動を分担させる必要がある。

【００１４】図８に示すスキャンパス回路において、自
動生成されたクロックドライバ１０９が、実際には４個
の基本ＦＦ１０４ａ〜１０４ｄ（以下、前段シフトレジ
スタという）を駆動する能力しかない場合、残り２個の
基本ＦＦ１０４ｅおよび１０４ｆ（以下、後段シフトレ
ジスタという）を駆動するにはクロックドライバを増設
する必要がある。

【００１５】図９は、図８に示したスキャンパス回路に
クロックドライバを増設したスキャンパス回路を示す図
であり、図において、内部回路１０２、基本ＦＦ１０４
ａ〜１０４ｆ、データ入力端子１０６ａ〜１０６ｃ、ク
ロック端子１０８、クロックドライバ１０９、データ出
力端子１１０ａ〜１１０ｃ、スキャンイン端子１１６、
およびスキャンアウト端子１１８は図８に示したものと
同一であるので、その説明を割愛する。図９に示すスキ
ャンパス回路は、クロックドライバ１０９と並列にクロ
ックドライバ１２０を設けることにより、クロックドラ
イバ１０９の駆動能力不足を解消したものである。クロ
ックドライバ１０９は前段シフトレジスタを構成する４
個の基本ＦＦ１０４ａ〜１０４ｄを駆動し、クロックド
ライバ１２０は後段シフトレジスタを構成する２個の基
本ＦＦ１０４ｅおよび１０４ｆを駆動する。

【００１６】図９に示すスキャンパス回路では、前段シ
フトレジスタ内のスキャン動作および後段シフトレジス
タ内のスキャン動作を正常に行うことができる。しかし
ながら、２個のクロックドライバ１０９および１２０の
駆動能力が同じでも、駆動する基本ＦＦの個数の大小に
従って微妙にタイミングがずれる。このため、前段シフ
トレジスタと後段シフトレジスタとの間（図９の信号線
１２２）におけるスキャン動作を正常に行うことができ
ない。このような場合、２個のクロックドライバ１０９
および１２０が駆動する基本ＦＦの個数を同じにする、
あるいは、駆動する基本ＦＦの個数に応じて２個のクロ
ックドライバ１０９および１２０の駆動能力を調整する
等の方策を施して、前段シフトレジスタと後段シフトレ
ジスタとの間の動作タイミングを合わせる必要がある。

【００１７】従来のスキャンパス回路自動生成装置は以
上のように構成されているので、複数個のクロックドラ
イバを用いて分割駆動するシフトレジスタを構成するこ
とができなかった。したがって当然、分割したシフトレ
ジスタ相互間におけるスキャン動作を保証していなかっ
た。このため、スキャンパス回路自動生成装置によって
出力されたスキャンパス回路に、人手でクロックドライ
バの駆動能力に合わせた配線を施して分割したシフトレ
ジスタ相互間でスキャン動作を行えるように修正する必
要があった。したがって、スキャンパス方式で設計する
回路規模が大きくなると、必然的に基本ＦＦの個数が膨
大になるので、手作業による配線の引き直しやスキャン
動作を正常に行うための再設計に長時間を要するという
課題があった。また、人手で修正していたので、必然的
に配線ミスや設計ミスが生じやすいという課題もあっ
た。

【００１８】この発明は上記のような課題を解決するた
めになされたもので、クロックドライバの駆動能力に見
合ったシフトレジスタを構成できるようにして、多数の
基本フリップ・フロップを含む大規模回路を短時間で設
計できるようにしたスキャンパス回路自動生成装置を得
ることを目的とする。

【００１９】

【課題を解決するための手段】請求項１記載の発明に係
るスキャンパス回路自動生成装置は、検査対象回路の回
路接続情報を格納した回路情報記憶部と、該回路情報記
憶部が格納している回路接続情報から基本フリップ・フ
ロップを抽出するスキャンパス探査部と、該スキャンパ
ス探査部が抽出した基本フリップ・フロップに対して処
理を施した情報を格納する基本フリップ・フロップ情報
記憶部と、クロックドライバに関する情報を格納したク
ロックドライバ情報記憶部と、前記基本フリップ・フロ
ップ情報記憶部から基本フリップ・フロップ情報を読み
出してシフトレジスタを構成し、該シフトレジスタを駆
動するクロックドライバを前記クロックドライバ情報記
憶部が格納しているクロックドライバ情報から選択して
スキャンパス回路を生成するシフトレジスタ構成部とを
備えるものである。

【００２０】請求項２記載の発明に係るスキャンパス回
路自動生成装置は、検査対象回路の回路接続情報を格納
した回路情報記憶部と、該回路情報記憶部が格納してい
る回路接続情報から基本フリップ・フロップを抽出する
スキャンパス探査部と、該スキャンパス探査部が抽出し
た基本フリップ・フロップをグループ化し、グループ間
に優先順位を付与する処理を施す入力処理部と、該入力
処理部が処理した基本フリップ・フロップ情報を格納す
る基本フリップ・フロップ情報記憶部と、駆動能力や動
作周波数から成るクロックドライバ情報を格納したクロ
ックドライバ情報記憶部と、前記基本フリップ・フロッ
プ情報記憶部からグループ化された基本フリップ・フロ
ップ情報を読み出してシフトレジスタを構成し、該シフ
トレジスタを駆動するのに最適なクロックドライバを前
記クロックドライバ情報記憶部が格納しているクロック
ドライバ情報から選択してスキャンパス回路を生成する
シフトレジスタ構成部とを備えるものである。

【００２１】請求項３記載の発明に係るスキャンパス回
路自動生成装置は、スキャンパス回路のスキャン動作の
検証を行うタイミング検証部を設けるものである。

【００２２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
スキャンパス回路自動生成装置を示す図であり、図にお
いて、１２はスキャンパス回路自動生成装置、１４は検
査対象回路の回路接続情報を格納した回路情報記憶部、
１６は回路設計に要する情報の入力処理を行う入力処理
部である。１８はキーボード，マウス，ＣＲＴなどから
成る入力装置であり、設計者がシステムと対話しながら
入力処理部１６に回路設計情報の入力を行う。２０は回
路情報記憶部１４が格納している回路接続情報から基本
ＦＦを取り出すスキャンパス探査部である。２２はスキ
ャンパス探査部２０が取り出した基本ＦＦに対して設計
者がグループ化等の加工を施した情報を格納する基本Ｆ
Ｆ情報記憶部（基本フリップ・フロップ情報記憶部）で
ある。２４はクロックドライバ情報記憶部であり、本装
置で使用できるクロックドライバに関する情報を格納し
ている。このクロックドライバ情報を設計者が入力装置
１８に読み出し選択した情報もクロックドライバ情報記
憶部２４に格納される。２６はシフトレジスタ構成部で
あり、基本ＦＦ情報記憶部２２からグループ化された基
本ＦＦ情報を読み出し、クロックドライバ情報記憶部２
４からクロックドライバ情報をそれぞれ読み出してスキ
ャンパスを成すシフトレジスタを構成する。２８はシフ
トレジスタ構成部２６がシフトレジスタを構成すること
により生成したスキャンパス回路を外部に出力する出力
処理部である。３０は出力処理部２８が出力するスキャ
ンパス回路のデータをフロッピーディスク等の記憶媒体
に記録する出力装置である。３２はシフトレジスタ構成
部２６が生成したスキャンパス回路のタイミング検証を
行うタイミング検証部、３４はタイミング検証部３２が
正常動作を確認したスキャンパス回路の情報を格納する
スキャンパス回路情報記憶部である。

【００２３】次に動作について説明する。図２は、図１
に示すスキャンパス回路自動生成装置１２で生成したス
キャンパス回路の例を示す図である。図２において、４
０はスキャンパス回路、４２は組み合わせ回路で構成し
た検査対象の内部回路、４４ａ〜４４ｇは基本ＦＦ（基
本フリップ・フロップ）、４６は基本ＦＦ４４ａ〜４４
ｄから成るグループＡ、４８は基本ＦＦ４４ｅ〜４４ｇ
から成るグループＢ、５０はスキャンイン端子、５２は
スキャンアウト端子、５４はクロック端子、５６はクロ
ックドライバＡ（クロックドライバ）、５８はクロック
ドライバＢ（クロックドライバ）である。

【００２４】以下、図１に示すスキャンパス回路自動生
成装置１２の動作を、設計者がスキャンパス回路自動生
成装置１２を使用して図２に示すスキャンパス回路４０
を設計する場合を例にして説明する。図１に示すスキャ
ンパス回路自動生成装置１２では、設計者は基本ＦＦに
関する情報およびクロックドライバに関する情報をスキ
ャンパス回路自動生成装置１２の実行前に指定すること
ができるが、スキャンパス回路自動生成装置１２の実行
中に指定することもできる。以下では、基本ＦＦに関す
る情報およびクロックドライバに関する情報をスキャン
パス回路自動生成装置１２の実行中に指定する場合につ
いて説明する。

【００２５】設計者は入力装置１８を使用し、入力処理
部１６を介してスキャンパス回路自動生成装置１２と対
話しながら回路設計を行う。設計者が指示を与えると、
スキャンパス探査部２０は、回路情報記憶部１４が格納
している回路接続情報から基本ＦＦを抽出する。設計者
は、スキャンパス探査部２０が抽出した基本ＦＦについ
て接続に順序があるものをグループ化する。基本ＦＦの
グループ化とは、シフトレジスタを構成する基本ＦＦの
うち、接続に順序があるものを一塊にしたものである。
例えば、図２に示す回路の場合、基本ＦＦ４４ａ，４４
ｂ，４４ｃおよび４４ｄは順番に動作するシフトレジス
タを構成するから、グループＡ４６として一くくりにす
る。同様に、基本ＦＦ４４ｅ，４４ｆおよび４４ｇは順
番に動作するシフトレジスタを構成するから、グループ
Ｂ４８として一くくりにする。グループ間で優先順位
（例えば、図２に示す回路でスキャンイン端子５０に近
いグループＡ４６はグループＢ４８よりも先に動作する
から、優先順位が高い）がある場合には、グループの優
先順位情報を基本ＦＦ情報記憶部２２に格納する。ま
た、グループに接続すべきクロックドライバの名称が明
らかな場合には、そのクロックドライバ名を基本ＦＦ情
報記憶部２２に格納する。

【００２６】図３は、基本ＦＦ情報記憶部２２が格納す
る基本ＦＦ情報の例を示す図である。基本ＦＦ情報とし
ては、優先順位，グループ名，基本ＦＦ番号，接続する
クロックドライバ名等がある。図３に示す基本ＦＦ情報
の例は、図２に示したスキャンパス回路４０から得られ
た基本ＦＦ情報を示している。この例では、「優先順
位：グループ名：基本ＦＦ番号：接続するクロックドラ
イバ名」という項目に対応して、「１：グループＡ：４
４ａ，４４ｂ，４４ｃ，４４ｄ：クロックドライバＡ」
「２：グループＢ：４４ｅ，４４ｆ，４４ｇ：クロック
ドライバＢ」という基本ＦＦ情報が格納されている。

【００２７】設計者は、基本ＦＦ情報を指定した後、ク
ロックドライバ情報を指定する。クロックドライバ情報
はクロックドライバ情報記憶部２４が格納している。図
４はクロックドライバ情報の例を示す図であり、同図に
示すように「クロックドライバ名：動作周波数（駆動能
力）」という項目に対応して、「クロックドライバＡ：
２０ＭＨｚ（４）」「クロックドライバＢ：１０ＭＨｚ
（３）」「クロックドライバＣ：５ＭＨｚ（２）」とい
うように格納されている。図２に示す回路では、グルー
プＡ４６は４個の基本ＦＦ４４ａ，４４ｂ，４４ｃおよ
び４４ｄから構成されており、グループＢ４８は３個の
基本ＦＦ４４ｅ，４４ｆおよび４４ｇから構成されてい
るから、後述するように、グループＡ４６駆動用には駆
動能力＝４を有するクロックドライバＡ５６を選択し、
グループＢ４８駆動用には駆動能力＝３を有するクロッ
クドライバＢ５８を選択する。

【００２８】次に、シフトレジスタ構成部２６がシフト
レジスタを生成する手順を図５に示すフローチャートを
参照して説明する。まず、基本ＦＦ情報記憶部２２から
優先順位の高い基本ＦＦのグループを取り出す。優先順
位とは、上述したように基本ＦＦが構成するグループに
おいて、図２に示す回路のスキャンイン端子５０に接続
する順番である。図３に示す基本ＦＦ情報ではグループ
Ａの優先順位＝１、グループＢの優先順位＝２であるか
ら、グループＡ４６を構成する基本ＦＦ４４ａ，４４
ｂ，４４ｃおよび４４ｄを取り出す（ステップＳＴ
１）。

【００２９】次いで、クロックドライバ情報記憶部２４
が格納しているクロックドライバ情報を取り出す。グル
ープＡ４６は４個の基本ＦＦ４４ａ，４４ｂ，４４ｃお
よび４４ｄから構成されているので、図４に示すクロッ
クドライバ情報の中から駆動能力＝４を有するクロック
ドライバＡ５６を選択する（ステップＳＴ２）。

【００３０】続いて、グループＡ４６からグループＡ４
６を構成する基本ＦＦを１個取り出し（ステップＳＴ
３）、スキャンパス探査部２０から得た基本ＦＦの接続
情報を基にし、図２に示す回路のスキャンイン端子５０
から順番に直列接続する（ステップＳＴ４）。

【００３１】以上述べたステップＳＴ２からステップＳ
Ｔ４の処理をクロックドライバの駆動範囲内で繰り返
す。グループＡ４６の例では４回繰り返し、４個の基本
ＦＦ４４ａ，４４ｂ，４４ｃおよび４４ｄとクロックド
ライバＡ５６とから前段シフトレジスタを生成する（ス
テップＳＴ５）。

【００３２】ステップＳＴ１からステップＳＴ５の処理
は基本ＦＦのグループが空になるまで繰り返す（ステッ
プＳＴ６）。図２に示す回路例では、まだグループＢ４
８が残っているので、グループＢ４８を構成する基本Ｆ
Ｆ４４ｅ，４４ｆおよび４４ｇに対してステップＳＴ１
からステップＳＴ５の処理を繰り返し、直列接続した３
個の基本ＦＦ４４ｅ，４４ｆおよび４４ｇとクロックド
ライバＢ５８とから成る後段シフトレジスタを生成す
る。

【００３３】上述したステップＳＴ１からステップＳＴ
６は、全ての基本ＦＦのグループを処理するまで繰り返
す（ステップＳＴ７）。図２に示す回路例ではグループ
は２個であるから、グループＡ４６およびグループＢ４
８の処理が完了した時点で、シフトレジスタ構成部２６
の処理は終了する。

【００３４】図２に示す回路例の場合、生成されたシフ
トレジスタは、４個の基本ＦＦ４４ａ，４４ｂ，４４ｃ
および４４ｄで構成した前段シフトレジスタを駆動する
クロックドライバＡ５６には、３個の基本ＦＦ４４ｅ，
４４ｆおよび４４ｇで構成した後段シフトレジスタを駆
動するクロックドライバＢ５８より高速動作が可能で駆
動能力の高いものを接続している。すなわち、前段シフ
トレジスタには高速動作するクロックドライバＡ５６を
接続し、後段シフトレジスタには前段シフトレジスタ用
クロックドライバＡ５６より低速動作するクロックドラ
イバＢ５８を接続しているので、スキャン動作はほぼ確
実に行える。しかしながら、詳細なタイミング検証はし
ていないので、確実にスキャン動作するか否かは保証さ
れていない。

【００３５】スキャン動作の確実性を保証するために、
図１に示すこの発明の実施の形態１によるスキャンパス
回路自動生成装置１２では、タイミング検証部３２を設
けて生成されたスキャンパス回路についてタイミング検
証を行うようにしている。タイミング検証部３２は、出
力処理部２８が出力するスキャンパス回路を構成するシ
フトレジスタが正常にスキャン動作するか否かをテスト
する。正常にスキャン動作しない場合は、エラーを出力
して処理を止める。スキャン動作が正常に行われること
を確認できた場合は、生成したスキャンパス回路をスキ
ャンパス回路情報記憶部３４に格納する。

【００３６】

【発明の効果】以上のように、請求項１記載の発明によ
れば、スキャンパス回路自動生成装置を、検査対象回路
の回路接続情報を格納した回路情報記憶部と、該回路情
報記憶部が格納している回路接続情報から基本フリップ
・フロップを抽出するスキャンパス探査部と、該スキャ
ンパス探査部が抽出した基本フリップ・フロップに対し
て処理を施した情報を格納する基本フリップ・フロップ
情報記憶部と、クロックドライバに関する情報を格納し
たクロックドライバ情報記憶部と、前記基本フリップ・
フロップ情報記憶部から基本フリップ・フロップ情報を
読み出してシフトレジスタを構成し、該シフトレジスタ
を駆動するクロックドライバを前記クロックドライバ情
報記憶部が格納しているクロックドライバ情報から選択
してスキャンパス回路を生成するシフトレジスタ構成部
とを備えるように構成したので、クロックドライバの駆
動能力に見合ったシフトレジスタを構成できるようにな
り、多数の基本フリップ・フロップを含む大規模回路を
短時間で設計できる効果がある。

【００３７】請求項２記載の発明によれば、スキャンパ
ス回路自動生成装置を、検査対象回路の回路接続情報を
格納した回路情報記憶部と、該回路情報記憶部が格納し
ている回路接続情報から基本フリップ・フロップを抽出
するスキャンパス探査部と、該スキャンパス探査部が抽
出した基本フリップ・フロップをグループ化し、グルー
プ間に優先順位を付与する処理を施す入力処理部と、該
入力処理部が処理した基本フリップ・フロップ情報を格
納する基本フリップ・フロップ情報記憶部と、駆動能力
や動作周波数から成るクロックドライバ情報を格納した
クロックドライバ情報記憶部と、前記基本フリップ・フ
ロップ情報記憶部からグループ化された基本フリップ・
フロップ情報を読み出してシフトレジスタを構成し、該
シフトレジスタを駆動するのに最適なクロックドライバ
を前記クロックドライバ情報記憶部が格納しているクロ
ックドライバ情報から選択してスキャンパス回路を生成
するシフトレジスタ構成部とを備えるように構成したの
で、シフトレジスタを駆動するクロックドライバの駆動
能力に合わせてシフトレジスタを構成でき、スキャンタ
イミングが保証されたスキャンパス回路を生成できる効
果がある。

【００３８】請求項３記載の発明によれば、スキャンパ
ス回路自動生成装置に、スキャンパス回路のスキャン動
作の検証を行うタイミング検証部を設けるように構成し
たので、スキャンパス回路生成後、タイミング動作を保
証できない場合であっても、クロックドライバを接続し
直したり、基本フリップ・フロップのグループ化を変更
するだけで、タイミング検証することが可能になり、ス
キャンパス回路を改修するための作業時間を短縮できる
効果がある。特に、基本フリップ・フロップの多い大規
模回路の設計・検証に要する時間を短縮できる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるスキャンパス
回路自動生成装置を示す図である。

【図２】 この発明の実施の形態１によるスキャンパス
回路自動生成装置で生成したスキャンパス回路の例を示
す図である。

【図３】 基本ＦＦ情報記憶部が格納する基本ＦＦ情報
の例を示す図である。

【図４】 クロックドライバ情報記憶部が格納している
クロックドライバ情報の例を示す図である。

【図５】 シフトレジスタ構成部がシフトレジスタを生
成する手順を示すフローチャートである。

【図６】 スキャンパス方式で設計した回路例の概要を
示す図である。

【図７】 従来のスキャンパス回路自動生成装置におい
て、テスト対象回路から抽出された基本ＦＦの例を示す
図である。

【図８】 従来のスキャンパス回路自動生成装置によっ
て生成したスキャンパス回路の例を示す図である。

【図９】 図８に示すスキャンパス回路にクロックドラ
イバを増設したスキャンパス回路を示す図である。

【符号の説明】

１４ 回路情報記憶部、１６ 入力処理部、２０ スキ
ャンパス探査部、２２基本ＦＦ情報記憶部（基本フリッ
プ・フロップ情報記憶部）、２４ クロックドライバ情
報記憶部、２６ シフトレジスタ構成部、３２ タイミ
ング検証部、４４ａ〜４４ｇ 基本ＦＦ（基本フリップ
・フロップ）、５６ クロックドライバＡ（クロックド
ライバ）、５８ クロックドライバＢ（クロックドライ
バ）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 検査対象回路の回路接続情報を格納した
   回路情報記憶部と、該回路情報記憶部が格納している回
   路接続情報から基本フリップ・フロップを抽出するスキ
   ャンパス探査部と、該スキャンパス探査部が抽出した基
   本フリップ・フロップに対して処理を施した情報を格納
   する基本フリップ・フロップ情報記憶部と、クロックド
   ライバに関する情報を格納したクロックドライバ情報記
   憶部と、前記基本フリップ・フロップ情報記憶部から基
   本フリップ・フロップ情報を読み出してシフトレジスタ
   を構成し、該シフトレジスタを駆動するクロックドライ
   バを前記クロックドライバ情報記憶部が格納しているク
   ロックドライバ情報から選択してスキャンパス回路を生
   成するシフトレジスタ構成部とを備えたスキャンパス回
   路自動生成装置。
2. 【請求項２】 検査対象回路の回路接続情報を格納した
   回路情報記憶部と、該回路情報記憶部が格納している回
   路接続情報から基本フリップ・フロップを抽出するスキ
   ャンパス探査部と、該スキャンパス探査部が抽出した基
   本フリップ・フロップをグループ化し、グループ間に優
   先順位を付与する処理を施す入力処理部と、該入力処理
   部が処理した基本フリップ・フロップ情報を格納する基
   本フリップ・フロップ情報記憶部と、駆動能力や動作周
   波数から成るクロックドライバ情報を格納したクロック
   ドライバ情報記憶部と、前記基本フリップ・フロップ情
   報記憶部からグループ化された基本フリップ・フロップ
   情報を読み出してシフトレジスタを構成し、該シフトレ
   ジスタを駆動するのに最適なクロックドライバを前記ク
   ロックドライバ情報記憶部が格納しているクロックドラ
   イバ情報から選択してスキャンパス回路を生成するシフ
   トレジスタ構成部とを備えたスキャンパス回路自動生成
   装置。
3. 【請求項３】 スキャンパス回路のスキャン動作の検証
   を行うタイミング検証部を設けたことを特徴とする請求
   項１または請求項２記載のスキャンパス回路自動生成装
   置。