CN1485913A - 多芯片模块及其测试方法 - Google Patents

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Abstract

本发明公开了多个半导体芯片102和103，每个芯片具有分别连接到多芯片模块101的外接端108的输入/输出单元106和107和用于以可选方式设定各输入/输出单元状态的多芯片模块测试电路104和105。

Description

多芯片模块及其测试方法
技术领域
本发明涉及一种用于安装多个半导体芯片的多芯片模块及其测试方法。
背景技术
目前，电子装置的多功能性已经得到提高，通过将多个处理器相互连接构成的系统已经通用。对于在一个封装件上紧凑地安装多个如处理器之类的半导体芯片的多芯片模块的系统的安装方法已引起人们关注。
在这样一种多芯片模块中，对所安装的半导体芯片进行测试的方法是一个技术难题。在JP-A-5-13662的OPI公布文献中已介绍了一种常规的便于对安装在多芯片模块上的半导体芯片进行测试的电路。
图7是表示常规多芯片模块的测试电路结构的方块示意图。在图7中，将如处理器之类的半导体芯片702和703安装在多芯片模块701上，半导体芯片702的输出端和半导体芯片703的输入端通过开关芯片704彼此相连。
开关芯片704用于选择是将半导体芯片702的输出端与半导体芯片703的输入端相连，还是将外接(external)端705与半导体芯片703的输入端相连，以此可独立地测试在一个封装件中的半导体芯片702和703。
然而，在这种方法中，插入了开关芯片。由于这一原因，存在的一个问题是，增加了多芯片模块的人工设计时间并增大了多芯片模块的面积，此外，在叠层型的情况下，难于插入该开关芯片。
另外，在未插入开关芯片的情况下，存在的一个问题是，需要考虑相对于需共享的外接端的需安装的半导体芯片状态，以避免总线冲突，而且由此在多芯片模块测试设计中难于进行DC测试、老化(burn-in)测试、扫描测试和功能测试。
此外，需安装在多芯片模块上的半导体芯片有多种组合方式。由于这一原因，存在的一个问题是，难于实现对各次设计的改变和添加。
发明内容
考虑到这一方面，本发明要解决的技术问题是提供一种便于进行多芯片模块测试设计的多芯片模块及其测试方法。
为了解决所述问题，本发明的第一方面涉及一种多芯片模块，其包括具有分别连接到多芯片模块外接端的输入/输出单元(input/output cells)以及用于以可选方式设定输入/输出单元的状态的测试部件(means)的多个半导体芯片。
按照这种结构，当测试多芯片模块时无需另加用于测试的半导体芯片。仅通过控制共享所述外接端的各输入/输出单元的状态就能方便地实现从外接端进行半导体芯片耦合测试和信号监测。
本发明的第二方面涉及一种根据第一方面的多芯片模块，其中所述测试部件控制共享所述外接端的所有输入/输出单元的状态。
按照此种结构，可以控制共享所述外接端的所有输入/输出单元的状态。因而，可以方便地对每一个半导体芯片进行单独测试(功能测试、DC测试和扫描测试)，对多个半导体芯片进行耦合测试，以及仅通过控制共享所述外接端的各输入/输出单元的状态，从外接端进行老化测试。此外，通过仅对单一半导体芯片的测试模式首标(header)附加对需共享的外接端的输入/输出控制，可以应用测试模式(test pattern)。
本发明的第三方面涉及一种根据第一方面的多芯片模块，其中所述测试部件控制所述各半导体芯片的所有输入/输出单元的状态。
按照这种结构，可以控制各半导体芯片的所有输入/输出单元的状态。因而，可以与半导体芯片组合无关地测试多芯片模块。
按照这种结构，可以控制半导体芯片所有输入/输出单元的状态。因而，可以测试与半导体芯片组合无关的多芯片模块。
本发明的第四方面涉及一种根据第一到第三方面的任一方面的多芯片模块，其中所述测试部件包括：与移位寄存器之类相连的第一级中的触发器组；用第一级中的触发器组的输出作为输入的第二级中的触发器组；和一用于选择非测试方式中的规定信号、选择测试方式中的在第二级中的触发器组的输出并向输入/输出单元提供输入/输出控制信号的选择器。
按照这种结构，可以方便地实现多芯片模块的测试电路，以控制输入/输出单元。
本发明的第五方面涉及一种多芯片模块，其包括：具有分别连接到多芯片模块的对应外接端的、经历边界扫描设计(design)的输入/输出单元以及安装在半导体芯片上用于以可选方式设定输入/输出单元状态的边界扫描部件的多个半导体芯片；。
按照此种结构，仅通过进行在半导体芯片中为常规设计的边界扫描设计，就可以方便地实现多芯片模块的测试设计。此外，当测试多芯片模块时，仅通过控制就可以方便地对每一个半导体芯片进行单独测试(功能测试、DC测试、扫描测试)和老化测试；避免需共享的外接端中的总线冲突；并通过仅对单一半导体芯片的测试模式首标(header)附加对需共享的外接端的输入/输出控制可以应用测试模式(pattern)。
本发明的第六方面涉及一种对根据本发明的第一到第五方面的任一方面的多芯片模块进行老化测试的多芯片模块测试方法，包括步骤：向连接到多个半导体芯片非共享的外接端的输入/输出单元切换提供(toggling)输入/输出控制信号；对于连接到由各半导体芯片共享的外接端的输入/输出单元专门控制每个半导体芯片的输入/输出单元的状态的同时切换提供输入/输出控制信号。
按照这种结构，即使每个半导体芯片的内部电路以随机方式工作，也可方便地对本难于施加电压(stress)的输入/输出单元施加适当的电压，而不会引起需共享的外接端总线冲突。因而，通过同时向所有半导体芯片施加电压，可以缩短测试所需时间。
附图说明
图1是根据本发明第一实施方式的多芯片模块结构的方块示意图；
图2是根据本发明第二实施方式的多芯片模块结构的方块示意图；
图3是根据本发明第三实施方式的多芯片模块结构的方块示意图；
图4是根据本发明第四实施方式的多芯片模块结构的方块示意图；
图5是用于多芯片模块的测试电路结构的方块示意图；
图6是用于解释多芯片模块的测试方法的示意图；
图7是常规的多芯片模块结构的方块示意图。
具体实施方式
下面参照附图详细介绍本发明的各实施方式。
(第一实施方式)
图1是本发明的第一实施方式的多芯片模块结构的方块示意图。在图1中，101代表多芯片模块，102和103代表半导体芯片，104和105代表多芯片模块的测试电路，106和107代表输入/输出单元，108代表外接端。
多芯片模块101上装有半导体芯片102和103，半导体芯片102和103分别包括多芯片模块的测试电路104和105，连接对应的半导体芯片102和103的输入/输出单元106和107以共享外接端108，从用于多芯片模块的测试电路104和105发出的输入/输出控制信号连接到输入/输出单元106和107的输入/输出控制输入端。
下面将对具有所述结构的多芯片模块的测试操作进行介绍。多芯片模块的测试电路104和105响应输入/输出控制信号，将输入/输出单元的状态设置为输入控制、输出控制和高阻抗中的任何一种可选状态。
单独测试半导体芯片102时，由多芯片模块的测试电路105控制输入/输出单元107使之具有高阻抗。因而，避免了对于输入/输出单元106的总线冲突，通过外接端108能进行测试输入或测试监测。
在对半导体芯片103进行单独测试期间，由多芯片模块的测试电路104控制输入/输出单元106，使之具有高阻抗。因而，避免了对于输入/输出单元107的总线冲突，通过外接端108能进行测试输入或测试监测。
在对半导体芯片102和103进行耦合测试期间，控制输入/输出单元107的输入并控制输入/输出单元106的输出；或控制输入/输出单元107的输出并控制输入/输出单元106的输入，以此将这两者耦合，进行测试。
图5是用于多芯片模块的测试电路的结构的方块示意图。在图5中，501和502代表输入/输出单元，516、517、518和519代表选择器，它们用于选择规定(normal)信号503、504、505和506或选择作为输出控制信号的触发器512、513、514和515的输出，以及用于切换(switching)响应测试方式信号507输入的输入/输出单元501和502的输入控制信号。
触发器512、513、514和515用于限定输入/输出单元的状态，具有同样系统的负载时钟521与所有触发器的时钟相连。此外，508、509、510和511代表串联的触发器，具有同样系统的移位时钟520与它们相连。
下面将对用于具有所述结构的多芯片模块测试电路的操作进行介绍。在需进行正常操作的情况下，进行固定(fixation)，以便响应测试方式信号507对选择器516、517、518和519中的规定信号503、504、505和506进行选择。
在测试方式中将输入/输出单元固定为可选状态的情况下，首要的是，响应移位时钟520，将需设定的值保存在第一级中的触发器508、509、510和511中。接着，响应负载时钟521，将数据保存在下一级中的触发器512、513、514和515中。最后，响应测试方式信号507，对在选择器516、517、518和519中的触发器侧的输出进行选择。接着，当需要改变所述状态时，重复所述操作过程，以便以可选方式设定输入/输出单元501和502的状态。
因此，可以利用简单的电路很容易实现多芯片模块的测试电路。虽然，触发器508、509、510、511、512、513、514和515是由图5中所示多芯片模块的测试电路中的触发器构成，但它们也可以是自锁电路。
图6是用于说明多芯片模块的老化测试方法的示意图。在图6中，假设将n个输入/输出单元连接到多芯片模块中的一个外接端。601代表第一步，602代表第二步，603代表第n步。
在第一步601，仅对n个共享的第一输入/输出单元进行输出控制，而对其余的输入/输出单元进行输入控制，以便切换内部电路。在第二步602，仅对n个共享的第二输入/输出单元进行输出控制，而对其余的输入/输出单元进行输入控制，以便切换内部电路。在第n步603，对仅n个共享的第n输入/输出单元进行输出控制，而对其余的输入/输出单元进行输入控制，以便切换内部电路。其它非共享的外接端仍以随机方式工作。
根据这样一种老化测试方法，可以防止由于共享的外接端上所引起的总线冲突，以此，能方便地对当未进行这种控制时本难于施加电压的输入/输出单元施加适当的电压。因而，可同时向所有半导体芯片施加电压，从而缩短测试所需时间。
因此，根据本实施方式的多芯片模块，提供了用于多芯片模块的测试电路，以控制输入/输出单元的状态。因而，通过本难于测试的多芯片模块的共享的外接端可以方便地进行测试。
(第二实施方式)
图2是本发明的第二实施方式的多芯片模块结构方块示意图。在图2中，201代表多芯片模块，202和203代表半导体芯片，204和205代表用边界扫描电路，206、207、208和209代表输入/输出单元，210、211、212、213代表外接端。
多芯片模块201上安装有半导体芯片202和203，半导体芯片202和203分别包括边界扫描电路204、205，连接对应的半导体芯片202和203的输入/输出单元206和208以共享外接端210，连接对应的输入/输出单元207和209以共享外接端211，从边界扫描电路204和205发出的输入/输出控制信号连接到输入/输出单元206到209的输入/输出控制输入端。此外，专门指定外接端212和213作为测试端。
下面将对具有所述结构的多芯片模块的测试操作进行介绍。单独测试半导体芯片202时，从外接端213控制边界扫描电路205，并因此控制输入/输出单元208和209，使之具有高阻抗。因而，避免了对于输入/输出单元206和207的总线冲突，能通过外接端210和211进行测试输入或测试监测。
在半导体芯片203的单独测试期间，从外接端212控制边界扫描电路204，并因此控制输入/输出单元206和207，使之具有高阻抗。因而，避免了对于输入/输出单元208和209的总线冲突，能通过外接端210和211进行测试输入或测试监测。
按照本实施方式的多芯片模块，当要进行多芯片模块测试设计时，在半导体芯片中进行作为一般设计的边界扫描设计就足够了。因而可以方便地进行测试设计。
当要进行多芯片模块测试时，可以方便地对每一个半导体芯片进行单独测试(功能测试、DC测试和扫描测试)。因而，可以通过仅对单一半导体芯片的测试模式首标(header)附加对需共享的外接端的输入/输出控制，就能应用测试模式。
(第三实施方式)
图3是本发明第三实施方式的多芯片模块结构方块示意图。在图3中，301代表多芯片模块，302和303代表半导体芯片，304和305代表多芯片模块的测试电路，306、307、308和309代表输入/输出单元，310、311代表外接端。
多芯片模块301上安装有半导体芯片302和303，半导体芯片302和303分别包括用于多芯片模块的测试电路304和305，连接对应的半导体芯片302和303的输入/输出单元306和308以共享外接端310，连接对应的输入/输出单元307和309以共享外接端311，从用于多芯片模块的测试电路304发出的输入/输出控制信号连接到输入/输出单元306和307的输入/输出控制输入端。从用于多芯片模块的测试电路305发出的输入/输出控制信号连接到输入/输出单元308和309的输入/输出控制输入端。输入/输出单元306、307、308和309代表共享外接端311的所有输入/输出单元。
下面将对具有所述结构的多芯片模块的测试操作进行介绍。用于多芯片模块的测试电路304和305可以响应于输入/输出控制信号，将输入/输出单元的状态设置为输入控制、输出控制和高阻抗中的任何一种可选状态。
在半导体芯片302的单独测试期间，由用于多芯片模块的测试电路305控制输入/输出单元308和309使之具有高阻抗。因而，避免了对于输入/输出单元306和307的总线冲突，从而能通过外接端310和311进行测试输入或测试监测。
在对半导体芯片303进行单独测试期间，由用于多芯片模块的测试电路304控制输入/输出单元306和307，使之具有高阻抗。因而，避免了对于输入/输出单元308和309的总线冲突，从而能通过外接端310和311进行测试输入或测试监测。
在对半导体芯片302和303进行耦合测试期间，控制输入/输出单元306的输入并控制输入/输出单元308的输出；或控制输入/输出单元306的输出并控制输入/输出单元308的输入，此外，以同样的方式控制输入/输出单元307和309，以此将这两者耦合，以进行测试。
因此，根据本实施方式的多芯片模块，当需测试多芯片模块时，可以方便地对每一个半导体芯片进行单独测试(功能测试、DC测试、扫描测试)和进行耦合测试。因而，通过仅对单一半导体芯片的测试模式首标附加对需共享的外接端的输入/输出控制，就可应用测试模式。
(第四实施方式)
图4是本发明第四实施方式的多芯片模块结构方块示意图。在图4中，401代表多芯片模块，402和403代表半导体芯片，404和405代表多芯片模块的测试电路，406、407、408和409代表输入/输出单元，410、411代表外接端。
多芯片模块401上安装有半导体芯片402和403，半导体芯片402和403分别包括用于多芯片模块的测试电路404和405，连接对应的半导体芯片402和403的输入/输出单元406和408以共享外接端410，连接对应的输入/输出单元407和409以共享外接端411。
从用于多芯片模块的测试电路404和405发出的输入/输出控制信号分别连接到半导体芯片402和403的所有输入/输出单元的输入/输出控制输入端。因而，可将任一输入/输出单元的状态设置为输入控制、输出控制和高阻抗中的任何一种可选状态。
下面将对具有所述结构的多芯片模块的测试操作进行介绍。在半导体芯片402的单独测试期间，由用于多芯片模块的测试电路405控制输入/输出单元408和409使之具有高阻抗。因而，避免了对于输入/输出单元406和407的总线冲突，从而能通过外接端410和411进行测试输入或测试监测。
在半导体芯片403的单独测试期间，由用于多芯片模块的测试电路404控制输入/输出单元406和407使之具有高阻抗。因而，避免了对于输入/输出单元408和409的总线冲突，从而能通过外接端410和411进行测试输入或测试监测。
在对半导体芯片402和403进行耦合测试期间，控制输入/输出单元406的输入并控制输入/输出单元408的输出；或控制输入/输出单元406的输出并控制输入/输出单元408的输入，此外，以同样的方式控制输入/输出单元407和输入/输出单元409，以此将这两者耦合，以进行测试。
因此，根据本实施方式的多芯片模块，当需测试多芯片模块时，可以方便地对每一个半导体芯片进行单独测试(功能测试、DC测试、扫描测试)和进行耦合测试。因而，通过仅对单一半导体芯片的测试模式首标附加对需共享的外接端的输入/输出控制，就可应用测试模式。
此外，通过用于多芯片模块的测试电路可以控制半导体芯片的所有输入/输出单元的状态。因此，可以实现与半导体芯片组合无关的多芯片模块的测试电路。
(本发明的优点)
如上所述，根据本发明，提供一种用于控制半导体芯片的输入/输出单元的状态的测试部件。因而，当测试多芯片模块时无需附加用于测试的半导体芯片。仅通过控制共享所述外接端的各输入/输出单元的状态，从外接端可以方便地实现半导体芯片耦合测试和信号监测。于是，可以通过本难于进行测试的多芯片模块的共享的外接端方便地进行测试。
此外，根据所述结构，仅通过控制共享该外接端的各输入/输出单元的状态，从外接端可以对每一个半导体芯片进行单独测试(功能测试、DC测试、扫描测试)，对多个半导体芯片进行耦合测试和老化测试。此外，通过仅对单一半导体芯片的测试模式首标附加对需共享的外接端的输入/输出控制，就可应用测试模式。
再者，根据本发明，在对包括边界扫描电路的半导体芯片进行边界扫描设计的情况下，仅通过进行作为在半导体芯片中一般设计的边界扫描设计就可方便地进行多芯片模块测试设计。
还有，根据本发明，在多芯片模块的老化测试中，即使每个半导体芯片的内部电路以随机方式工作，也可以方便地对本难于施加电压的输入/输出单元施加适当的电压，而不会引起需共享的外接端的总线冲突。因而，通过同时向所有半导体芯片施加电压，可以缩短测试所需时间。

Claims (6)

1.一种多芯片模块，其包括安装在所述多芯片模块上的多个半导体芯片，其中所述多个半导体芯片中的每一个至少包括：多个连接到多芯片模块的对应外接端的输入/输出单元；以及用于以可选方式设定输入/输出单元状态的测试部件。
2.根据权利要求1所述的多芯片模块，其中所述测试部件控制所有共同连接到相同外接端的所述多个输入/输出单元的状态。
3.根据权利要求1所述的多芯片模块，其中所述测试部件控制所有所述半导体芯片的多个输入/输出单元的状态。
4.根据权利要求1到3中之一所述的多芯片模块，其中所述测试部件包括：
根据移位寄存器的配置进行配置的第一组多个触发器；
输入端连接到第一组多个触发器的对应输出端的第二组多个触发器；以及
一用于选择非测试方式中的规定信号、在选择测试方式中的在第二组中的触发器的输出同时向所述多个输入/输出单元提供输入/输出控制信号的选择器。
5.一种多芯片模块，其包括安装在所述多芯片模块上的多个半导体芯片，其中所述多个半导体芯片中的每一个至少包括：多个连接到多芯片模块的对应外接端、经历边界扫描设计的输入/输出单元；以及安装在所述多个半导体芯片上用于以可选方式设定所述多个输入/输出单元的状态边界扫描部件。
6.一种对多芯片模块进行老化测试的多芯片模块测试方法，所述多芯片模块上装有多个半导体芯片，每个芯片至少设有多个连接到多芯片模块对应外接端的输入/输出单元，该方法包括步骤：
向连接在所述多个外接端中非所述多个半导体芯片共享的一个外接端的所述多个输入/输出单元之一切换提供输入/输出控制信号；以及
切换提供输入/输出控制信号，专门控制所述输入/输出单元的状态，所述对应多个外接端由所述多个半导体芯片共享。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101078746B (zh) * 2007-07-11 2010-06-23 凤凰微电子（中国）有限公司 多芯片封装体内部连接的边界扫描测试结构及测试方法
CN103003708A (zh) * 2010-04-14 2013-03-27 爱德万测试(新加坡)私人有限公司 用于测试多个被测器件的装置和方法
CN105021972A (zh) * 2014-04-18 2015-11-04 创意电子股份有限公司 老化侦测电路及其方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004039831B4 (de) * 2003-08-25 2016-05-12 Infineon Technologies Ag Multi-Chip-Package
DE102004047813A1 (de) * 2004-09-29 2006-03-30 Infineon Technologies Ag Halbleiterbaustein mit einer Umlenkschaltung
JP4882572B2 (ja) * 2005-11-16 2012-02-22 株式会社デンソー 半導体集積回路
JP5000900B2 (ja) 2006-03-02 2012-08-15 ルネサスエレクトロニクス株式会社 マルチチップ装置
JP5029073B2 (ja) * 2007-03-07 2012-09-19 株式会社デンソー 半導体装置および半導体装置のテスト方法
JP2010062266A (ja) * 2008-09-02 2010-03-18 Rohm Co Ltd 半導体モジュール
US7979746B2 (en) * 2009-04-27 2011-07-12 Honeywell International Inc. Dual-dual lockstep processor assemblies and modules
TW201221981A (en) * 2010-11-24 2012-06-01 Inventec Corp Multi-chip testing system and testing method thereof
CN103630824B (zh) * 2012-08-28 2016-10-19 上海华虹宏力半导体制造有限公司 芯片同测系统
JP2014112069A (ja) * 2012-10-30 2014-06-19 Denso Corp 半導体集積回路装置
JP6503365B2 (ja) * 2014-09-11 2019-04-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2901156B2 (ja) * 1990-08-31 1999-06-07 三菱電機株式会社 半導体集積回路装置
JPH0513862A (ja) 1991-07-02 1993-01-22 Mitsubishi Electric Corp レーザー装置
EP0578858A1 (en) * 1992-07-17 1994-01-19 International Business Machines Corporation AC interconnect test of integrated circuit chips
US5581176A (en) * 1993-05-24 1996-12-03 North American Philips Corporation Analog autonomous test bus framework for testing integrated circuits on a printed circuit board
US5544174A (en) 1994-03-17 1996-08-06 The United States Of America As Represented By The Secretary Of The Air Force Programmable boundary scan and input output parameter device for testing integrated circuits
JPH09213874A (ja) 1996-02-07 1997-08-15 Oki Electric Ind Co Ltd マルチチップモジュール
JPH1082834A (ja) 1996-09-05 1998-03-31 Fujitsu Ltd 半導体集積回路
US6728915B2 (en) * 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
JP3831593B2 (ja) * 2000-09-21 2006-10-11 三洋電機株式会社 マルチチップモジュール

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101078746B (zh) * 2007-07-11 2010-06-23 凤凰微电子（中国）有限公司 多芯片封装体内部连接的边界扫描测试结构及测试方法
CN103003708A (zh) * 2010-04-14 2013-03-27 爱德万测试(新加坡)私人有限公司 用于测试多个被测器件的装置和方法
CN103003708B (zh) * 2010-04-14 2015-01-07 爱德万测试(新加坡)私人有限公司 用于测试多个被测器件的装置和方法
CN105021972A (zh) * 2014-04-18 2015-11-04 创意电子股份有限公司 老化侦测电路及其方法
CN105021972B (zh) * 2014-04-18 2017-12-19 创意电子股份有限公司 老化侦测电路及其方法

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