CN1403887A - 具有开始和停止供应时钟信号功能的半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路包括多个功能模块，每个模块分别响应相应的命令信号的肯定和否定开始和停止其操作，还包括一种产生时钟信号的时钟产生电路，一种时钟控制电路，该控制电路响应相应的命令信号的肯定开始向每个功能模块供应时钟信号，并响应相应的命令信号的否定停止向每个功能模块供应时钟信号。

Description

具有开始和停止供应时钟 信号功能的半导体集成电路
技术领域
本发明主要涉及半导体集成电路，尤其涉及装配时钟控制电路以开始和停止向内电路供应时钟信号的半导体集成电路。本发明还涉及一种时钟控制方法，它开始和停止向内电路供应时钟信号。
背景技术
在诸如半导体集成电路的大规模逻辑电路中，因考虑到要减小功率的消耗，在电路内部控制供应时钟信号的技术是重要的。特别是，这种技术被广泛应用于可携带设备上，对于此等装备必须考虑功率的消耗。
通常，控制时钟供应的开始和停止不是明确地由系统来负责的，而是时钟信号的供应是与系统的供电和停电相联系的。随着电路尺寸的增加和可携带设备广泛的使用，与时钟电线相关的负载电容消耗的备用功率变得非常显著就不能忽略了。结果，通过使用门控时钟来控制时钟信号的开始和停止已经变成一种常规了。
在相关技术的时钟控制中，时钟控制单元被连接到微控制器的总线上，并且相对于连接到总线上的功能模块被用于控制时钟信号的开始和停止。时钟控制单元可装配有对应各个功能模块的寄存器，通过使用微控制器对功能模块执行时钟信号的控制，以在各自的寄存器中存储关于时钟供应和暂停的命令。
在上述的控制方案中，是在由微控制器指示的时限上控制时钟信号的开始和停止的。为了根据功能模块的开始和停止操作控制时钟信号，微控制器需要经常检查单独的功能模块的操作状态。为了实现这种检查，需要在短的时间间隔内对每个功能模块实施轮流检测。这是不实用的。因此，在实际上，关于开始和停止时钟供应的控制单元被设置到相对较大的逻辑电路模块中，从而使得在相对较长的检测循环中控制时钟成为可行。
既然由于半导体制作技术的发展，单一的LSI可以容纳几百万个门电路，那么在单一的LSI上实施整个系统是普通的。在这样的构造中，很多的功能模块提供在单一的LSI内部。在上述的相关技术的构造中，难以减小时钟控制单元的模块尺寸并且由于微控制器的处理负载难以在短的处理间隔中控制时钟。这是一个妨碍试图减小功率消耗的因素。
因此，需要一种半导体集成电路，它装配有在特殊功能模块基础上有效控制开始和停止时钟供应的时钟控制电路，并且需要一种时钟控制方法，用于在特殊功能模块基础上控制时钟供应的开始和停止。
发明内容
本发明的主要目的在于提供一种半导体集成电路，它基本上排除了由相关技术的限制和缺陷造成的一种和多种问题。
将在下面的描述中阐述本发明的特征和优点，并且从描述和附图中可以部分明白这些特征和优点，或者可以根据提供在说明书中的教导通过本发明的实践来认识到。在说明书中以全面、清楚、简洁和精确的术语特别指出的半导体集成电路将实现和获得本发明的目的以及其他特征和优点，以便能够让本领域中具有普通技术的人员实施本发明。
为了实现这些和其他的优点并根据本发明的目的，如在此具体体现和广泛描述的，根据本发明的半导体集成电路包括多个功能模块，每个模块分别响应相应的命令信号的肯定(assertion)和否定开始和停止其操作，该电路还包括一个产生时钟信号的时钟产生电路，和一个时钟控制电路，它响应相应的命令信号的肯定开始向每个功能模供应时钟信号，并响应相应的命令信号的否定停止向每个功能模块供应时钟信号。
在上述的半导体集成电路中，响应相应的每个模块的命令信号控制开始和停止向每个模块供应时钟，该命令信号命令每个模块操作的开始和停止。在这种配置中，不是微控制器确定开始和暂停时钟供应的定时。由此，即使时钟控制单元的尺寸减小以增加模块的数量，微控制器也不承受负载的增加。另外，不管微控制器的处理周期，可以不停地控制开始和停止时钟供应的定时以反映功能模块实际操作的开始和暂停。
当联系附图阅读时，将从下述的详细描述中明白本发明的其他目的和另外的特征。
附图说明
图1为根据本发明半导体集成电路一种实例的框图；
图2为根据本发明半导体集成电路一种变体的框图；
图3为根据本发明半导体集成电路一种变体的框图；
图4为一种变化点检测电路的电路配置实例的电路图；
图5为解释时钟控制电路操作的信号时间图；以及
图6为根据本发明半导体集成电路配置的一种变体的框图。
具体实施方式
在下文中，将参照附图描述本发明的实施例。
图1为根据本发明半导体集成电路一种实例的框图。
图1的半导体集成电路包括微控制器11，时钟控制电路12，逻辑模块13至15，逻辑电路16和时钟产生电路17。时钟控制电路12包括“与”电路21至23。逻辑模块13包括指令寄存器(例如，触发器)31和内电路32。逻辑模块14包括指令寄存器(例如，触发器)33和内电路34。另外，逻辑模块15包括内电路35。
当微控制器11向逻辑模块13和14发出开始命令时，逻辑模块13和14的指令寄存器31和33将分别设置为“1”。当微控制器11向逻辑电路16发出开始命令时，逻辑电路16将开始操作。逻辑电路16由计时器、定序器等组成，并根据预定的序列操作以在合适的时间将启动信号确认(assert)到逻辑模块15的操作启动终端15b上。
时钟控制电路12的“与”电路21接收存储在指令寄存器31中的设定数据作为它的一种输入，并接收时钟产生电路17供应的时钟信号作为它的另一种输入。当存储在指令寄存器31中的设定数据为“1”时，时钟控制电路12将时钟产生电路17产生的信号供应到逻辑模块13的时钟供应终端13a。逻辑模块13的内电路32响应指令寄存器31的设定数据“1”开始操作，并且与时钟供应终端13a供应的时钟信号同步操作。完成操作后，内电路32发出操作完成标记，从而将指令寄存器31重置为“0”。
当指令寄存器31被重置为“0”时，在时钟控制电路12中的“与”电路21的输入被设置为“0”，并且将停止向逻辑模块13的时钟供应终端13a供应时钟信号。
时钟控制电路12的“与”电路22接收存储在指令寄存器33中的设定数据并作为它的一种输入，并接收时钟产生电路17供应的时钟信号并作为它的另一种输入。当存储在指令寄存器33中的设定数据为“1”时，由此，时钟控制电路12将时钟产生电路17产生的时钟信号供应到逻辑模块14的时钟供应终端14a上。逻辑模块14的内电路34响应指令寄存器33的设定数据“1”开始操作，并且与时钟供应终端14a供应的时钟信号同步操作。当微控制器11向逻辑模块14发出暂停命令时，逻辑模块14的指令寄存器33中将设置为“0”。响应指令寄存器33的设定数据“0”，内电路34暂停下来。
当指令寄存器33被重置为“0”时，时钟控制电路12的“与”电路22的输入被设置为“0”，并且将停止向逻辑模块14的时钟供应终端14a供应时钟信号。
时钟控制电路12的“与”电路23接收供应到逻辑模块15的操作启动终端15b的启动信号作为它的一种输入，并且还接收时钟产生电路17供应的时钟信号作为它的另一种输入。当供应到逻辑模块15的启动信号被断定(assert)时(例如，“1”)，时钟控制电路12将时钟产生电路17产生的时钟信号供应到逻辑模块15的时钟供应终端15a上。逻辑模块15的内电路35响应断定的启动信号开始操作，并且与时钟供应终端15a供应的时钟信号同步操作。当完成预定的序列后，逻辑电路16将启动信号设置为否定状态时，内电路35将结束其操作。
由于供应到操作启动终端15b的启动信号转换成否定状态，时钟控制电路12的“与”电路23的输入被设置为“0”，并且将停止向逻辑模块15的时钟供应终端15a供应时钟信号。
如此，响应供应到终端或存储在每个模块的指令寄存器中以命令操作开始和停止的信号(数据)，控制向每个模块供应时钟的开始和停止。在这种配置中，不是微控制器确定时钟供应的开始和暂停的时限。由此，即使时钟控制单元的尺寸减小以增加模块的数量，微控制器不承受负载的增加。另外，不管微控制器的处理循环，可以不停地控制开始和停止时钟供应的时限以反映功能模块实际操作的开始和暂停。
图2为根据本发明半导体集成电路一种变体的框图。在图2中，与图1中相同的那些元件将用相同的号码标出。
图2的半导体集成电路包括微控制器11，时钟控制电路12A，逻辑模块13和时钟产生电路17。时钟控制电路12A包括“与”电路21和延迟电路24。逻辑电路13包括指令寄存器31和内电路32。
当微控制器11向逻辑模块13发出开始命令时，逻辑模块13的指令寄存器31将设置为“1”。
时钟控制电路12A的“与”电路21接收已经经历延迟电路24的预定时间延迟的指令寄存器31的设定数据并作为它的一种输入，并且还接收时钟产生电路17供应的时钟信号作为它的另一种输入。当存储在指令寄存器31中的设定数据被设置为“1”时，时钟控制电路12A开始向逻辑模块13的时钟供应终端13a供应时钟产生电路17产生的时钟信号，并且预定时间延迟相应于延迟电路24的延迟时间。逻辑模块13的内电路32响应指令寄存器31的设定数据“1”开始操作，并且与时钟供应终端13a供应的时钟信号同步操作。完成操作后，内电路32发出操作完成标记，从而将指令寄存器31重置为“0”。
当指令寄存器31被重置为“0”时，时钟控制电路12A的“与”电路21的输入被设置为“0”，预定时间延迟相应于延迟电路24的延迟时间，并且将停止向逻辑模块13的时钟供应终端13a供应时钟信号。
通过内电路32的控制电路等电路向指令寄存器31发出操作完成标记是一种总体的配置。在这样的配置中，当内电路32的控制电路检测到操作完成并发出操作完成标记时，实际的操作可以没有结束下来。有效数据仍然可以存在于诸如内电路32内部的触发器的电路元件中，只有在几个周期以后输出这些剩余的数据时操作才实际结束下来。如果在这种情况下立即停止时钟信号的供应，那么输出数据等的操作不能适当地结束。
在图2的配置中，从响应操作完成标记的重置指令寄存器31的时间到操作实际完成的时间考虑处理延迟，延迟电路24提供在时钟控制电路中。于是延迟电路24被用于延迟指令寄存器31的设定数据，从而吸收处理延迟。这种配置还可以应用到图1示出的逻辑模块14和逻辑模块15上。预先将延迟电路24的延迟时间设置为预定时间长度，它反应重置指令寄存器31和操作的实际完成之间的时间差。通过改变包括在延迟元件系列中的延迟元件数量调整延迟时间。延迟电路24的延迟还在操作开始时从设置指令寄存器31的时间到内电路32实际开始的时间用作补偿处理延迟。
如此，延迟电路被提供在一种配置中，在该配置中响应供应到终端或存储在每个模块的指令寄存器中以命令操作开始和停止的信号(数据)，控制向每个模块供应时钟的开始和停止。该延迟电路延迟了要被存储在指令寄存器中的信号或者要被供应到终端的信号，从而控制了时钟供应的开始和停止并同时补偿了功能模块内部的内电路的处理延迟。
图3为根据本发明半导体集成电路一种变体的框图。在图3中，与图1中相同的那些元件用相同的号码标出。
图3的半导体集成电路包括微控制器11，时钟控制电路12B，逻辑模块13和时钟产生电路17。时钟控制电路12B包括“与”电路21，变化点检测电路41，延迟电路42和43以及选择器44。逻辑模块13包括指令寄存器31和内电路32。
时钟控制电路12B的变化点检测电路41检测指令寄存器31的数据是否从“0”变为“1”或者从“1”变为“0”。
图4为变化点检测电路41的电路配置实例的电路图。
图4的变化点检测电路41包括触发器51至54和“与”电路55和56。每个“与”电路55和56具有一种用作负逻辑输入的输入。当指令寄存器31的数据从“0”变为“1”时，触发器51和53在其中存储“0”，并且其输出被设置为0。另外，触发器52和54在其中存储“1”，并且其输出被设置为1。因此，“与”电路55和56的输出分别变成1和0，并供应到选择器44上。当指令寄存器31的数据从“1”变为“0”时，触发器51和53在其中存储“1”，并且其输出被设置为1。另外，触发器52和54在其中存储“0”，并且其输出设置为0。因此，“与”电路55和56的输出分别变为0和1，并供应到选择器44上。
再次参照图3，响应变化点检测电路41的变化点探测的选择器44选择延迟电路42和延迟电路43的一种输出，并向“与”电路21的输入供应选择的输出。延迟电路42和43分别具有不同的延迟时间，并接收指令寄存器31的设定数据。因此，指令寄存器31的设定数据导致延迟，它对应于选择器44选择的延迟电路，并供应到上述“与”电路21的上述的输入中。“与”电路21的另一输入接收时钟产生电路17供应的时钟信号。
图5为解释时钟控制电路12B操作的信号时间表。
当微控制器11向逻辑模块13发出开始命令时，逻辑模块13的指令寄存器31将设置为“1”。如在这种情况下响应存储在指令寄存器31中的设定数据从“0”变为“1”的情况，选择器44选择延迟电路42的输出(延迟时间D1)，并向“与”电路21供应选择的输出。在预定时间周期被延迟电路42的延迟时间控制后，时钟控制电路12B开始向逻辑模块13的时钟供应终端13a供应时钟产生电路17产生的时钟信号。响应指令寄存器31的设定数据“1”，逻辑模块13的内电路32被激活，并与时钟供应终端13a供应的时钟信号同步操作。完成操作后，内电路32发出操作完成标记，从而将指令寄存器31重置为“0”。
指令寄存器31重置为“0”对应于存储在指令寄存器31中的设定数据从“1”变为“0”，使得选择器44选择延迟电路的输出(延迟时间D2)，并向“与”电路21供应选择的输出。在预定时间周期被延迟电路43的延迟时间控制后，时钟控制电路12B中的“与”电路21的输入被设置为“0”，导致向逻辑模块13的时钟供应终端13a的时钟供应停止。
如先前描述，与指令寄存器31的设定数据相比，内电路32的实际操作被延迟。也就是说，在操作开始时，相对于“1”被存储在指令寄存器31的时间观测到处理延迟，并且在操作结束时，关于“0”被设置在指令寄存器31中的时间另一处理延迟存在。在操作开始时间的处理延迟和在操作结束时间的处理延迟不需要是相同的。因此根据逻辑模块13的内电路32的配置和特征在操作开始和操作结束之间由时钟控制电路12B改变时钟控制定时是所希望的。
在图3的配置中，变化点检测电路41确定指令寄存器31是否已经从“0”变为“1”或者是否已经从“1”变为“0”，并且根据该确定通过使用选择器44选择延迟电路42的输出或延迟电路43的输出。如此，指令寄存器31的设定数据被延迟了相应于选择的延迟电路的延迟长度，使得可能适当地吸收在操作开始时的处理延迟和在操作结束时的处理延迟。这种配置还可以被应用到图1示出的逻辑模块14或逻辑模块15上。应当注意到通过调整延迟系列中的延迟元件的数量延迟电路42和43的延迟时间被设置为各自的时间长度，相应于在操作开始时的处理延迟和在操作结束时的处理延迟。
如此，在一种配置中通过选择的延迟长度延迟了供应到终端或存储在指令寄存器中的信号，在该配置中响应供应到终端或存储在每个模块的指令寄存器中以命令操作开始和停止的信号(数据)，控制向每个模块供应时钟的开始和停止。这就使得在操作开始和操作结束之间的不同时间上控制时钟供应的开始和停止变成可能，以便在功能模块内部补偿内电路的处理延迟，它在操作开始时和在操作结束时是不同的。
图6为根据本发明半导体集成电路配置的一种变体的框图。在图6中，与图1相同的那些元件用相同的参考号码标出。
图6的半导体集成电路包括微控制器11，时钟控制电路12C，逻辑模块13A和时钟产生电路17。控制电路12C包括“与”电路21，“与”电路25，延迟电路62和63。逻辑模块13A包括指令寄存器31和内电路32A。
当微控制器11向逻辑模块13A发出开始命令时，“1”将被设置到逻辑模块13A的指令寄存器31上。
时钟控制电路12C的“与”电路21在其输入端接收被延迟电路62延迟预定延迟长度的存储在指令寄存器31中的设定数据，并在另一输入端接收时钟产生电路17供应的时钟信号。当存储在指令寄存器31中的设定数据被设置为“1”时，在被延迟电路62的延迟时间控制的预定时间周期后，时钟控制电路12C开始向逻辑模块13A的时钟供应终端13e供应时钟产生电路17产生的时钟信号。出于同样原因，时钟控制电路12C的“与”电路25在其一个输入端接收存储在被延迟电路63延迟预定延迟长度的指令寄存器31中的设定数据，并在另一输入端接收时钟产生电路17供应的时钟信号。当存储在指令寄存器31中的设定数据设置为“1”时，在被延迟电路63的延迟时间控制的预定时间周期后，时钟控制电路12C开始向逻辑模块13A的时钟供应终端13f供应时钟产生电路17产生的时钟信号。
响应指令寄存器31的设定数据“1”，逻辑模块13A的内电路32A被激活，并与时钟供应终端13e和13f供应的时钟信号同步操作。完成操作后，内电路32A发出操作完成标记，从而将指令寄存器31重置为“0”。
在对应于延迟电路62的延迟时间的预定时间周期后，指令寄存器31的重置为“0”停止向逻辑模块13A的时钟供应终端13e供应时钟信号。另外，在对应于延迟电路63的延迟时间的预定时间周期后，停止向逻辑模块13A的时钟供应终端13f供应时钟信号。这种配置也可以应用到图1示出的逻辑模块14和逻辑模块15上。
如此，在一种配种通过多个延迟电路延迟供应到终端和存储在指令寄存器中的信号，在该配置中响应供应到终端或存储在每个模块的指令寄存器中以命令操作开始和停止的信号(数据)，控制向每个模块供应时钟的开始和停止。这就使得在各自的时钟开始和时钟暂停时间上向功能模块供应多个时钟信号成为可能。因此根据功能模块中的各自部分的操作顺序供应时钟信号变成可能，从而实现更加连续不断的时钟控制操作。
另外，本发明不局限于这些实施例，在不脱离本发明范围的情况下可进行各种变化和修改。
本发明是以2001年8月28日向日本专利局申请的日本优先申请号2001-258710为基础的，其整个内容在此作为参考。

Claims (12)

1.一种半导体集成电路，包括：
多个功能模块，每个模块分别响应相应的命令信号的肯定和否定开始和停止其操作；
一种时钟产生电路，其产生时钟信号；
一种时钟控制电路，其响应相应的命令信号的肯定开始向每个所述功能模块供应时钟信号，并且响应相应的命令信号的否定停止向每个所述功能模块供应时钟信号。
2.根据权利要求1所述的半导体集成电路，还包括一种控制器，其相对于每个所述功能模块控制命令信号。
3.根据权利要求2所述的半导体集成电路，其中至少一个所述功能模块包括一种寄存器，其存储相应的命令信号，所述控制器将所述寄存器中的命令信号设置成肯定状态，在所述至少一个所述功能模块完成操作后所述至少一个所述功能模块将所述寄存器中的命令信号重置成否定状态。
4.根据权利要求3所述的半导体集成电路，其中所述时钟控制电路根据所述寄存器的状态控制向所述至少一个所述功能模块供应时钟信号的开始和停止。
5.根据权利要求1所述的半导体集成电路，其中所述时钟控制电路相对于至少一个所述功能模块延迟命令信号，并且根据延迟的命令信号的状态控制向所述至少一个所述功能模块供应时钟信号的开始和停止。
6.根据权利要求1所述的半导体集成电路，其中所述时钟控制电路相对于至少一个所述功能模块以第一延迟延迟命令信号，并根据被第一延迟延迟的命令信号的状态开始向所述至少一个所述功能模块供应时钟信号，并且其中所述时钟控制电路相对于所述至少一个所述功能模块以第二延迟延迟命令信号，并根据第二延迟延迟的命令信号的状态停止向所述至少一个所述功能模块供应时钟信号。
7.根据权利要求1所述的半导体集成电路，其中所述时钟控制电路相对于至少一个所述功能模块以第一延迟延迟命令信号，并向所述至少一个所述功能模块供应时钟信号，该信号具有根据第一延迟延迟的命令信号状态而被控制的开始和停止时间，并且其中所述时钟控制电路相对于所述至少一个所述功能模块以第二延迟延迟命令信号，并向所述至少一个所述功能模块供应另一种时钟信号，该信号具有根据第二延迟延迟的命令信号状态而被控制的开始和停止时间。
8.根据权利要求1所述的半导体集成电路，其中至少一个所述功能模块具有相应的命令信号，该信号根据预定电路的预定操作序列而被肯定和否定。
9.一种控制时钟的方法，包括以下步骤：
产生要被供应到多个功能模块的时钟信号，每个功能模块分别响应相应的命令信号的肯定和否定开始和停止其操作；
响应相应的命令信号的肯定开始向每个所述功能模块供应时钟信号；以及
响应相应的命令信号的否定停止向每个所述功能模块供应时钟信号。
10.根据权利要求9所述的方法，还包括延迟命令信号的步骤，其中所述开始供应时钟信号的步骤响应延迟的命令信号的肯定开始供应时钟信号，并且所述停止供应时钟信号的步骤响应延迟的命令信号的否定停止供应时钟信号。
11.根据权利要求9所述的方法，还包括以第一延迟长度延迟命令信号和以第二延迟长度延迟命令信号，其中所述开始供应时钟信号的步骤响应第一延迟长度延迟的命令信号的肯定开始供应时钟信号，并且所述停止供应时钟信号的步骤响应第二延迟长度延迟的命令信号的否定停止供应时钟信号。
12.根据权利要求9所述的方法，还包括以第一延迟长度延迟命令信号和以第二延迟长度延迟命令信号，其中所述开始供应时钟信号的步骤和所述停止供应时钟信号的步骤供应具有根据以第一延迟长度延迟的命令信号的状态而被控制的开始和停止时间的时钟信号，并且供应具有根据以第二延迟长度延迟的命令信号的状态而被控制的开始和停止时间的另一时钟信号。
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