KR20030019071A - 반도체 집적 회로 및 클록 제어 방법 - Google Patents
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Abstract
Description
Claims (10)
- 각각 대응하는 명령 신호가 어서트(assert)되면 동작을 시작하고 니게이트(negate)되면 동작을 정지하는 복수 개의 기능 블록과;클록 신호를 생성하는 클록 생성 회로와;상기 복수 개의 기능 블록에 대하여 상기 각각 대응하는 명령 신호의 어서트 상태(assertion)에 응답하여 상기 클록 신호의 공급을 시작함과 동시에 니게이트 상태(negation)에 응답하여 상기 클록 신호의 공급을 정지하는 클록 제어 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 복수 개의 기능 블록에 대하여 상기 명령 신호의 상태를 제어하는 제어기를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제2항에 있어서, 상기 복수 개의 기능 블록의 적어도 하나는 상기 명령 신호를 저장하는 레지스터를 포함하고, 상기 제어기가 상기 레지스터를 상기 명령 신호의 어서트 상태로 설정하며, 상기 적어도 하나의 기능 블록의 동작이 종료되면 상기 적어도 하나의 기능 블록이 상기 레지스터를 상기 명령 신호의 니게이트 상태로 리셋하는 것을 특징으로 하는 반도체 집적 회로.
- 제3항에 있어서, 상기 클록 제어 회로는 상기 레지스터의 설정 상태에 따라서 상기 적어도 하나의 기능 블록에 대하여 상기 클록 신호의 공급의 시작 및 정지를 제어하는 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 복수 개의 기능 블록의 적어도 하나에 대해서 상기 클록 제어 회로는 상기 명령 신호를 지연시키고, 상기 지연된 명령 신호의 상태에 응답하여 상기 클록 신호의 공급의 시작 및 정지를 제어하는 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 복수 개의 기능 블록의 적어도 하나에 대해서 상기 클록 제어 회로는 상기 명령 신호를 제1 지연량만큼 지연시키고 상기 제1 지연량만큼 지연된 명령 신호의 상태에 응답하여 상기 클록 신호의 공급을 시작함과 동시에, 상기 명령 신호를 제2 지연량만큼 지연시키고 상기 제2 지연량만큼 지연된 명령 신호의 상태에 응답하여 상기 클록 신호의 공급을 정지하는 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 복수 개의 기능 블록의 적어도 하나에 대해서 상기 클록 제어 회로는 상기 명령 신호를 제1 지연량만큼 지연시키고 상기 제1 지연량만큼 지연된 명령 신호의 상태에 응답하여 공급의 시작 및 정지의 타이밍을 제어한 상기 클록 신호를 공급함과 동시에, 상기 명령 신호를 제2 지연량만큼 지연시키고 상기 제2 지연량만큼 지연된 명령 신호의 상태에 응답하여 공급의 시작 및 정지의 타이밍을 제어한 상기 클록 신호를 공급하는 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 복수 개의 기능 블록의 적어도 하나는 소정 회로의 소정의 동작 시퀀스에 따라서 상기 대응하는 명령 신호가 어서트 및 니게이트되는 것을 특징으로 하는 반도체 집적 회로.
- 각각 대응하는 명령 신호가 어서트되면 동작을 시작하고 니게이트되면 동작을 정지하는 복수 개의 기능 블록으로 공급하는 클록 신호를 생성하는 단계와;상기 복수 개의 기능 블록에 대하여 상기 각각 대응하는 명령 신호의 어서트 상태에 응답하여 상기 클록 신호의 공급을 시작하는 단계와;상기 복수 개의 기능 블록에 대하여 상기 각각 대응하는 명령 신호의 니게이트 상태에 응답하여 상기 클록 신호의 공급을 정지하는 단계를 포함하는 것을 특징으로 하는 클록 제어 방법.
- 제9항에 있어서, 상기 명령 신호를 지연하는 단계를 더 포함하고, 상기 클록 신호의 공급을 시작하는 단계는 상기 지연된 명령 신호의 어서트 상태에 응답하여 상기 클록 신호를 공급하고, 상기 클록 신호의 공급을 정지하는 단계는 상기 지연된 명령 신호의 니게이트 상태에 응답하여 상기 클록 신호의 공급을 정지하는 것을 특징으로 하는 클록 제어 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001258710A JP4831899B2 (ja) | 2001-08-28 | 2001-08-28 | 半導体集積回路及びクロック制御方法 |
JPJP-P-2001-00258710 | 2001-08-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030019071A true KR20030019071A (ko) | 2003-03-06 |
KR100846398B1 KR100846398B1 (ko) | 2008-07-16 |
Family
ID=19086181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020019154A KR100846398B1 (ko) | 2001-08-28 | 2002-04-09 | 반도체 집적 회로 및 클록 제어 방법 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6639436B2 (ko) |
EP (1) | EP1288771A3 (ko) |
JP (1) | JP4831899B2 (ko) |
KR (1) | KR100846398B1 (ko) |
CN (1) | CN1239974C (ko) |
TW (1) | TWI223141B (ko) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI387208B (zh) * | 2005-03-21 | 2013-02-21 | Integrated Device Tech | 用於單片式時脈產生器及時序/頻率參考器之低延遲的起動 |
JP5109869B2 (ja) * | 2008-08-25 | 2012-12-26 | ブラザー工業株式会社 | 集積回路 |
JP2011065529A (ja) * | 2009-09-18 | 2011-03-31 | Renesas Electronics Corp | 半導体集積装置およびその制御方法 |
KR101136936B1 (ko) | 2009-10-26 | 2012-04-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작방법 |
CN102668378B (zh) * | 2009-12-25 | 2015-01-07 | 佳能株式会社 | 信息处理装置和信息处理方法 |
US8963597B1 (en) * | 2013-10-02 | 2015-02-24 | Nanya Technology Corporation | Cross-domain enablement method and electronic apparatus |
KR102476357B1 (ko) * | 2015-08-06 | 2022-12-09 | 삼성전자주식회사 | 클럭 관리 유닛과 이를 적용하는 집적 회로 및 시스템 온 칩 및 그 동작 방법 |
CN106712746A (zh) * | 2015-11-18 | 2017-05-24 | 凌阳科技股份有限公司 | 时脉供应系统 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5241098A (en) * | 1990-11-16 | 1993-08-31 | Hoechst Celanese Corporation | Method for preparing a salt of 4-hydroxystyrene and for preparing 4-tertiary-butoxycarbonyloxystyrene therefrom |
JPH04279912A (ja) * | 1991-01-16 | 1992-10-06 | Nec Corp | クロック制御回路 |
JP3475510B2 (ja) * | 1994-08-09 | 2003-12-08 | ヤマハ株式会社 | 省電力機能付き集積回路 |
GB2308469A (en) * | 1995-12-22 | 1997-06-25 | Motorola Inc | Power conserving clocking system |
US5848281A (en) * | 1996-07-23 | 1998-12-08 | Smalley; Kenneth George | Method and apparatus for powder management in a multifunction controller with an embedded microprocessor |
US5834961A (en) * | 1996-12-27 | 1998-11-10 | Pacific Communication Sciences, Inc. | Gated-clock registers for low-power circuitry |
JP2993466B2 (ja) * | 1997-06-09 | 1999-12-20 | 日本電気株式会社 | 情報処理装置 |
JPH1131386A (ja) * | 1997-07-09 | 1999-02-02 | Fujitsu Ltd | 半導体集積回路装置における入力初段回路の駆動方法、半導体集積回路装置及び半導体記憶装置の制御装置 |
CN1157641C (zh) * | 1997-09-03 | 2004-07-14 | 松下电器产业株式会社 | 处理器 |
JPH11191610A (ja) * | 1997-12-26 | 1999-07-13 | Hitachi Ltd | 半導体集積回路装置 |
TW475319B (en) * | 1998-03-02 | 2002-02-01 | Via Tech Inc | Gated clock tree synthesis method |
KR20010053365A (ko) * | 1998-07-01 | 2001-06-25 | 러셀 비. 밀러 | 디바이스간 직렬 버스 프로토콜 |
JP2000029560A (ja) | 1998-07-13 | 2000-01-28 | Ricoh Co Ltd | 電子装置 |
JP2000293504A (ja) | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置 |
JP2000347761A (ja) | 1999-06-02 | 2000-12-15 | Alps Electric Co Ltd | 制御回路 |
-
2001
- 2001-08-28 JP JP2001258710A patent/JP4831899B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-15 US US10/097,619 patent/US6639436B2/en not_active Expired - Lifetime
- 2002-03-15 TW TW091104970A patent/TWI223141B/zh not_active IP Right Cessation
- 2002-03-15 EP EP02251873A patent/EP1288771A3/en not_active Withdrawn
- 2002-04-09 KR KR1020020019154A patent/KR100846398B1/ko active IP Right Grant
- 2002-04-11 CN CNB021058377A patent/CN1239974C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP4831899B2 (ja) | 2011-12-07 |
JP2003067077A (ja) | 2003-03-07 |
US20030042972A1 (en) | 2003-03-06 |
TWI223141B (en) | 2004-11-01 |
CN1403887A (zh) | 2003-03-19 |
US6639436B2 (en) | 2003-10-28 |
CN1239974C (zh) | 2006-02-01 |
EP1288771A2 (en) | 2003-03-05 |
KR100846398B1 (ko) | 2008-07-16 |
EP1288771A3 (en) | 2004-06-23 |
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A201 | Request for examination | ||
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FPAY | Annual fee payment |
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