JP2007148776A - Ｄｍａ回路内蔵集積回路、コントローラにおける消費電力低減方法 - Google Patents

Abstract

【課題】ＤＭＡ回路内蔵集積回路を備える電子機器のコントローラにおいて消費電力の一層の低減を実現する。
【解決手段】入力したクロックに基づいて動作を行なう集積回路であって、複数のＤＭＡ回路と、それぞれのＤＭＡ回路に対応した第１のレジスタと、前記第１のレジスタに所定の値が設定されている場合に、対応するＤＭＡ回路へのクロック供給を停止する制御手段とを備えることを特徴とする集積回路。
【選択図】図１

Description

本発明は、特定用途向けに開発された集積回路であるＡＳＩＣに係り、特に、ＤＭＡ回路を内蔵したＡＳＩＣに関する。

印刷装置等の電子機器には、電子機器を制御するためのコントローラ（メインボード）が搭載されている。コントローラには、演算処理等を行なうＣＰＵ（Central Processing Unit）、データを記憶するＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、クロックを生成するための発振器、特定用途向けに開発された集積回路であるＡＳＩＣ（Application Specific Integrated Circuit）等が配置されている。

コントローラに搭載されるＡＳＩＣとして、入出力制御を目的として開発されたＩＯ制御ＡＳＩＣが知られている。ＩＯ制御ＡＳＩＣは、例えば、他の装置あるいはネットワーク等に接続するためのインタフェース装置に接続され、インタフェース装置を介したデータの入出力等を制御する処理を行なう。

一般に、データの入出力では、ＣＰＵの負担を軽減するためにＤＭＡ転送が行なわれる。また、ＩＯ制御ＡＳＩＣは、複数種類のインタフェース装置と接続できるようになっている。このため、ＩＯ制御ＡＳＩＣは、内部に複数のＤＭＡ回路を備えている。

ところで、従来から、電子機器では所定の期間処理が行なわれない場合等には、省電力モードに移行し、ＣＰＵへのクロック供給を停止することで消費電力を削減することが行なわれている。さらに、近年では一層の省電力化が求められるようになっている。

このため、ＤＭＡ回路を内蔵する集積回路においても省電力化を図ることが望ましい。

本発明は、ＤＭＡ回路内蔵集積回路を備える電子機器のコントローラにおいて消費電力の一層の低減を実現することを目的とする。

上記課題を解決するため本発明の第１の態様である集積回路は、
入力したクロックに基づいて動作を行なう集積回路であって、
複数のＤＭＡ回路と、
それぞれのＤＭＡ回路に対応した第１のレジスタと、
前記第１のレジスタに所定の値が設定されている場合に、対応するＤＭＡ回路へのクロック供給を停止する制御手段とを備える。

ＤＭＡ回路へのクロック供給を停止することによりＤＭＡ回路内蔵集積回路の消費電力を低減することができる。ここで、第１のレジスタは、実施形態においてはＤＭＡ＿ＣＬＫ［Ｘ］レジスタに相当する。また、所定の値は、実施形態においては「０」である。

また、前記制御手段は、
前記第１のレジスタに前記所定の値が設定されていない場合には、対応するＤＭＡ回路がＤＭＡ処理を行なわない期間中に、少なくとも前記ＤＭＡ回路の一部の回路部に対してクロック供給を停止することができる。

ＤＭＡ回路へのクロック供給を行なう場合でも、ＤＭＡ処理を行なわない期間中に一部の回路へのクロック供給を停止することでＤＭＡ回路内蔵集積回路の消費電力を低減することができる。ここで、所定の値以外の値は、実施形態においては「１」である。

さらには、それぞれのＤＭＡ回路に対応した第２のレジスタをさらに備え、
前記制御手段は、
前記第１のレジスタに所定の値が設定されていない場合であって、前記第２のレジスタに所定の値が設定されていない場合には、対応するＤＭＡ回路がＤＭＡ処理を行なわない期間中に、少なくとも前記ＤＭＡ回路の一部の回路部に対してクロック供給を停止し、
前記第１のレジスタに所定の値が設定されていない場合であって、前記第２のレジスタに所定の値が設定されている場合には、対応するＤＭＡ回路に対してクロックを常時供給することができる。

ここで、第２のレジスタは、実施形態においてはＤＣＬＫモード［Ｘ］レジスタに相当する。また、所定の値は、実施形態においては「０」であり、所定の値が設定されていない場合は、実施形態においてはＤＣＬＫモード［Ｘ］レジスタに「１」が設定されている場合に相当する。

また、前記ＤＭＡ回路の一部の回路部以外の回路部には、前記ＤＭＡ回路へのＤＭＡ要求検知回路を含むことができる。ＤＭＡ要求を検知するために、ＤＭＡ要求検知回路にクロックを供給しておく必要があるからである。

上記課題を解決するため本発明の第２の態様であるコントローラは、
上記の集積回路を備えるコントローラであって、
前記ＤＭＡ回路の制御対象となる１または複数の入出力装置と、
制御対象となる入出力装置を有していないＤＭＡ回路に対応する前記第１のレジスタに対しては前記所定の値を設定し、制御対象となる入出力装置を有しているＤＭＡ回路に対応する前記第１のレジスタに対しては前記所定の値以外の値を設定するレジスタ設定手段とを備える。

制御対象の入出力装置を有さないＤＭＡ回路へのクロック供給を停止することによりコントローラの消費電力を低減することができる。

ここで、前記第１のレジスタは、値の設定後は、その値を固定とすることができる。これにより、制御対象の入出力装置を有さないＤＭＡ回路へは、クロックが常時供給されないことになる。

上記課題を解決するため本発明の第３の態様であるコントローラにおける消費電力低減方法は、
複数のＤＭＡ回路を備え、入力したクロックに基づいて動作を行なう集積回路を備えたコントローラにおける消費電力低減方法であって
制御対象となる入出力装置が接続されていないＤＭＡ回路に対しては、クロックの供給を行なわない。

また、制御対象となる入出力装置が接続されているＤＭＡ回路に対しては、ＤＭＡ処理を行なわない期間中に、少なくとも一部の回路部に対してクロック供給を停止する。

本発明の実施の形態について図面を参照して説明する。本実施形態では、本発明を印刷装置に搭載されるコントローラに備えられたＩＯ制御ＡＳＩＣに適用した例を説明する。ただし、本発明はこのようなＩＯ制御ＡＳＩＣに限られず、電子機器一般に備えられるＤＭＡ回路内蔵ＡＳＩＣに広く適用することができる。

図１は、印刷装置に搭載されるコントローラ１０の構成の概要を示すブロック図である。

本図に示すようにコントローラ１０は、ＣＰＵ１００、メモリ制御ＡＳＩＣ１１０、ＩＯ制御ＡＳＩＣ１２０、ＲＡＭ１３０、ＲＯＭ１４０、画像処理ＡＳＩＣ１６０、および、外部インタフェース（Ｉ／Ｆ）装置１５０〜１５２を備えている。

ＣＰＵ１００は、印刷装置における各種処理を制御する演算装置である。メモリ制御ＡＳＩＣ１１０は、バスによって接続されているＲＡＭ１３０に対するアクセス処理、画像処理ＡＳＩＣ１６０に画像データを供給する処理等を行なうＡＳＩＣである。

ＲＡＭ１３０は、プログラム、データ等を一時的に記憶するメモリモジュールであり、ＲＯＭ１４０は、プログラム等を不揮発的に記憶するメモリモジュールである。

画像処理ＡＳＩＣ１６０は、供給された画像データに色変換等の画像処理を施すことによりビデオデータを生成して図示しない印刷エンジンに供給する。

ＩＯ制御ＡＳＩＣ１２０は、バスによって接続されているＲＯＭ１４０に対するアクセス処理と外部Ｉ／Ｆに対する制御処理等を行なうＡＳＩＣである。

ＩＯ制御ＡＳＩＣ１２０は、複数の外部Ｉ／Ｆ装置を制御できるようになっており、それぞれの外部Ｉ／Ｆ装置でＤＭＡ転送を行なえるように、外部Ｉ／Ｆ装置の仕様に対応した複数のＤＭＡ回路を備えている。

本実施形態では、ＩＯ制御ＡＳＩＣ１２０は、４つのＤＭＡ回路（ＤＭＡ回路（０）２０ａ〜ＤＭＡ回路（３）２０ｄ）を備えているものとする。そして、制御対象の外部Ｉ／Ｆ装置として、ＤＭＡ回路（０）２０ａには、ＵＳＢ＿Ｉ／Ｆ装置１５０が接続され、ＤＭＡ回路（１）２０ｂには、パラレルＩ／Ｆ装置１５１が接続され、ＤＭＡ回路（２）には、ネットワーク（ＮＷ）Ｉ／Ｆ装置１５２が接続されている。

なお、ＤＭＡ回路（３）２０ｄに対応する外部Ｉ／Ｆ装置は接続されていない。これは、ＩＯ制御ＡＳＩＣ１２０が、複数の機種に汎用的に用いられるように設計されており、本実施形態のコントローラ１０の仕様では実装されていない外部Ｉ／Ｆ装置にも対応できるようになっているためである。

また、ＩＯ制御ＡＳＩＣ１２０には、図示しない発振器が生成するクロックが供給される。ＩＯ制御ＡＳＩＣ１２０内のＤＭＡ回路２０を含む各回路はこのクロックに基づいて動作する。

つぎに、図２を参照してＩＯ制御ＡＳＩＣ１２０のＤＭＡ回路２０周辺の構成を説明する。ここでは、ＩＯ制御ＡＳＩＣ１２０が備える複数のＤＭＡ回路（ＤＭＡ回路（０）２０ａ〜ＤＭＡ回路（３）２０ｄ）のうち、１つのＤＭＡ回路（Ｘ）２０に注目する。なお、他のＤＭＡ回路も同様の構成を備えているものとする。

本図に示すように、ＤＭＡ回路（Ｘ）２０には、クロックＣＬＫに基づく動作クロックとしてＳＣＬＫ［Ｘ］とＤＣＬＫ［Ｘ］とが入力される。

ここで、ＳＣＬＫ［Ｘ］は、ＤＭＡ回路（Ｘ）に外部Ｉ／Ｆ装置が実装されている場合にＤＭＡ回路［Ｘ］に常時供給されるクロックである。ＳＣＬＫ［Ｘ］の供給対象はＤＭＡ回路（Ｘ）のうちＳ回路群２１とすることができる。

Ｓ回路群２１は、ＤＭＡ回路中において外部Ｉ／Ｆ装置が実装されている場合にクロックの供給が常時必要な回路部、例えば、ＤＭＡ要求検知回路、タイマ回路等とすることができる。

また、ＤＣＬＫ［Ｘ］は、ＤＭＡ回路（Ｘ）に外部Ｉ／Ｆ装置が実装されている場合であって、さらにＤＭＡアクセスが発生した場合にＤＭＡ回路［Ｘ］に供給されるクロックである。ＤＣＬＫ［Ｘ］の供給対象はＤＭＡ回路（Ｘ）のうちＤ回路群２２とすることができる。

Ｄ回路群２２は、ＤＭＡ回路中において外部Ｉ／Ｆ装置が実装されている場合で、さらに、ＤＭＡアクセスが発生した場合にクロックの供給が必要な回路部、例えば、メモリリード、ライト処理等を行なうためのＤＭＡ処理回路等とすることができる。

つまり、本実施形態では、外部Ｉ／Ｆ装置が実装されていないＤＭＡ回路（Ｘ）には常にクロックを供給しないようにすることができる。また、外部Ｉ／Ｆ装置が実装されている場合であっても、一部の回路にはクロックを常時供給し、他の回路にはＤＭＡアクセスが発生しているときにだけクロックを供給することができる。

このように、本実施形態では、Ｉ／Ｆ装置が実装されておらず使用しないＤＭＡ回路にはクロックを供給しないようにし、また、使用するＤＭＡ回路であってもなるべくクロックを供給しないようにすることで、コントローラ１０における消費電力を低減するようにしている。

図２は、このようなクロック供給制御を行なうための論理回路構成の一例を示している。もちろん、他の回路により上記のクロック供給制御を行なうこともできる。

本図の例では、ＤＭＡ回路毎に設けられた２つのレジスタでＳＣＬＫ［Ｘ］およびＤＣＬＫ［Ｘ］の供給制御の設定を行なっている。すなわち、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３で、ＳＣＬＫ［Ｘ］を常時供給するかどうかを設定し、ＤＣＬＫモード［Ｘ］レジスタ２４で、ＤＣＬＫ［Ｘ］の供給モードの設定を行なっている。

ここで、ＤＣＬＫ［Ｘ］の供給モードには、ＤＭＡアクセスの有無に無関係に供給するモードと、ＤＭＡアクセスがあった場合にのみ供給するモードとがある。また、２つのレジスタの値は、基本的に、そのコントローラ１０の仕様によって固定とされる。

クロック供給制御は、具体的には、以下に示すように行なわれる。

すなわち、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３の値がフリップフロップを介してＳＣＬＫ［Ｘ］Ｅｎａｂｌｅ信号となる。このＳＣＬＫ［Ｘ］Ｅｎａｂｌｅ信号とＣＬＫとの論理積がＳＣＬＫ［Ｘ］としてＤＭＡ回路（Ｘ）に入力される。

このため、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３に「１」が設定されている場合には、ＤＭＡ回路（Ｘ）のＳ回路群２１にＳＣＬＫ［Ｘ］が常時供給されることになる。一方、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３に「０」が設定されている場合には、ＤＭＡ回路（Ｘ）にＳＣＬＫ［Ｘ］は供給されない。

つまり、ＤＭＡ回路（Ｘ）に外部Ｉ／Ｆ装置が実装されている場合には、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３に「１」を設定し、ＤＭＡ回路（Ｘ）に外部Ｉ／Ｆ装置が実装されていない場合には、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３に「０」を設定するようにする。

また、Ｓ回路群２１には、ＣＰＵ１００等からのＤＭＡ要求を受け付けるＤＭＡ制御回路２１ａが含まれている。ＤＭＡ制御回路２１ａは、ＤＭＡ要求を検知した場合には「１」を出力し、ＤＭＡ処理が終了すると「０」を出力する。そして、本図の例では、ＤＭＡ制御回路２１ａの出力と「１」とを、ＤＣＬＫモード［Ｘ］レジスタ２４の値で切り替えるようにしている。

すなわち、ＤＣＬＫモード［Ｘ］レジスタ２４に「１」が設定されている場合には、ＤＭＡ制御回路２１ａの出力が選択され、ＤＭＡ＿ＣＴＬとして出力される。このため、ＤＭＡ制御回路２１ａが「１」の場合、すなわち、ＤＭＡ要求があった場合に、ＤＭＡ＿ＣＴＬとして「１」が出力される。逆に、ＤＭＡ制御回路２１ａが「０」の場合、すなわち、ＤＭＡ要求がない場合には、ＤＭＡ＿ＣＴＬとして「０」が出力される。

そして、フリップフロップを介したＤＣＬＫＣＴＬがＤＣＬＫ［Ｘ］Ｅｎａｂｌｅ信号となり、ＤＣＬＫ［Ｘ］Ｅｎａｂｌｅ信号とＣＬＫとの論理積がＤＣＬＫ［Ｘ］としてＤＭＡ回路（Ｘ）のＤ回路群２２に供給される。

一方、ＤＣＬＫモード［Ｘ］レジスタ２４に「０」が設定されている場合には、「１」が選択されるため、ＤＭＡ＿ＣＴＬとして常に「１」が出力される。この結果、ＤＣＬＫ［Ｘ］Ｅｎａｂｌｅ信号も常に「１」となるため、ＤＣＬＫ［Ｘ］がＤＭＡ回路（Ｘ）のＤ回路群２２に常時供給される。

このように、ＤＣＬＫモード［Ｘ］レジスタ２４の設定値によって、Ｄ回路群２２へのＤＣＬＫ［Ｘ］の常時供給とＤＭＡ要求があった場合のみの供給とを切り替えることができる。

なお、図２に示した回路から明らかなように、ＤＣＬＫ［Ｘ］の供給は、ＳＣＬＫ［Ｘ］の供給が前提となっている。このため、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３の設定によりＳＣＬＫ［Ｘ］が供給されていない場合には、ＤＣＬＫモード［Ｘ］レジスタ２４の値にかかわらず、ＤＣＬＫ［Ｘ］は供給されない。

図３は、上に説明した論理をまとめた表である。すなわち、図３（ａ）は、ＤＣＬＫモードレジスタ２４の設定値およびＤＭＡ制御回路２１ａの出力とＤＭＡ＿ＣＴＬとの関係を示している。また、図３（ｂ）は、ＤＭＡ＿ＣＬＫレジスタ２３の設定値およびＤＭＡ＿ＣＴＬとＳＣＬＫおよびＤＣＬＫとの関係を示している。

ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３およびＤＣＬＫモード［Ｘ］レジスタ２４の値は、例えば、印刷装置の起動時に初期設定することができる。この場合は、電源投入時において、ＲＯＭ１４０に記録されている本コントローラ１０の仕様を参照して、それぞれのレジスタの設定値を決定するようにすることができる。

あるいは、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３およびＤＣＬＫモード［Ｘ］レジスタ２４の値をあらかじめ不揮発的に記録しておくようにしてもよい。この場合は、製造時等において、本コントローラ１０の仕様にしたがって両レジスタに値を記録しておくようにする。

図４は、起動時にＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３およびＤＣＬＫモード［Ｘ］レジスタ２４の値を設定する場合の処理の流れを示すフロー図である。

すなわち、電源投入時の初期設定において、各ＤＭＡ回路ごとに、当該機種で使用する外部Ｉ／Ｆ装置に対応するものであるかの判断を行なう（Ｓ１０１）。

この結果、使用しない外部Ｉ／Ｆ装置に対応する場合には（Ｓ１０１：Ｎ）、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３に「０」を設定する（Ｓ１０２）。この結果、そのＤＭＡ回路には常時クロックは供給されないことになる（Ｓ１０３）。

一方、使用する外部Ｉ／Ｆ装置に対応する場合には（Ｓ１０１：Ｙ）、ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ２３に「１」を設定する（Ｓ１０４）。この結果、そのＤＭＡ回路には常時ＳＣＬＫが供給されることになる。

そして、クロック供給のモードを決定する（Ｓ１０５）。そのＤＭＡ回路にどちらの供給モードを適用するかは、あらかじめ定めておき、例えば、ＲＯＭ１４０に記録しておくようにする。クロック供給のモードは、ＤＭＡ回路毎に設定することができる。

その結果、常時供給モードを適用する場合には、ＤＣＬＫモードレジスタ２４に「０」を設定する（Ｓ１０６）。これにより、ＤＭＡ要求の有無にかかわらず、ＤＭＡ回路にＳＣＬＫ、ＤＣＬＫとも常時供給されることになる（Ｓ１０７）。

一方、ＤＭＡ要求時供給モードを適用する場合には、ＤＣＬＫモードレジスタ２４に「１」を設定する（Ｓ１０８）。これにより、ＤＭＡ回路にはＳＣＬＫが常時供給され、ＤＣＬＫはＤＭＡ要求があった場合にのみ供給されることになる（Ｓ１０９）。

以上のように、本発明によれば、Ｉ／Ｆ装置が実装されておらず使用しないＤＭＡ回路にはクロックを常時供給しないようにし、また、使用するＤＭＡ回路であっても必要最小限のクロックを供給することで、コントローラ１０における消費電力を低減することができる。

印刷装置に搭載されるコントローラの構成の概要を示すブロック図。 クロック供給制御を行なうための論理回路構成を示すブロック図。 クロック制御回路の論理を示す図。 起動時にレジスタの値を設定する場合の処理の流れを示すフロー図。

符号の説明

１０…コントローラ、２０…ＤＭＡ回路、２１ａ…ＤＭＡ制御回路、２１…Ｓ回路群、２２…Ｄ回路群、２３…ＤＭＡ＿ＣＬＫ［Ｘ］レジスタ、２４…ＤＣＬＫモード［Ｘ］レジスタ、１００…ＣＰＵ、１１０…メモリ制御ＡＳＩＣ、１２０…ＩＯ制御ＡＳＩＣ、１３０…ＲＡＭ、１４０…ＲＯＭ、１５０…外部インタフェース（Ｉ／Ｆ）装置（０）、１５１…外部インタフェース（Ｉ／Ｆ）装置（１）、１５２…外部インタフェース（Ｉ／Ｆ）装置（２）、１６０…画像処理ＡＳＩＣ

Claims (8)

1. 入力したクロックに基づいて動作を行なう集積回路であって、
   複数のＤＭＡ回路と、
   それぞれのＤＭＡ回路に対応した第１のレジスタと、
   前記第１のレジスタに所定の値が設定されている場合に、対応するＤＭＡ回路へのクロック供給を停止する制御手段とを備えることを特徴とする集積回路。
2. 請求項１に記載の集積回路であって、
   前記制御手段は、
   前記第１のレジスタに前記所定の値が設定されていない場合には、対応するＤＭＡ回路がＤＭＡ処理を行なわない期間中に、少なくとも前記ＤＭＡ回路の一部の回路部に対してクロック供給を停止することを特徴とする集積回路。
3. 請求項１に記載の集積回路であって、
   それぞれのＤＭＡ回路に対応した第２のレジスタをさらに備え、
   前記制御手段は、
   前記第１のレジスタに所定の値が設定されていない場合であって、前記第２のレジスタに所定の値が設定されていない場合には、対応するＤＭＡ回路がＤＭＡ処理を行なわない期間中に、少なくとも前記ＤＭＡ回路の一部の回路部に対してクロック供給を停止し、
   前記第１のレジスタに所定の値が設定されていない場合であって、前記第２のレジスタに所定の値が設定されている場合には、対応するＤＭＡ回路に対してクロックを常時供給することを特徴とする集積回路。
4. 請求項２または３に記載の集積回路であって、
   前記ＤＭＡ回路の一部の回路部以外の回路部には、前記ＤＭＡ回路へのＤＭＡ要求検知回路が含まれることを特徴とする集積回路。
5. 請求項１に記載の集積回路を備えるコントローラであって、
   前記ＤＭＡ回路の制御対象となる１または複数の入出力装置と、
   制御対象となる入出力装置を有していないＤＭＡ回路に対応する前記第１のレジスタに対しては前記所定の値を設定し、制御対象となる入出力装置を有しているＤＭＡ回路に対応する前記第１のレジスタに対しては前記所定の値以外の値を設定するレジスタ設定手段とを備えることを特徴とするコントローラ。
6. 請求項５に記載のコントローラであって、
   前記第１のレジスタは、値の設定後は、その値が固定されることを特徴とするコントローラ。
7. 複数のＤＭＡ回路を備え、入力したクロックに基づいて動作を行なう集積回路を備えたコントローラにおける消費電力低減方法であって
   制御対象となる入出力装置が接続されていないＤＭＡ回路に対しては、クロックの供給を行なわないことを特徴とする消費電力低減方法。
8. 請求項７に記載の消費電力低減方法であって、
   制御対象となる入出力装置が接続されているＤＭＡ回路に対しては、ＤＭＡ処理を行なわない期間中に、少なくとも一部の回路部に対してクロック供給を停止することを特徴とする消費電力削減方法。
   

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