JP2002373145A - ダイレクトメモリアクセス装置 - Google Patents
ダイレクトメモリアクセス装置Info
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- JP2002373145A JP2002373145A JP2001180919A JP2001180919A JP2002373145A JP 2002373145 A JP2002373145 A JP 2002373145A JP 2001180919 A JP2001180919 A JP 2001180919A JP 2001180919 A JP2001180919 A JP 2001180919A JP 2002373145 A JP2002373145 A JP 2002373145A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵや特定された転送先の回路だけでな
く、ＤＭＡや不特定のデータ転送を行う周辺回路に対し
ても、そのクロック制御をハード制御とすることがで
き、汎用性を持ち合わせて高速化かつ低消費電力化する
ことができるダイレクトメモリアクセス装置を提供す
る。 【解決手段】 ＣＰＵ２やＤＭＡコントローラ１０など
のバスマスタとなる回路の他は、データ転送を行うため
の必要最低限の回路であるＤＭＡ転送ソース回路８およ
びＤＭＡ転送デスティネーション回路９に対してのみ、
クロック制御を行えばよく、このクロック制御をハード
制御により実現しているため、従来に比べて高速化かつ
低消費電力化を可能とする。
く、ＤＭＡや不特定のデータ転送を行う周辺回路に対し
ても、そのクロック制御をハード制御とすることがで
き、汎用性を持ち合わせて高速化かつ低消費電力化する
ことができるダイレクトメモリアクセス装置を提供す
る。 【解決手段】 ＣＰＵ２やＤＭＡコントローラ１０など
のバスマスタとなる回路の他は、データ転送を行うため
の必要最低限の回路であるＤＭＡ転送ソース回路８およ
びＤＭＡ転送デスティネーション回路９に対してのみ、
クロック制御を行えばよく、このクロック制御をハード
制御により実現しているため、従来に比べて高速化かつ
低消費電力化を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイレクトメモリ
アクセス装置に関するものである。
アクセス装置に関するものである。
【０００２】
【従来の技術】従来から利用されている低消費電力のダ
イレクトメモリアクセス（ＤＭＡ）装置としては、特開
平３−１００７１０号公報に記載されているものがあ
る。
イレクトメモリアクセス（ＤＭＡ）装置としては、特開
平３−１００７１０号公報に記載されているものがあ
る。
【０００３】図６は従来のダイレクトメモリアクセス装
置の構成を示すブロック図である。このダイレクトメモ
リアクセス装置は、図６に示すように、ＣＰＵ２１と、
メモリ２２と、通信処理を行っていないことを検出する
動作停止検出回路２３と、通信の送受の起動あるいは完
了などの割り込みを検出する割り込み検出回路２４と、
送受データをメモリ２２部にアクセスすることを検出す
るＤＭＡ要求検出回路２５と、クロック制御部２６と、
インターバルタイマ２７と、回線ＩＯユニット２８と、
ＣＰＵユニット２９とで構成される。
置の構成を示すブロック図である。このダイレクトメモ
リアクセス装置は、図６に示すように、ＣＰＵ２１と、
メモリ２２と、通信処理を行っていないことを検出する
動作停止検出回路２３と、通信の送受の起動あるいは完
了などの割り込みを検出する割り込み検出回路２４と、
送受データをメモリ２２部にアクセスすることを検出す
るＤＭＡ要求検出回路２５と、クロック制御部２６と、
インターバルタイマ２７と、回線ＩＯユニット２８と、
ＣＰＵユニット２９とで構成される。
【０００４】以上のように構成されたダイレクトメモリ
アクセス装置について、その動作を以下に説明する。図
６に示す構造において、ＣＰＵ２１が一定時間毎にデー
タ送信を行うときは、インターバルタイマ２７は、ＣＰ
Ｕ２１に対して、タイマ起動をかけて一定時間ごとの処
理に対しての待機をさせ、ＣＰＵ２１のプログラム動作
を停止させる（以下、ＨＡＬＴ状態と称す）。
アクセス装置について、その動作を以下に説明する。図
６に示す構造において、ＣＰＵ２１が一定時間毎にデー
タ送信を行うときは、インターバルタイマ２７は、ＣＰ
Ｕ２１に対して、タイマ起動をかけて一定時間ごとの処
理に対しての待機をさせ、ＣＰＵ２１のプログラム動作
を停止させる（以下、ＨＡＬＴ状態と称す）。
【０００５】ＣＰＵ２１の外部に置かれている動作停止
検出回路２３は、このＣＰＵ２１のＨＡＬＴ状態を検出
して、クロック制御部２６にその旨を通知する。クロッ
ク制御部２６は、ただちにＣＰＵ２１とメモリ２２とに
供給しているクロックを停止する。
検出回路２３は、このＣＰＵ２１のＨＡＬＴ状態を検出
して、クロック制御部２６にその旨を通知する。クロッ
ク制御部２６は、ただちにＣＰＵ２１とメモリ２２とに
供給しているクロックを停止する。
【０００６】つぎに、ＣＰＵ２１からのデータ送信時間
になると、インターバルタイマ２７からのタイマ割り込
みが、割り込み検出回路２４に通知され、ＣＰＵ２１と
メモリ２２にクロック制御部２６からのクロック供給が
再開され、以後、ＤＭＡ要求があるまでの間、‘ＨＡＬ
Ｔ’→‘送信’→‘ＨＡＬＴ’→‘送信’を続ける。
になると、インターバルタイマ２７からのタイマ割り込
みが、割り込み検出回路２４に通知され、ＣＰＵ２１と
メモリ２２にクロック制御部２６からのクロック供給が
再開され、以後、ＤＭＡ要求があるまでの間、‘ＨＡＬ
Ｔ’→‘送信’→‘ＨＡＬＴ’→‘送信’を続ける。
【０００７】また、ＤＭＡ転送データを回線ＩＯユニッ
ト２８が受け取った時は、回線ＩＯユニット２８は、Ｃ
ＰＵ２１に対して、直接にメモリ２２をアクセスモード
にするＤＭＡ要求信号を出力し、このＤＭＡ要求信号を
ＤＭＡ要求検出回路２５で受け取り、クロック制御部２
６にＤＭＡ要求信号を出力する。クロック制御部２６
は、このＤＭＡ要求信号を元に、転送先であるメモリ２
２のみにクロックを供給してＤＭＡ動作が可能な状態に
する。
ト２８が受け取った時は、回線ＩＯユニット２８は、Ｃ
ＰＵ２１に対して、直接にメモリ２２をアクセスモード
にするＤＭＡ要求信号を出力し、このＤＭＡ要求信号を
ＤＭＡ要求検出回路２５で受け取り、クロック制御部２
６にＤＭＡ要求信号を出力する。クロック制御部２６
は、このＤＭＡ要求信号を元に、転送先であるメモリ２
２のみにクロックを供給してＤＭＡ動作が可能な状態に
する。
【０００８】ＤＭＡ動作の完了とともに、回線ＩＯユニ
ット２８はＤＭＡ要求信号を取り下げ、ＤＭＡ要求検出
回路２５は、クロック制御部２６にクロック供給の停止
指示を行う。
ット２８はＤＭＡ要求信号を取り下げ、ＤＭＡ要求検出
回路２５は、クロック制御部２６にクロック供給の停止
指示を行う。
【０００９】従って、クロック制御回路２６からＣＰＵ
２１およびメモリ２２に対するクロックを制御して、そ
れらの回路動作を通信及び通信処理を行っていないとき
に停止させることにより、低電力での通信処理を可能に
している。
２１およびメモリ２２に対するクロックを制御して、そ
れらの回路動作を通信及び通信処理を行っていないとき
に停止させることにより、低電力での通信処理を可能に
している。
【００１０】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のダイレクトメモリアクセス装置では、ＣＰＵ
ユニット２９内のＣＰＵ２１と特定された転送先（上記
従来の構成ではメモリ２２）の回路については、クロッ
ク制御部２６を用いてハード制御による低消費電力の通
信処理が実現できるが、その他の周辺回路については、
クロック制御をハードのみで実現することが不可能であ
り、周辺回路ごとにソフト制御を対応させなければなら
ず、周辺回路に対する汎用性を持ち合わせていないとい
う問題点を有していた。
うな従来のダイレクトメモリアクセス装置では、ＣＰＵ
ユニット２９内のＣＰＵ２１と特定された転送先（上記
従来の構成ではメモリ２２）の回路については、クロッ
ク制御部２６を用いてハード制御による低消費電力の通
信処理が実現できるが、その他の周辺回路については、
クロック制御をハードのみで実現することが不可能であ
り、周辺回路ごとにソフト制御を対応させなければなら
ず、周辺回路に対する汎用性を持ち合わせていないとい
う問題点を有していた。
【００１１】そのため、多モジュール化されたシステム
全体で考えると、低消費電力のダイレクトメモリアクセ
ス装置が、ハードのみではクロック制御を実現すること
ができないという問題点をも有していた。
全体で考えると、低消費電力のダイレクトメモリアクセ
ス装置が、ハードのみではクロック制御を実現すること
ができないという問題点をも有していた。
【００１２】本発明は、上記従来の問題点を解決するも
ので、ＣＰＵや特定された転送先の回路だけでなく、そ
の他のＤＭＡコントローラや不特定のデータ転送を行う
周辺回路に対しても、そのクロック制御をハード制御と
することができ、汎用性を持ち合わせて高速化かつ低消
費電力化することができるダイレクトメモリアクセス装
置を提供する。
ので、ＣＰＵや特定された転送先の回路だけでなく、そ
の他のＤＭＡコントローラや不特定のデータ転送を行う
周辺回路に対しても、そのクロック制御をハード制御と
することができ、汎用性を持ち合わせて高速化かつ低消
費電力化することができるダイレクトメモリアクセス装
置を提供する。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のダイレクトメモリアクセス装置は、ＤＭＡ
転送を行う場合にメモリに対するアクセスを制御するダ
イレクトメモリアクセス装置において、前記ＤＭＡ転送
を行うための各種情報を設定するＤＭＡレジスタ部と、
外部からの起動要因を受け付けて、その起動要因に対応
するＤＭＡ要求を検出するＤＭＡ要求検出部と、前記Ｄ
ＭＡレジスタ部からの情報および前記ＤＭＡ要求検出部
からのＤＭＡ要求に基づいて、前記ＤＭＡ転送の開始時
に、生成すべきクロックを要求するためのクロック生成
リクエスト信号を生成して出力するクロック生成リクエ
スト部と、前記クロック生成リクエスト部からのクロッ
ク生成リクエスト信号を受けて、そのクロック生成リク
エスト信号が示すＤＭＡ転送対象回路を認識するクロッ
クイネーブルレジスタ部と、前記クロックイネーブルレ
ジスタ部による認識情報に基づいて、その認識情報に対
応する前記ＤＭＡ転送対象回路に対してのみ、クロック
供給を制御するクロック制御回路とを備えた構成とした
ことを特徴とする。
めに本発明のダイレクトメモリアクセス装置は、ＤＭＡ
転送を行う場合にメモリに対するアクセスを制御するダ
イレクトメモリアクセス装置において、前記ＤＭＡ転送
を行うための各種情報を設定するＤＭＡレジスタ部と、
外部からの起動要因を受け付けて、その起動要因に対応
するＤＭＡ要求を検出するＤＭＡ要求検出部と、前記Ｄ
ＭＡレジスタ部からの情報および前記ＤＭＡ要求検出部
からのＤＭＡ要求に基づいて、前記ＤＭＡ転送の開始時
に、生成すべきクロックを要求するためのクロック生成
リクエスト信号を生成して出力するクロック生成リクエ
スト部と、前記クロック生成リクエスト部からのクロッ
ク生成リクエスト信号を受けて、そのクロック生成リク
エスト信号が示すＤＭＡ転送対象回路を認識するクロッ
クイネーブルレジスタ部と、前記クロックイネーブルレ
ジスタ部による認識情報に基づいて、その認識情報に対
応する前記ＤＭＡ転送対象回路に対してのみ、クロック
供給を制御するクロック制御回路とを備えた構成とした
ことを特徴とする。
【００１４】以上により、ＤＭＡ転送を開始する条件が
整いＤＭＡ転送を行う場合は、そのために動作の必要な
周辺回路にクロックを供給し、そのクロックを、ＤＭＡ
転送が中断あるいは終了した場合に停止するという一連
の動作を、従来のようなソフト制御を用いずに、全てク
ロック生成リクエスト部を通じてハードにより制御する
とともに、そのハード制御を、ＤＭＡ転送の際に最低限
動作の必要な周辺回路のみに対しての制御とすることが
できる。
整いＤＭＡ転送を行う場合は、そのために動作の必要な
周辺回路にクロックを供給し、そのクロックを、ＤＭＡ
転送が中断あるいは終了した場合に停止するという一連
の動作を、従来のようなソフト制御を用いずに、全てク
ロック生成リクエスト部を通じてハードにより制御する
とともに、そのハード制御を、ＤＭＡ転送の際に最低限
動作の必要な周辺回路のみに対しての制御とすることが
できる。
【００１５】
【発明の実施の形態】本発明の請求項１に記載のダイレ
クトメモリアクセス装置は、ＤＭＡ転送を行う場合にメ
モリに対するアクセスを制御するダイレクトメモリアク
セス装置において、前記ＤＭＡ転送を行うための各種情
報を設定するＤＭＡレジスタ部と、外部からの起動要因
を受け付けて、その起動要因に対応するＤＭＡ要求を検
出するＤＭＡ要求検出部と、前記ＤＭＡレジスタ部から
の情報および前記ＤＭＡ要求検出部からのＤＭＡ要求に
基づいて、前記ＤＭＡ転送の開始時に、生成すべきクロ
ックを要求するためのクロック生成リクエスト信号を生
成して出力するクロック生成リクエスト部と、前記クロ
ック生成リクエスト部からのクロック生成リクエスト信
号を受けて、そのクロック生成リクエスト信号が示すＤ
ＭＡ転送対象回路を認識するクロックイネーブルレジス
タ部と、前記クロックイネーブルレジスタ部による認識
情報に基づいて、その認識情報に対応する前記ＤＭＡ転
送対象回路に対してのみ、クロック供給を制御するクロ
ック制御回路とを備えた構成とする。
クトメモリアクセス装置は、ＤＭＡ転送を行う場合にメ
モリに対するアクセスを制御するダイレクトメモリアク
セス装置において、前記ＤＭＡ転送を行うための各種情
報を設定するＤＭＡレジスタ部と、外部からの起動要因
を受け付けて、その起動要因に対応するＤＭＡ要求を検
出するＤＭＡ要求検出部と、前記ＤＭＡレジスタ部から
の情報および前記ＤＭＡ要求検出部からのＤＭＡ要求に
基づいて、前記ＤＭＡ転送の開始時に、生成すべきクロ
ックを要求するためのクロック生成リクエスト信号を生
成して出力するクロック生成リクエスト部と、前記クロ
ック生成リクエスト部からのクロック生成リクエスト信
号を受けて、そのクロック生成リクエスト信号が示すＤ
ＭＡ転送対象回路を認識するクロックイネーブルレジス
タ部と、前記クロックイネーブルレジスタ部による認識
情報に基づいて、その認識情報に対応する前記ＤＭＡ転
送対象回路に対してのみ、クロック供給を制御するクロ
ック制御回路とを備えた構成とする。
【００１６】請求項２に記載のダイレクトメモリアクセ
ス装置は、ＤＭＡ転送を行う場合にメモリに対するアク
セスを制御するダイレクトメモリアクセス装置におい
て、前記ＤＭＡ転送を行うための各種情報を設定するＤ
ＭＡレジスタ部と、前記ＤＭＡ転送の状態遷移を検知す
るステートマシーン部と、前記ＤＭＡレジスタ部からの
情報および前記ステートマシーン部からのＤＭＡ転送の
終了情報に基づいて、前記ＤＭＡ転送の終了時に、停止
すべきクロックを要求するためのクロック停止リクエス
ト信号を生成して出力するクロック停止リクエスト部
と、前記クロック停止リクエスト部からのクロック停止
リクエスト信号を受けて、そのクロック停止リクエスト
信号が示すＤＭＡ転送対象回路を認識するクロックイネ
ーブルレジスタ部と、前記クロックイネーブルレジスタ
部による認識情報に基づいて、その認識情報に対応する
前記ＤＭＡ転送対象回路に対してのみ、クロック停止を
制御するクロック制御回路とを備えた構成とする。
ス装置は、ＤＭＡ転送を行う場合にメモリに対するアク
セスを制御するダイレクトメモリアクセス装置におい
て、前記ＤＭＡ転送を行うための各種情報を設定するＤ
ＭＡレジスタ部と、前記ＤＭＡ転送の状態遷移を検知す
るステートマシーン部と、前記ＤＭＡレジスタ部からの
情報および前記ステートマシーン部からのＤＭＡ転送の
終了情報に基づいて、前記ＤＭＡ転送の終了時に、停止
すべきクロックを要求するためのクロック停止リクエス
ト信号を生成して出力するクロック停止リクエスト部
と、前記クロック停止リクエスト部からのクロック停止
リクエスト信号を受けて、そのクロック停止リクエスト
信号が示すＤＭＡ転送対象回路を認識するクロックイネ
ーブルレジスタ部と、前記クロックイネーブルレジスタ
部による認識情報に基づいて、その認識情報に対応する
前記ＤＭＡ転送対象回路に対してのみ、クロック停止を
制御するクロック制御回路とを備えた構成とする。
【００１７】請求項３に記載のダイレクトメモリアクセ
ス装置は、請求項２に記載のダイレクトメモリアクセス
装置であって、バス使用権利を獲得するためにバス権要
求信号を出力するバス権獲得要求部と、前記バス権獲得
要求部からのバス権要求信号を受けてバス使用権利を調
停し、バス権許可信号を出力するバス権獲得調停回路と
を設け、クロック停止リクエスト部を、前記バス権獲得
要求部からのバス権許可信号とＤＭＡレジスタ部からの
情報とステートマシーン部からのＤＭＡ転送の終了情報
とに基づいて、前記バス権許可信号により優先してＤＭ
Ａ転送するＤＭＡ転送対象回路に応じて、停止すべきク
ロックを要求するためのクロック停止リクエスト信号を
生成するよう構成する。
ス装置は、請求項２に記載のダイレクトメモリアクセス
装置であって、バス使用権利を獲得するためにバス権要
求信号を出力するバス権獲得要求部と、前記バス権獲得
要求部からのバス権要求信号を受けてバス使用権利を調
停し、バス権許可信号を出力するバス権獲得調停回路と
を設け、クロック停止リクエスト部を、前記バス権獲得
要求部からのバス権許可信号とＤＭＡレジスタ部からの
情報とステートマシーン部からのＤＭＡ転送の終了情報
とに基づいて、前記バス権許可信号により優先してＤＭ
Ａ転送するＤＭＡ転送対象回路に応じて、停止すべきク
ロックを要求するためのクロック停止リクエスト信号を
生成するよう構成する。
【００１８】請求項４に記載のダイレクトメモリアクセ
ス装置は、請求項２に記載のダイレクトメモリアクセス
装置であって、外部割込み時にクロック停止リクエスト
信号を出力する構成とする。
ス装置は、請求項２に記載のダイレクトメモリアクセス
装置であって、外部割込み時にクロック停止リクエスト
信号を出力する構成とする。
【００１９】これらの構成によると、ＤＭＡ転送を開始
する条件が整いＤＭＡ転送を行う場合は、そのために動
作の必要な周辺回路にクロックを供給し、そのクロック
を、ＤＭＡ転送が中断あるいは終了した場合に停止する
という一連の動作を、従来のようなソフト制御を用いず
に、全てクロック生成リクエスト部を通じてハードによ
り制御するとともに、そのハード制御を、ＤＭＡ転送の
際に最低限動作の必要な周辺回路のみに対しての制御と
する。
する条件が整いＤＭＡ転送を行う場合は、そのために動
作の必要な周辺回路にクロックを供給し、そのクロック
を、ＤＭＡ転送が中断あるいは終了した場合に停止する
という一連の動作を、従来のようなソフト制御を用いず
に、全てクロック生成リクエスト部を通じてハードによ
り制御するとともに、そのハード制御を、ＤＭＡ転送の
際に最低限動作の必要な周辺回路のみに対しての制御と
する。
【００２０】以下、本発明の実施の形態を示すダイレク
トメモリアクセス装置について、図面を参照しながら具
体的に説明する。 （実施の形態１）本発明の実施の形態１のダイレクトメ
モリアクセス装置を説明する。
トメモリアクセス装置について、図面を参照しながら具
体的に説明する。 （実施の形態１）本発明の実施の形態１のダイレクトメ
モリアクセス装置を説明する。
【００２１】図１は本実施の形態１のダイレクトメモリ
アクセス装置の構成を示すブロック図である。図１にお
いて、１はＤＭＡコントローラ１０に起動要因として割
り込みを出力する起動要因発生回路、２はＣＰＵ、３は
ＤＭＡコントローラ１０の制御によりＤＭＡ転送を行う
際の情報を設定するＤＭＡレジスタ部、４はＤＭＡコン
トローラ１０の外部からの起動要因を検出して受け付け
るＤＭＡ要求検出部、５はＤＭＡレジスタ部３内のコン
トロールレジスタ（後述）およびＤＭＡ要求検出部４か
らの情報に基づいて、ＤＭＡ転送開始の際にクロック生
成リクエスト信号（ＣＬＫＲＥＱ）を出力するクロック
生成リクエスト部、６はクロック生成リクエスト部５か
らのＣＬＫＲＥＱを受けて、ＤＭＡ転送の対象回路を認
識するクロックイネーブルレジスタ部、７はクロックイ
ネーブルレジスタ部６の内部情報により、ＤＭＡコント
ローラ１０およびＤＭＡ転送対象回路（後述）にクロッ
ク供給を行うクロック制御回路、８はクロック制御回路
７からクロック供給されるＤＭＡ転送対象回路でありＤ
ＭＡ転送元であるＤＭＡ転送ソース回路、９はクロック
制御回路７からクロック供給されるＤＭＡ転送対象回路
でありＤＭＡ転送先であるＤＭＡ転送デスティネーショ
ン回路である。
アクセス装置の構成を示すブロック図である。図１にお
いて、１はＤＭＡコントローラ１０に起動要因として割
り込みを出力する起動要因発生回路、２はＣＰＵ、３は
ＤＭＡコントローラ１０の制御によりＤＭＡ転送を行う
際の情報を設定するＤＭＡレジスタ部、４はＤＭＡコン
トローラ１０の外部からの起動要因を検出して受け付け
るＤＭＡ要求検出部、５はＤＭＡレジスタ部３内のコン
トロールレジスタ（後述）およびＤＭＡ要求検出部４か
らの情報に基づいて、ＤＭＡ転送開始の際にクロック生
成リクエスト信号（ＣＬＫＲＥＱ）を出力するクロック
生成リクエスト部、６はクロック生成リクエスト部５か
らのＣＬＫＲＥＱを受けて、ＤＭＡ転送の対象回路を認
識するクロックイネーブルレジスタ部、７はクロックイ
ネーブルレジスタ部６の内部情報により、ＤＭＡコント
ローラ１０およびＤＭＡ転送対象回路（後述）にクロッ
ク供給を行うクロック制御回路、８はクロック制御回路
７からクロック供給されるＤＭＡ転送対象回路でありＤ
ＭＡ転送元であるＤＭＡ転送ソース回路、９はクロック
制御回路７からクロック供給されるＤＭＡ転送対象回路
でありＤＭＡ転送先であるＤＭＡ転送デスティネーショ
ン回路である。
【００２２】図２は本実施の形態１におけるＤＭＡコン
トローラ１０内のＤＭＡレジスタ部３の内部構成説明図
である。図２（ａ）は起動要因やＤＭＡ転送を行うため
の情報を設定するＤＭＡコントロールレジスタ、図２
（ｂ）はＤＭＡ転送元のＤＭＡ転送ソースアドレス設定
レジスタ、図２（ｃ）はＤＭＡ転送先のＤＭＡ転送デス
ティネーションアドレス設定レジスタ、図２（ｄ）はＤ
ＭＡ転送回数設定レジスタである。
トローラ１０内のＤＭＡレジスタ部３の内部構成説明図
である。図２（ａ）は起動要因やＤＭＡ転送を行うため
の情報を設定するＤＭＡコントロールレジスタ、図２
（ｂ）はＤＭＡ転送元のＤＭＡ転送ソースアドレス設定
レジスタ、図２（ｃ）はＤＭＡ転送先のＤＭＡ転送デス
ティネーションアドレス設定レジスタ、図２（ｄ）はＤ
ＭＡ転送回数設定レジスタである。
【００２３】図３は本実施の形態１におけるクロック制
御回路７内のクロックイネーブルレジスタ部６の構成説
明図である。このクロックイネーブルレジスタは、図３
に示すように、ＤＭＡ転送時にクロックの供給・停止を
行うＤＭＡ転送対象回路を示している。
御回路７内のクロックイネーブルレジスタ部６の構成説
明図である。このクロックイネーブルレジスタは、図３
に示すように、ＤＭＡ転送時にクロックの供給・停止を
行うＤＭＡ転送対象回路を示している。
【００２４】以上のように構成されたダイレクトメモリ
アクセス装置について、その動作を以下に説明する。ま
ず、ＣＰＵ２から、ＤＭＡレジスタ部３に対して、ＤＭ
Ａ要求の各種起動要因として、ＤＭＡコントロールレジ
スタに起動要因選択（起動要因設定）情報（図２
（ａ））、ＤＭＡソースアドレスレジスタにＤＭＡ転送
ソース回路選択（ソースアドレス）情報（図２
（ｂ））、ＤＭＡデスティネーションアドレスレジスタ
にＤＭＡ転送デスティネーション回路選択（デスティネ
ーションアドレス）情報（図２（ｃ））、ＤＭＡ転送回
数レジスタに転送回数設定情報（図２（ｄ））などのＤ
ＭＡ転送を行う際の各情報を設定する。
アクセス装置について、その動作を以下に説明する。ま
ず、ＣＰＵ２から、ＤＭＡレジスタ部３に対して、ＤＭ
Ａ要求の各種起動要因として、ＤＭＡコントロールレジ
スタに起動要因選択（起動要因設定）情報（図２
（ａ））、ＤＭＡソースアドレスレジスタにＤＭＡ転送
ソース回路選択（ソースアドレス）情報（図２
（ｂ））、ＤＭＡデスティネーションアドレスレジスタ
にＤＭＡ転送デスティネーション回路選択（デスティネ
ーションアドレス）情報（図２（ｃ））、ＤＭＡ転送回
数レジスタに転送回数設定情報（図２（ｄ））などのＤ
ＭＡ転送を行う際の各情報を設定する。
【００２５】次に、ＤＭＡ要求検出部４において、起動
要因発生回路１からのＤＭＡ要求の起動要因として、Ｄ
ＭＡレジスタ部３の各レジスタに設定した起動要因のう
ちから検出されると、クロック生成リクエスト部５が、
ＤＭＡ要求検出部４の検出要因に従いＤＭＡレジスタ部
３のレジスタ設定要因に基づいてクロック生成リクエス
ト信号（ＣＬＫＲＥＱ）を生成し、そのクロック生成リ
クエスト信号（ＣＬＫＲＥＱ）をクロック制御回路７に
出力する。
要因発生回路１からのＤＭＡ要求の起動要因として、Ｄ
ＭＡレジスタ部３の各レジスタに設定した起動要因のう
ちから検出されると、クロック生成リクエスト部５が、
ＤＭＡ要求検出部４の検出要因に従いＤＭＡレジスタ部
３のレジスタ設定要因に基づいてクロック生成リクエス
ト信号（ＣＬＫＲＥＱ）を生成し、そのクロック生成リ
クエスト信号（ＣＬＫＲＥＱ）をクロック制御回路７に
出力する。
【００２６】ここで、クロック制御回路７は、クロック
生成リクエスト部５から受けたクロック生成リクエスト
信号に従って、クロックイネーブルレジスタ部６にＤＭ
Ａコントローラ１０およびその他のＤＭＡ転送対象回路
のそれぞれに対応させて設けられた各ビットのうち、対
応ビットに“１”を書き込み、そのビットに対応する回
路に対してのみクロックの供給を開始する。
生成リクエスト部５から受けたクロック生成リクエスト
信号に従って、クロックイネーブルレジスタ部６にＤＭ
Ａコントローラ１０およびその他のＤＭＡ転送対象回路
のそれぞれに対応させて設けられた各ビットのうち、対
応ビットに“１”を書き込み、そのビットに対応する回
路に対してのみクロックの供給を開始する。
【００２７】これによって、ＤＭＡコントローラ１０お
よびＤＭＡ転送対象回路であるＤＭＡ転送ソース回路８
およびＤＭＡ転送デスティネーション回路９に対しての
み、かつソフト制御を用いずにハード制御により、クロ
ックを供給することが可能となる。
よびＤＭＡ転送対象回路であるＤＭＡ転送ソース回路８
およびＤＭＡ転送デスティネーション回路９に対しての
み、かつソフト制御を用いずにハード制御により、クロ
ックを供給することが可能となる。
【００２８】以上のように、ＤＭＡ転送を行う際の各種
情報を設定するＤＭＡレジスタ部３と、ＤＭＡコントロ
ーラ１０の外部からの起動要因を受けつけるＤＭＡ要求
検出部４と、ＤＭＡレジスタ部３とＤＭＡ要求検出部４
からの情報により、ＤＭＡ転送を開始する際にクロック
生成リクエスト信号（ＣＬＫＲＥＱ）を出力するクロッ
ク生成リクエスト部５と、そのリクエスト信号を受けて
ＤＭＡ転送対象回路を認識するクロックイネーブルレジ
スタ部６と、ＤＭＡコントローラ１０およびＤＭＡ転送
対象回路のみにクロック供給を行うクロック制御回路７
とを設けることにより、ＤＭＡコントローラ１０および
ＤＭＡ転送を行いたい回路に対してのみ、かつソフト制
御を用いずにハード制御により、クロックを供給するこ
とができ、高速化かつ低消費化を実現することが可能と
なる。 （実施の形態２）本発明の実施の形態２のダイレクトメ
モリアクセス装置を説明する。
情報を設定するＤＭＡレジスタ部３と、ＤＭＡコントロ
ーラ１０の外部からの起動要因を受けつけるＤＭＡ要求
検出部４と、ＤＭＡレジスタ部３とＤＭＡ要求検出部４
からの情報により、ＤＭＡ転送を開始する際にクロック
生成リクエスト信号（ＣＬＫＲＥＱ）を出力するクロッ
ク生成リクエスト部５と、そのリクエスト信号を受けて
ＤＭＡ転送対象回路を認識するクロックイネーブルレジ
スタ部６と、ＤＭＡコントローラ１０およびＤＭＡ転送
対象回路のみにクロック供給を行うクロック制御回路７
とを設けることにより、ＤＭＡコントローラ１０および
ＤＭＡ転送を行いたい回路に対してのみ、かつソフト制
御を用いずにハード制御により、クロックを供給するこ
とができ、高速化かつ低消費化を実現することが可能と
なる。 （実施の形態２）本発明の実施の形態２のダイレクトメ
モリアクセス装置を説明する。
【００２９】図４は本実施の形態２のダイレクトメモリ
アクセス装置の構成を示すブロック図である。図４にお
いて、１１はＤＭＡ転送を行う際の各種情報を設定する
ＤＭＡレジスタ部、１２はＤＭＡの状態遷移を検知する
ステートマシーン部、１３はＤＭＡレジスタ部１１とス
テートマシーン部１２からの情報により、ＤＭＡ転送終
了時にクロック停止リクエスト信号（ＣＬＫＳＴＰＲＥ
Ｑ）を出力するクロック停止リクエスト部、１４はクロ
ック停止リクエスト部１３からのクロック停止リクエス
ト信号を受けて、ＤＭＡ転送対象回路を認識するクロッ
クイネーブルレジスタ部、１５はＤＭＡ転送対象回路の
みにクロック停止の制御を行うクロック制御回路、１６
はＤＭＡ転送元であるＤＭＡ転送ソース回路、１７はＤ
ＭＡ転送先であるＤＭＡ転送デスティネーション回路で
ある。
アクセス装置の構成を示すブロック図である。図４にお
いて、１１はＤＭＡ転送を行う際の各種情報を設定する
ＤＭＡレジスタ部、１２はＤＭＡの状態遷移を検知する
ステートマシーン部、１３はＤＭＡレジスタ部１１とス
テートマシーン部１２からの情報により、ＤＭＡ転送終
了時にクロック停止リクエスト信号（ＣＬＫＳＴＰＲＥ
Ｑ）を出力するクロック停止リクエスト部、１４はクロ
ック停止リクエスト部１３からのクロック停止リクエス
ト信号を受けて、ＤＭＡ転送対象回路を認識するクロッ
クイネーブルレジスタ部、１５はＤＭＡ転送対象回路の
みにクロック停止の制御を行うクロック制御回路、１６
はＤＭＡ転送元であるＤＭＡ転送ソース回路、１７はＤ
ＭＡ転送先であるＤＭＡ転送デスティネーション回路で
ある。
【００３０】上記のように構成されたダイレクトメモリ
アクセス装置について、その動作を以下に説明する。ま
ず、ＤＭＡ転送が終了すると、ステートマシーン部１２
が、ＤＭＡ転送終了信号によりＤＭＡの状態遷移を検知
して、状態遷移として転送終了を示す信号を、クロック
停止リクエスト部１３に出力する。
アクセス装置について、その動作を以下に説明する。ま
ず、ＤＭＡ転送が終了すると、ステートマシーン部１２
が、ＤＭＡ転送終了信号によりＤＭＡの状態遷移を検知
して、状態遷移として転送終了を示す信号を、クロック
停止リクエスト部１３に出力する。
【００３１】次に、クロック停止リクエスト部１３は、
ＤＭＡレジスタ部１１に設定した起動要因とステートマ
シーン部１２の転送終了信号とを受けて、クロック停止
リクエスト信号を生成し、クロック制御回路１５に出力
する。
ＤＭＡレジスタ部１１に設定した起動要因とステートマ
シーン部１２の転送終了信号とを受けて、クロック停止
リクエスト信号を生成し、クロック制御回路１５に出力
する。
【００３２】ここで、クロック制御回路１５内のクロッ
クイネーブルレジスタ部１４は、クロック停止リクエス
ト信号を受けて、ＤＭＡコントローラ１０およびＤＭＡ
転送対象回路の対応ビットに“０”が書き込まれ、クロ
ック制御回路１５から、そのビットに対応する回路に対
してのみ、クロックの供給を停止する。
クイネーブルレジスタ部１４は、クロック停止リクエス
ト信号を受けて、ＤＭＡコントローラ１０およびＤＭＡ
転送対象回路の対応ビットに“０”が書き込まれ、クロ
ック制御回路１５から、そのビットに対応する回路に対
してのみ、クロックの供給を停止する。
【００３３】これによって、ＤＭＡ転送対象回路に対し
てのみ、かつソフトを用いずにハードでクロックの停止
を行うことが可能となる。 （実施の形態３）本発明の実施の形態３のダイレクトメ
モリアクセス装置を説明する。なお、本実施の形態３の
ダイレクトメモリアクセス装置の構成を示すブロック図
については、実施の形態２のダイレクトメモリアクセス
装置と共通な構成を有するため、実施の形態２の構成を
示す図４を用いて説明する。
てのみ、かつソフトを用いずにハードでクロックの停止
を行うことが可能となる。 （実施の形態３）本発明の実施の形態３のダイレクトメ
モリアクセス装置を説明する。なお、本実施の形態３の
ダイレクトメモリアクセス装置の構成を示すブロック図
については、実施の形態２のダイレクトメモリアクセス
装置と共通な構成を有するため、実施の形態２の構成を
示す図４を用いて説明する。
【００３４】図４において、１１はＤＭＡ転送を行う際
の各種情報を設定するＤＭＡレジスタ部、１２はＤＭＡ
の状態遷移を検知するステートマシーン部、１３はＤＭ
Ａレジスタ部１１とステートマシーン部１２からの情報
により、ＤＭＡ転送終了時にクロック停止リクエスト信
号（ＣＬＫＳＴＰＲＥＱ）を出力するクロック停止リク
エスト部、１４はクロック停止リクエスト部１３からの
クロック停止リクエスト信号を受けて、ＤＭＡ転送対象
回路を認識するクロックイネーブルレジスタ部、１５は
ＤＭＡ転送対象回路のみにクロック停止の制御を行うク
ロック制御回路、１６はＤＭＡ転送元であるＤＭＡ転送
ソース回路、１７はＤＭＡ転送先であるＤＭＡ転送デス
ティネーション回路、１９はバス使用権利を獲得するた
めにバス権要求信号を出力するバス権獲得要求部、バス
権獲得要求部１９からのバス権要求信号を受けて、バス
使用権利を調停し、バス権許可信号を出力するバス権調
停回路である。
の各種情報を設定するＤＭＡレジスタ部、１２はＤＭＡ
の状態遷移を検知するステートマシーン部、１３はＤＭ
Ａレジスタ部１１とステートマシーン部１２からの情報
により、ＤＭＡ転送終了時にクロック停止リクエスト信
号（ＣＬＫＳＴＰＲＥＱ）を出力するクロック停止リク
エスト部、１４はクロック停止リクエスト部１３からの
クロック停止リクエスト信号を受けて、ＤＭＡ転送対象
回路を認識するクロックイネーブルレジスタ部、１５は
ＤＭＡ転送対象回路のみにクロック停止の制御を行うク
ロック制御回路、１６はＤＭＡ転送元であるＤＭＡ転送
ソース回路、１７はＤＭＡ転送先であるＤＭＡ転送デス
ティネーション回路、１９はバス使用権利を獲得するた
めにバス権要求信号を出力するバス権獲得要求部、バス
権獲得要求部１９からのバス権要求信号を受けて、バス
使用権利を調停し、バス権許可信号を出力するバス権調
停回路である。
【００３５】以上のように構成されたダイレクトメモリ
アクセス装置について、その動作を以下に説明する。ま
ず、ＤＭＡ転送中に、ＤＭＡコントローラ１８より優先
順位の高いマスターが、バス権要求信号をバス権獲得調
停回路２０に出力すると、バス使用権利がＤＭＡコント
ローラ１０から、それより優先順位の高いマスターに移
り変わる。
アクセス装置について、その動作を以下に説明する。ま
ず、ＤＭＡ転送中に、ＤＭＡコントローラ１８より優先
順位の高いマスターが、バス権要求信号をバス権獲得調
停回路２０に出力すると、バス使用権利がＤＭＡコント
ローラ１０から、それより優先順位の高いマスターに移
り変わる。
【００３６】次に、ＤＭＡコントローラ１０は、バス権
要求信号を出力しているのにもかかわらずバス権許可信
号が入力されない状態になると、バス権獲得要求部１９
がクロック停止リクエスト部１３に当該信号を出力す
る。
要求信号を出力しているのにもかかわらずバス権許可信
号が入力されない状態になると、バス権獲得要求部１９
がクロック停止リクエスト部１３に当該信号を出力す
る。
【００３７】そこで、ＤＭＡコントローラ１０の状態遷
移を検知するステートマシーン部１２が転送中であれ
ば、クロック停止リクエスト部１３は、ＤＭＡレジスタ
部１１に設定した起動要因とステートマシーン部１２か
らの転送終了信号を受けて、クロック制御回路１５にク
ロック停止リクエスト信号（ＣＬＫＳＴＰＲＥＱ）を出
力する。
移を検知するステートマシーン部１２が転送中であれ
ば、クロック停止リクエスト部１３は、ＤＭＡレジスタ
部１１に設定した起動要因とステートマシーン部１２か
らの転送終了信号を受けて、クロック制御回路１５にク
ロック停止リクエスト信号（ＣＬＫＳＴＰＲＥＱ）を出
力する。
【００３８】以上のように、バス権獲得要求部１９とＤ
ＭＡレジスタ部１１とＤＭＡの状態遷移を検知するステ
ートマシーン部１２とからの情報を受けて、クロック停
止リクエスト信号を出力するクロック停止リクエスト部
１３と、そのリクエスト信号を受けてＤＭＡ転送対象回
路のみにクロック供給の停止を行うクロック制御回路１
５と、クロック制御回路１５内のＤＭＡコントローラ１
０およびＤＭＡ転送対象回路を示すクロックイネーブル
レジスタ１４を設けることにより、ＤＭＡ転送を行った
回路に対してのみ、かつソフトを用いずにハード制御に
よりクロックを停止することができ、汎用性を持ち合わ
せて高速化かつ低消費化を実現することが可能となる。 （実施の形態４）本発明の実施の形態４のダイレクトメ
モリアクセス装置を説明する。
ＭＡレジスタ部１１とＤＭＡの状態遷移を検知するステ
ートマシーン部１２とからの情報を受けて、クロック停
止リクエスト信号を出力するクロック停止リクエスト部
１３と、そのリクエスト信号を受けてＤＭＡ転送対象回
路のみにクロック供給の停止を行うクロック制御回路１
５と、クロック制御回路１５内のＤＭＡコントローラ１
０およびＤＭＡ転送対象回路を示すクロックイネーブル
レジスタ１４を設けることにより、ＤＭＡ転送を行った
回路に対してのみ、かつソフトを用いずにハード制御に
よりクロックを停止することができ、汎用性を持ち合わ
せて高速化かつ低消費化を実現することが可能となる。 （実施の形態４）本発明の実施の形態４のダイレクトメ
モリアクセス装置を説明する。
【００３９】図５は本実施の形態４のダイレクトメモリ
アクセス装置におけるハードによる制御動作を示すフロ
ーチャートである。ＳＴＥＰ１００では、ＤＭＡレジス
タに対してどの起動要因でＤＭＡ転送を行うかなどの情
報を設定し、ＳＴＥＰ１０１では、ＤＭＡレジスタに設
定した起動要因が発生するまでループし、発生すると次
ステップに進み、ＳＴＥＰ１０２では、ＤＭＡコントロ
ーラがクロック生成リクエスト信号を出力し、ＳＴＥＰ
１０３では、ＤＭＡコントローラおよびＤＭＡ転送対象
回路がクロック供給されＤＭＡ転送を開始し、ＳＴＥＰ
１０４では、外部割込みが発生するとＤＭＡコントロー
ラがクロック停止リクエスト信号を出力し、ＳＴＥＰ１
０５では、ＤＭＡ転送が終了するまでループし、ＳＴＥ
Ｐ１０６では、ＤＭＡ転送が終了すると、ＤＭＡコント
ローラがクロック停止リクエスト信号を出力し、ＳＴＥ
Ｐ１０７では、ＤＭＡコントローラおよびＤＭＡ転送対
象回路へのクロックの供給を停止する。
アクセス装置におけるハードによる制御動作を示すフロ
ーチャートである。ＳＴＥＰ１００では、ＤＭＡレジス
タに対してどの起動要因でＤＭＡ転送を行うかなどの情
報を設定し、ＳＴＥＰ１０１では、ＤＭＡレジスタに設
定した起動要因が発生するまでループし、発生すると次
ステップに進み、ＳＴＥＰ１０２では、ＤＭＡコントロ
ーラがクロック生成リクエスト信号を出力し、ＳＴＥＰ
１０３では、ＤＭＡコントローラおよびＤＭＡ転送対象
回路がクロック供給されＤＭＡ転送を開始し、ＳＴＥＰ
１０４では、外部割込みが発生するとＤＭＡコントロー
ラがクロック停止リクエスト信号を出力し、ＳＴＥＰ１
０５では、ＤＭＡ転送が終了するまでループし、ＳＴＥ
Ｐ１０６では、ＤＭＡ転送が終了すると、ＤＭＡコント
ローラがクロック停止リクエスト信号を出力し、ＳＴＥ
Ｐ１０７では、ＤＭＡコントローラおよびＤＭＡ転送対
象回路へのクロックの供給を停止する。
【００４０】以上のようにして、ＤＭＡ転送を行った回
路に対してのみ、かつソフトを用いずにハード制御によ
りクロックを停止することができ、汎用性を持ち合わせ
て高速化かつ低消費化を実現することが可能となる。
路に対してのみ、かつソフトを用いずにハード制御によ
りクロックを停止することができ、汎用性を持ち合わせ
て高速化かつ低消費化を実現することが可能となる。
【００４１】
【発明の効果】以上のように本発明によれば、ＤＭＡ転
送を開始する条件が整いＤＭＡ転送を行う場合は、その
ために動作の必要な周辺回路にクロックを供給し、その
クロックを、ＤＭＡ転送が中断あるいは終了した場合に
停止するという一連の動作を、従来のようなソフト制御
を用いずに、全てクロック生成リクエスト部を通じてハ
ードにより制御するとともに、そのハード制御を、ＤＭ
Ａ転送の際に最低限動作の必要な周辺回路のみに対して
の制御とすることができる。
送を開始する条件が整いＤＭＡ転送を行う場合は、その
ために動作の必要な周辺回路にクロックを供給し、その
クロックを、ＤＭＡ転送が中断あるいは終了した場合に
停止するという一連の動作を、従来のようなソフト制御
を用いずに、全てクロック生成リクエスト部を通じてハ
ードにより制御するとともに、そのハード制御を、ＤＭ
Ａ転送の際に最低限動作の必要な周辺回路のみに対して
の制御とすることができる。
【００４２】そのため、ＤＭＡ転送の際の周辺回路に対
するクロックの供給あるいは停止を即時に短時間で制御
することができ、かつクロックの生成を、周辺回路とし
て必要最低限の回路に対してのみ制御すれば良く、従来
に比べてより低消費電力化することができる。
するクロックの供給あるいは停止を即時に短時間で制御
することができ、かつクロックの生成を、周辺回路とし
て必要最低限の回路に対してのみ制御すれば良く、従来
に比べてより低消費電力化することができる。
【図１】本発明の実施の形態１のダイレクトメモリアク
セス装置の構成を示すブロック図
セス装置の構成を示すブロック図
【図２】同実施の形態１におけるＤＭＡレジスタ部の内
部構成の説明図
部構成の説明図
【図３】同実施の形態１におけるクロック制御回路内の
クロックイネーブルレジスタ部の構成説明図
クロックイネーブルレジスタ部の構成説明図
【図４】本発明の実施の形態２、３のダイレクトメモリ
アクセス装置の構成を示すブロック図
アクセス装置の構成を示すブロック図
【図５】本発明の実施の形態４のダイレクトメモリアク
セス装置における動作を示すフローチャート
セス装置における動作を示すフローチャート
【図６】従来のダイレクトメモリアクセス装置の構成を
示すブロック図
示すブロック図
１ 起動要因発生回路 ２ ＣＰＵ ３ ＤＭＡレジスタ部 ４ ＤＭＡ要求検出部 ５ クロック生成リクエスト部 ６ クロックイネーブルレジスタ部 ７ クロック制御回路 ８ ＤＭＡ転送ソース回路 ９ ＤＭＡ転送デスティネーション回路 １０ ＤＭＡコントローラ １１ ＤＭＡレジスタ部 １２ ステートマシーン部 １３ クロック停止リクエスト部 １４ クロックイネーブルレジスタ部 １５ クロック制御回路 １６ ＤＭＡ転送ソース回路 １７ ＤＭＡ転送デスティネーション回路 １８ ＤＭＡコントローラ １９ バス権獲得要求部 ２０ バス権獲得調停回路 ２１ ＣＰＵ ２２ メモリ ２３ 動作停止検出回路 ２４ 割り込み検出回路 ２５ ＤＭＡ要求検出回路 ２６ クロック制御部 ２７ インターバルタイマ ２８ 回線ＩＯユニット ２９ ＣＰＵユニット
Claims (4)
- 【請求項１】 ＤＭＡ転送を行う場合にメモリに対する
アクセスを制御するダイレクトメモリアクセス装置にお
いて、前記ＤＭＡ転送を行うための各種情報を設定する
ＤＭＡレジスタ部と、外部からの起動要因を受け付け
て、その起動要因に対応するＤＭＡ要求を検出するＤＭ
Ａ要求検出部と、前記ＤＭＡレジスタ部からの情報およ
び前記ＤＭＡ要求検出部からのＤＭＡ要求に基づいて、
前記ＤＭＡ転送の開始時に、生成すべきクロックを要求
するためのクロック生成リクエスト信号を生成して出力
するクロック生成リクエスト部と、前記クロック生成リ
クエスト部からのクロック生成リクエスト信号を受け
て、そのクロック生成リクエスト信号が示すＤＭＡ転送
対象回路を認識するクロックイネーブルレジスタ部と、
前記クロックイネーブルレジスタ部による認識情報に基
づいて、その認識情報に対応する前記ＤＭＡ転送対象回
路に対してのみ、クロック供給を制御するクロック制御
回路とを備えたことを特徴とするダイレクトメモリアク
セス装置。 - 【請求項２】 ＤＭＡ転送を行う場合にメモリに対する
アクセスを制御するダイレクトメモリアクセス装置にお
いて、前記ＤＭＡ転送を行うための各種情報を設定する
ＤＭＡレジスタ部と、前記ＤＭＡ転送の状態遷移を検知
するステートマシーン部と、前記ＤＭＡレジスタ部から
の情報および前記ステートマシーン部からのＤＭＡ転送
の終了情報に基づいて、前記ＤＭＡ転送の終了時に、停
止すべきクロックを要求するためのクロック停止リクエ
スト信号を生成して出力するクロック停止リクエスト部
と、前記クロック停止リクエスト部からのクロック停止
リクエスト信号を受けて、そのクロック停止リクエスト
信号が示すＤＭＡ転送対象回路を認識するクロックイネ
ーブルレジスタ部と、前記クロックイネーブルレジスタ
部による認識情報に基づいて、その認識情報に対応する
前記ＤＭＡ転送対象回路に対してのみ、クロック停止を
制御するクロック制御回路とを備えたことを特徴とする
ダイレクトメモリアクセス装置。 - 【請求項３】 バス使用権利を獲得するためにバス権要
求信号を出力するバス権獲得要求部と、前記バス権獲得
要求部からのバス権要求信号を受けてバス使用権利を調
停し、バス権許可信号を出力するバス権獲得調停回路と
を設け、クロック停止リクエスト部を、前記バス権獲得
要求部からのバス権許可信号とＤＭＡレジスタ部からの
情報とステートマシーン部からのＤＭＡ転送の終了情報
とに基づいて、前記バス権許可信号により優先してＤＭ
Ａ転送するＤＭＡ転送対象回路に応じて、停止すべきク
ロックを要求するためのクロック停止リクエスト信号を
生成するよう構成したことを特徴とする請求項２に記載
のダイレクトメモリアクセス装置。 - 【請求項４】 外部割込み時にクロック停止リクエスト
信号を出力することを特徴とする請求項２に記載のダイ
レクトメモリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001180919A JP2002373145A (ja) | 2001-06-15 | 2001-06-15 | ダイレクトメモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001180919A JP2002373145A (ja) | 2001-06-15 | 2001-06-15 | ダイレクトメモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002373145A true JP2002373145A (ja) | 2002-12-26 |
Family
ID=19021262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001180919A Pending JP2002373145A (ja) | 2001-06-15 | 2001-06-15 | ダイレクトメモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002373145A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236059A (ja) * | 2005-02-25 | 2006-09-07 | Casio Comput Co Ltd | データ転送装置及び撮像装置 |
| JP2007148776A (ja) * | 2005-11-28 | 2007-06-14 | Seiko Epson Corp | Ｄｍａ回路内蔵集積回路、コントローラにおける消費電力低減方法 |
| JP2013061857A (ja) * | 2011-09-14 | 2013-04-04 | Toshiba Corp | 情報処理装置およびプログラム |
-
2001
- 2001-06-15 JP JP2001180919A patent/JP2002373145A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236059A (ja) * | 2005-02-25 | 2006-09-07 | Casio Comput Co Ltd | データ転送装置及び撮像装置 |
| JP2007148776A (ja) * | 2005-11-28 | 2007-06-14 | Seiko Epson Corp | Ｄｍａ回路内蔵集積回路、コントローラにおける消費電力低減方法 |
| JP2013061857A (ja) * | 2011-09-14 | 2013-04-04 | Toshiba Corp | 情報処理装置およびプログラム |
| US8806078B2 (en) | 2011-09-14 | 2014-08-12 | Kabushiki Kaisha Toshiba | Information processing device and program product |
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