JPH09190238A - 節電クロッキング・システム - Google Patents
節電クロッキング・システムInfo
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- JPH09190238A JPH09190238A JP8355608A JP35560896A JPH09190238A JP H09190238 A JPH09190238 A JP H09190238A JP 8355608 A JP8355608 A JP 8355608A JP 35560896 A JP35560896 A JP 35560896A JP H09190238 A JPH09190238 A JP H09190238A
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
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- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
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Abstract
(57)【要約】
【課題】 モジュール４４を２つの部分、すなわち
（ｉ）実質的な連続信号１００を供給し、モジュール・
アクセス論理６０を駆動する低電力クロック５６と、
（ｉｉ）モジュール（４４）が自己アドレスを検出した
場合にのみ動作する高電力の主クロック・ドライバ７２
とに分離し、バス４８によって結合されたモジュール式
システム４０の電力消費を低減する。 【解決手段】 アクセス論理６０がモジュール・アドレ
ス１０４を検出すると、イネーブル／ディセーブル回路
６８に主クロック・ドライバ７２をオンさせて機能論理
６４に供給し、バス４８に読出／書込を行い、あるいは
内部プログラミングまたはバス４８上の制御信号に基づ
いて他のオペレーションを実行する。完了すると、機能
論理６４は、シャットダウン信号１２０を回路６８に送
出し、ドライバ７２の動作を終了させる。モジュール４
４は、次のアドレス・イベント１０４の受信まで休止状
態に戻る。
（ｉ）実質的な連続信号１００を供給し、モジュール・
アクセス論理６０を駆動する低電力クロック５６と、
（ｉｉ）モジュール（４４）が自己アドレスを検出した
場合にのみ動作する高電力の主クロック・ドライバ７２
とに分離し、バス４８によって結合されたモジュール式
システム４０の電力消費を低減する。 【解決手段】 アクセス論理６０がモジュール・アドレ
ス１０４を検出すると、イネーブル／ディセーブル回路
６８に主クロック・ドライバ７２をオンさせて機能論理
６４に供給し、バス４８に読出／書込を行い、あるいは
内部プログラミングまたはバス４８上の制御信号に基づ
いて他のオペレーションを実行する。完了すると、機能
論理６４は、シャットダウン信号１２０を回路６８に送
出し、ドライバ７２の動作を終了させる。モジュール４
４は、次のアドレス・イベント１０４の受信まで休止状
態に戻る。
Description
【０００１】
【産業上の利用分野】本発明は、バスによって結合され
たシステムの部分においてクロック信号を与える構成に
関し、さらに詳しくは、このようなシステム部分が非ア
クティブのときにクロック・パワーを節約する装置に関
する。
たシステムの部分においてクロック信号を与える構成に
関し、さらに詳しくは、このようなシステム部分が非ア
クティブのときにクロック・パワーを節約する装置に関
する。
【０００２】
【従来の技術】電子システムでは、タイミングのために
反復的な電気信号を利用することは一般的である。これ
らの信号は、「クロック」と呼ばれる。典型的なシステ
ムでは、特定のイベント、例えば、データ読み出し，デ
ータ書き込み，データ転送，アドレス読み出し，アドレ
ス書き込み，アドレス・シフトなどは、クロックによっ
て定義される特定の時間期間中に生じるように一般に制
限される。コマンド，制御情報，データ，アドレスなど
の情報を、特定の機能を実行するさまざまな電子モジュ
ールとやり取りする各バスを採用するシステムを設ける
のが一般的である。これらのモジュールの一つまたはそ
れ以上は、マスタ・コントローラまたは中央プロセッサ
となることができ、それ以外はマスタ・コントローラに
対するスレーブとなることができ、あるいは実行される
命令に応じてマスタおよびスレーブ機能の両方を有する
ことができるモジュールもある。システムは、一つまた
はそれ以上の周波数で動作する複数のクロックを有する
ことができる場合が多い。例えば、モジュールは、他の
モジュールのクロックと同期したあるいは同期していな
い内部クロックを有することができる。システムは、一
部またはすべてのモジュールに供給されるマスタ・クロ
ックを有する場合がある。バスは、マスタ・クロックま
たはモジュール・クロックよりもかなり遅いクロック・
レートで動作する場合が多い。本明細書で用いられる
「モジュール」という用語は、情報または他の信号が交
信されるバスにアクセスする任意の電子機能を含むもの
とする。モジュールは、システムまたはマイクロチップ
の一部もしくはその組み合わせにおける個別の構成要素
や、構成要素の組み合わせでもよい。
反復的な電気信号を利用することは一般的である。これ
らの信号は、「クロック」と呼ばれる。典型的なシステ
ムでは、特定のイベント、例えば、データ読み出し，デ
ータ書き込み，データ転送，アドレス読み出し，アドレ
ス書き込み，アドレス・シフトなどは、クロックによっ
て定義される特定の時間期間中に生じるように一般に制
限される。コマンド，制御情報，データ，アドレスなど
の情報を、特定の機能を実行するさまざまな電子モジュ
ールとやり取りする各バスを採用するシステムを設ける
のが一般的である。これらのモジュールの一つまたはそ
れ以上は、マスタ・コントローラまたは中央プロセッサ
となることができ、それ以外はマスタ・コントローラに
対するスレーブとなることができ、あるいは実行される
命令に応じてマスタおよびスレーブ機能の両方を有する
ことができるモジュールもある。システムは、一つまた
はそれ以上の周波数で動作する複数のクロックを有する
ことができる場合が多い。例えば、モジュールは、他の
モジュールのクロックと同期したあるいは同期していな
い内部クロックを有することができる。システムは、一
部またはすべてのモジュールに供給されるマスタ・クロ
ックを有する場合がある。バスは、マスタ・クロックま
たはモジュール・クロックよりもかなり遅いクロック・
レートで動作する場合が多い。本明細書で用いられる
「モジュール」という用語は、情報または他の信号が交
信されるバスにアクセスする任意の電子機能を含むもの
とする。モジュールは、システムまたはマイクロチップ
の一部もしくはその組み合わせにおける個別の構成要素
や、構成要素の組み合わせでもよい。
【０００３】
【発明が解決しようとする課題】なかには、頻繁にアク
セスされないモジュールもある。従来技術の場合に多い
が、このようなモジュールにおけるローカル・クロック
が連続的に動作する場合、アドレス指定されていないモ
ジュールが何ら活動していなくても、かなりの量の電力
が消費される。従来技術では、これは、モジュールをア
クティブにする必要がないときにモジュール・クロック
をオフできるようにするため、モジュールへの特殊な信
号ラインを設けることによって回避してきた。一般に、
各モジュールに個別のラインまたはラインの組み合わせ
が必要とされる。しかし、この解決方法は、例えば、モ
ジュールへの接続の数が制限されるために、この目的の
ために余分な制御ラインを利用できない場合には不可能
である。従って、モジュールへの余分な制御ラインを必
要とせずに、非アクティブ・モジュールによる電力消費
を低減する改善されたシステムが必要とされる。
セスされないモジュールもある。従来技術の場合に多い
が、このようなモジュールにおけるローカル・クロック
が連続的に動作する場合、アドレス指定されていないモ
ジュールが何ら活動していなくても、かなりの量の電力
が消費される。従来技術では、これは、モジュールをア
クティブにする必要がないときにモジュール・クロック
をオフできるようにするため、モジュールへの特殊な信
号ラインを設けることによって回避してきた。一般に、
各モジュールに個別のラインまたはラインの組み合わせ
が必要とされる。しかし、この解決方法は、例えば、モ
ジュールへの接続の数が制限されるために、この目的の
ために余分な制御ラインを利用できない場合には不可能
である。従って、モジュールへの余分な制御ラインを必
要とせずに、非アクティブ・モジュールによる電力消費
を低減する改善されたシステムが必要とされる。
【０００４】
【実施例】図１は、従来技術による電子モジュール１
２，１４，１６を採用するシステム１０の簡略ブロック
図である。モジュール１２，１４，１６は、バス１８に
よって結合される。バス１８は、アドレス・ライン２０
およびデータ・ライン２２からなる。制御信号もバス１
８に含めることができる。説明を簡単にするため、モジ
ュール１２は中央制御モジュールであると仮定し、モジ
ュール１４，１６は、他の論理機能を実行するモジュー
ルであると仮定するが、その厳密な性質は重要でない。
モジュール１２は、Ｉ／Ｏ１５を介してアドレスをアド
レス・バス２０に与え、Ｉ／Ｏ１７を介してデータをバ
ス２２に与えるマスタ制御１３を内蔵する。モジュール
１２は、ライン２６上でマスタ・クロック信号をモジュ
ール１４，１６などに与えるマスタ・クロック２４を有
し、モジュール１４，１６におけるそれぞれのモジュー
ル・クロック２８，３０は、モジュール１２におけるマ
スタ・クロック２４と同期が維持される。ローカル・ク
ロック２８，３０は、モジュール１４，１６内のローカ
ル機能論理３２，３４をそれぞれ制御する。また、モジ
ュール１４，１６は、アクセス・デコード回路３３，３
５を内蔵し、これらの回路は、所定のモジュール・アド
レスがバス２０上に存在するときを検出して、バス２２
上のデータがそのモジュール用であることを示す。機能
論理３２，３４は、モジュール内に格納された命令に従
ってバス１８によって与えられるデータおよび／または
制御信号に基づいて、あるいはバス１８からあるいは他
の手段によって受信した制御信号に基づいて、もしくは
それらの組み合わせに基づいて動作する。
２，１４，１６を採用するシステム１０の簡略ブロック
図である。モジュール１２，１４，１６は、バス１８に
よって結合される。バス１８は、アドレス・ライン２０
およびデータ・ライン２２からなる。制御信号もバス１
８に含めることができる。説明を簡単にするため、モジ
ュール１２は中央制御モジュールであると仮定し、モジ
ュール１４，１６は、他の論理機能を実行するモジュー
ルであると仮定するが、その厳密な性質は重要でない。
モジュール１２は、Ｉ／Ｏ１５を介してアドレスをアド
レス・バス２０に与え、Ｉ／Ｏ１７を介してデータをバ
ス２２に与えるマスタ制御１３を内蔵する。モジュール
１２は、ライン２６上でマスタ・クロック信号をモジュ
ール１４，１６などに与えるマスタ・クロック２４を有
し、モジュール１４，１６におけるそれぞれのモジュー
ル・クロック２８，３０は、モジュール１２におけるマ
スタ・クロック２４と同期が維持される。ローカル・ク
ロック２８，３０は、モジュール１４，１６内のローカ
ル機能論理３２，３４をそれぞれ制御する。また、モジ
ュール１４，１６は、アクセス・デコード回路３３，３
５を内蔵し、これらの回路は、所定のモジュール・アド
レスがバス２０上に存在するときを検出して、バス２２
上のデータがそのモジュール用であることを示す。機能
論理３２，３４は、モジュール内に格納された命令に従
ってバス１８によって与えられるデータおよび／または
制御信号に基づいて、あるいはバス１８からあるいは他
の手段によって受信した制御信号に基づいて、もしくは
それらの組み合わせに基づいて動作する。
【０００５】上記の従来システムの欠点は、モジュール
・クロック２８，３０が、モジュール１４，１６がアク
ティブかどうか、例えば、論理機能を実行しているかど
うかにかかわらずに実質的に連続的に（例えば、システ
ム１０が動作中の際に）動作することである。非アクテ
ィブな部分となるモジュールを有するシステムでは、そ
の結果、かなりの電力が浪費される。なぜならば、クロ
ック２８，３０は、機能論理３２，３４が非アクティブ
であっても、機能論理３２，３４の固有容量を駆動しな
ければならないためである。
・クロック２８，３０が、モジュール１４，１６がアク
ティブかどうか、例えば、論理機能を実行しているかど
うかにかかわらずに実質的に連続的に（例えば、システ
ム１０が動作中の際に）動作することである。非アクテ
ィブな部分となるモジュールを有するシステムでは、そ
の結果、かなりの電力が浪費される。なぜならば、クロ
ック２８，３０は、機能論理３２，３４が非アクティブ
であっても、機能論理３２，３４の固有容量を駆動しな
ければならないためである。
【０００６】従来技術では、この問題は、ライン３６に
よってモジュール１４，１６内のクロック・ディセーブ
ル回路３８，４０と、非アクティブにすることが望まし
い他のモジュールとに結合されたモジュール・クロック
制御回路３４を、たとえば、モジュール１２内に設ける
ことによって克服された。クロック制御ライン３６１上
で個別の信号を送出することにより、モジュール・クロ
ック２８は、モジュール１４が休止状態の場合に遮断で
き、アクティブにしたい場合に起動できる。同様に、モ
ジュール１６では、クロック制御ライン３６２を利用
し、他のモジュール（図示せず）では、制御ライン３６
３などを利用する。
よってモジュール１４，１６内のクロック・ディセーブ
ル回路３８，４０と、非アクティブにすることが望まし
い他のモジュールとに結合されたモジュール・クロック
制御回路３４を、たとえば、モジュール１２内に設ける
ことによって克服された。クロック制御ライン３６１上
で個別の信号を送出することにより、モジュール・クロ
ック２８は、モジュール１４が休止状態の場合に遮断で
き、アクティブにしたい場合に起動できる。同様に、モ
ジュール１６では、クロック制御ライン３６２を利用
し、他のモジュール（図示せず）では、制御ライン３６
３などを利用する。
【０００７】上記の方法は、モジュール１４、１６によ
る休止電力消費(quiescent power consumption) を低減
するが、いくつかの欠点がある。まず、第１に、モジュ
ール１２，１４または１６の有効Ｉ／Ｏピン数が不十分
な場合、すなわち、クロック制御ライン３６として機能
するピンがない場合、実際的でない。第２に、十分なＩ
／Ｏピン数があったとしても、この方法では、クロック
制御ライン３６上で与えられる信号によってローカル・
モジュール・クロック２８，３０を起動した後に、ロー
カル・モジュール・クロック２８，３０の整定時間に伴
う必要な時間的な犠牲があるので、システム性能全体が
劣化しうる。
る休止電力消費(quiescent power consumption) を低減
するが、いくつかの欠点がある。まず、第１に、モジュ
ール１２，１４または１６の有効Ｉ／Ｏピン数が不十分
な場合、すなわち、クロック制御ライン３６として機能
するピンがない場合、実際的でない。第２に、十分なＩ
／Ｏピン数があったとしても、この方法では、クロック
制御ライン３６上で与えられる信号によってローカル・
モジュール・クロック２８，３０を起動した後に、ロー
カル・モジュール・クロック２８，３０の整定時間に伴
う必要な時間的な犠牲があるので、システム性能全体が
劣化しうる。
【０００８】上記および他の問題は、図２に示す本発明
の構成によって克服される。図２は、本発明の好適な実
施例による電子モジュール４２，４４，４６を採用する
システム４０の簡略ブロック図である。モジュール４
２，４４，４６は、モジュール１２，１４，１６と同様
であり、任意の種類の論理機能を表すものとする。モジ
ュール４２，４４，４６は、アドレス・ライン５０と情
報ライン５２とからなるバス４８によって結合される。
制御信号もバス４８を介して与えることができる。バス
４８におけるアドレス・ラインおよび情報ラインの数
は、一般にシステム事項によって決定される。説明を簡
単にし、制限しないことを目的として、モジュール４２
は、ライン５４でマスタ・クロック信号をモジュール４
４，４６に供給するマスタ・クロック４５を有するマス
タ制御モジュールであると仮定するが、これは不可欠で
はない。モジュール４４，４６は、内部構造およびプロ
グラミングに基づいて各論理機能を実行するモジュール
であると仮定する。モジュール４２，４４，４６によっ
て実行される論理動作の厳密な性質は、本発明にとって
重要でない。モジュール４２，４４，４６は、ユーザに
よって構築されるシステムの複雑性に基づき、単一マイ
クロチップまたは個別マイクロチップもしくは他の電子
構成要素を具備するあるいは具備しないマイクロチップ
の組み合わせの一部でもよい。モジュール４２，４４，
４６は、図１におけるクロック制御ライン３６と同様な
制御ラインによって、個別にあるいはバス４８の一部と
して、結合されない。モジュール４２は、本説明のため
に制限しないものとして、アドレス（例えば、制御信
号）を生成して、これらのアドレスをアドレスＩ／Ｏ５
１を介してバス５０に結合し、また情報信号を生成し
て、これらの情報信号を情報Ｉ／Ｏ５３を介してデータ
・バス５２に結合するマスタ制御４７を有する。
の構成によって克服される。図２は、本発明の好適な実
施例による電子モジュール４２，４４，４６を採用する
システム４０の簡略ブロック図である。モジュール４
２，４４，４６は、モジュール１２，１４，１６と同様
であり、任意の種類の論理機能を表すものとする。モジ
ュール４２，４４，４６は、アドレス・ライン５０と情
報ライン５２とからなるバス４８によって結合される。
制御信号もバス４８を介して与えることができる。バス
４８におけるアドレス・ラインおよび情報ラインの数
は、一般にシステム事項によって決定される。説明を簡
単にし、制限しないことを目的として、モジュール４２
は、ライン５４でマスタ・クロック信号をモジュール４
４，４６に供給するマスタ・クロック４５を有するマス
タ制御モジュールであると仮定するが、これは不可欠で
はない。モジュール４４，４６は、内部構造およびプロ
グラミングに基づいて各論理機能を実行するモジュール
であると仮定する。モジュール４２，４４，４６によっ
て実行される論理動作の厳密な性質は、本発明にとって
重要でない。モジュール４２，４４，４６は、ユーザに
よって構築されるシステムの複雑性に基づき、単一マイ
クロチップまたは個別マイクロチップもしくは他の電子
構成要素を具備するあるいは具備しないマイクロチップ
の組み合わせの一部でもよい。モジュール４２，４４，
４６は、図１におけるクロック制御ライン３６と同様な
制御ラインによって、個別にあるいはバス４８の一部と
して、結合されない。モジュール４２は、本説明のため
に制限しないものとして、アドレス（例えば、制御信
号）を生成して、これらのアドレスをアドレスＩ／Ｏ５
１を介してバス５０に結合し、また情報信号を生成し
て、これらの情報信号を情報Ｉ／Ｏ５３を介してデータ
・バス５２に結合するマスタ制御４７を有する。
【０００９】代表的なモジュール４４，４６は、ローカ
ル・アクセス・クロック５６，５８からなり、これら
は、便宜的に、ただし不可欠ではないが、ライン５４上
でマスタ・クロック信号を受信できる。ローカル・アク
セス・クロック５６，５８は、マスタ・クロック信号を
送信するドライバでもよく、あるいはマスタ・クロック
４５に同期してもしなくてもよい独立したクロック源で
もよい。アクセス・クロック源５６，５８は、例えば、
システム４０またはシステム４０の関連部分を利用可能
にしたい場合に、実質的に連続的に動作するものとす
る。本発明は、このような部分によって実行される機能
が必要ない場合に、バンク・スイッチングまたは他の手
段を介して、システム４０の一部を非アクティブにでき
る状況でも適用される。
ル・アクセス・クロック５６，５８からなり、これら
は、便宜的に、ただし不可欠ではないが、ライン５４上
でマスタ・クロック信号を受信できる。ローカル・アク
セス・クロック５６，５８は、マスタ・クロック信号を
送信するドライバでもよく、あるいはマスタ・クロック
４５に同期してもしなくてもよい独立したクロック源で
もよい。アクセス・クロック源５６，５８は、例えば、
システム４０またはシステム４０の関連部分を利用可能
にしたい場合に、実質的に連続的に動作するものとす
る。本発明は、このような部分によって実行される機能
が必要ない場合に、バンク・スイッチングまたは他の手
段を介して、システム４０の一部を非アクティブにでき
る状況でも適用される。
【００１０】アクセス・クロック源５６，５８は、モジ
ュール４４，４６におけるアクセス論理６０，６２の動
作をそれぞれ制御する。アクセス論理６０，６２は、バ
ス４８のアドレス・ライン５０に結合される。アクセス
論理６０，６２は、各モジュールに格納される所定のア
ドレスと一致するアドレス信号についてバス４８を監視
するため、実質的に連続的にアクティブである。一般
に、アクセス論理６０，６２は、機能論理６４，６６よ
りもかなり単純で、そのため、アクセス・クロック源５
６，５８上の固有容量性負荷は、アクセス・クロック源
５６，５８が機能論理６４，６６に直接供給する場合に
存在する固有容量性負荷よりもはるかに小さい。
ュール４４，４６におけるアクセス論理６０，６２の動
作をそれぞれ制御する。アクセス論理６０，６２は、バ
ス４８のアドレス・ライン５０に結合される。アクセス
論理６０，６２は、各モジュールに格納される所定のア
ドレスと一致するアドレス信号についてバス４８を監視
するため、実質的に連続的にアクティブである。一般
に、アクセス論理６０，６２は、機能論理６４，６６よ
りもかなり単純で、そのため、アクセス・クロック源５
６，５８上の固有容量性負荷は、アクセス・クロック源
５６，５８が機能論理６４，６６に直接供給する場合に
存在する固有容量性負荷よりもはるかに小さい。
【００１１】アクセス論理６０，６２は、ライン６７，
７５を介してクロック・イネーブル回路６８，７０にそ
れぞれ結合される。クロック・イネーブル回路６８，７
０は、ライン６９，７７を介して主モジュール・クロッ
ク・ドライバ７２，７４にそれぞれ結合される。例え
ば、モジュール４４におけるアクセス論理６０がバス４
８上の所定のアドレスの存在を検出すると、ライン６７
上で出力信号をクロック・イネーブル回路６８に与え、
クロック・イネーブル回路６８は、ライン６９を介して
主クロック・ドライバ７２をターンオンし、そのためモ
ジュール４４の論理機能６４はライン７１を介して主ク
ロック信号を受信し、アクティブになる。クロック・ド
ライバ７２，７４は、便宜的には、論理機能６４，６６
の固有容量性負荷を駆動するための十分なパワーを提供
するドライバ段である。クロック・ドライバ７２，７４
は、独立した発振器クロック源である必要はないが、そ
れを妨げるものではない。クロック・ドライバ７２，７
４が独立した発振発生器でない場合、実質的に連続動作
するアクセス・クロック５６，５８がライン６５，８９
および６９，７７を介して、あるいは直接的に（図示せ
ず）、完全同期タイミング源をクロック・ドライバ７
２，７４に供給できるので、クロック整定に時間遅延が
存在しない。アクセス・クロック５６，５８がマスタ・
クロック５４から独立している場合、アクセス論理６
０，６２によってライン６７，７６および６９，７７上
で生成されるイネーブル信号は、連続動作アクセス・ク
ロック５６，５８に同期され、それにより主クロック・
ドライバ７２，７４用の同期タイミング源を供給する。
クロック・ドライバ７２，７４は、バス４８上で有効な
データ，制御または他の信号を有するために必要な時間
内でターンオンできるので、本発明の構成を利用するこ
とによってシステム速度は損なわれない。
７５を介してクロック・イネーブル回路６８，７０にそ
れぞれ結合される。クロック・イネーブル回路６８，７
０は、ライン６９，７７を介して主モジュール・クロッ
ク・ドライバ７２，７４にそれぞれ結合される。例え
ば、モジュール４４におけるアクセス論理６０がバス４
８上の所定のアドレスの存在を検出すると、ライン６７
上で出力信号をクロック・イネーブル回路６８に与え、
クロック・イネーブル回路６８は、ライン６９を介して
主クロック・ドライバ７２をターンオンし、そのためモ
ジュール４４の論理機能６４はライン７１を介して主ク
ロック信号を受信し、アクティブになる。クロック・ド
ライバ７２，７４は、便宜的には、論理機能６４，６６
の固有容量性負荷を駆動するための十分なパワーを提供
するドライバ段である。クロック・ドライバ７２，７４
は、独立した発振器クロック源である必要はないが、そ
れを妨げるものではない。クロック・ドライバ７２，７
４が独立した発振発生器でない場合、実質的に連続動作
するアクセス・クロック５６，５８がライン６５，８９
および６９，７７を介して、あるいは直接的に（図示せ
ず）、完全同期タイミング源をクロック・ドライバ７
２，７４に供給できるので、クロック整定に時間遅延が
存在しない。アクセス・クロック５６，５８がマスタ・
クロック５４から独立している場合、アクセス論理６
０，６２によってライン６７，７６および６９，７７上
で生成されるイネーブル信号は、連続動作アクセス・ク
ロック５６，５８に同期され、それにより主クロック・
ドライバ７２，７４用の同期タイミング源を供給する。
クロック・ドライバ７２，７４は、バス４８上で有効な
データ，制御または他の信号を有するために必要な時間
内でターンオンできるので、本発明の構成を利用するこ
とによってシステム速度は損なわれない。
【００１２】機能論理６４，６６がプログラムされた動
作を完了すると、ライン７３，７９を介して信号をクロ
ック・イネーブル６８，７０またはクロック・ドライバ
７２，７４に送出し、機能論理６４，６６へのクロック
信号をターンオフし、その時点で、モジュール４４，４
６におけるクロック・パワー散逸は最小限に抑えられ
る。本明細書における説明に基づいて当業者に理解され
るように、クロック・イネーブル６８，７０は、モジュ
ール内の他の機能もターンオンおよびターンオフでき、
そのためモジュール全体は、その以降のアドレス・イベ
ントを検出するためにアクティブなままのアクセス・ク
ロック５６，５８およびアクセス論理６０，６２を除い
て、パワーダウンできる。
作を完了すると、ライン７３，７９を介して信号をクロ
ック・イネーブル６８，７０またはクロック・ドライバ
７２，７４に送出し、機能論理６４，６６へのクロック
信号をターンオフし、その時点で、モジュール４４，４
６におけるクロック・パワー散逸は最小限に抑えられ
る。本明細書における説明に基づいて当業者に理解され
るように、クロック・イネーブル６８，７０は、モジュ
ール内の他の機能もターンオンおよびターンオフでき、
そのためモジュール全体は、その以降のアドレス・イベ
ントを検出するためにアクティブなままのアクセス・ク
ロック５６，５８およびアクセス論理６０，６２を除い
て、パワーダウンできる。
【００１３】図３は、理解のため、限定するものではな
いが、図２のシステムの動作を示す簡略タイミング図で
ある。本明細書における説明に基づいて当業者に理解さ
れるように、多くの他の種類の信号をバス４８上で送出
でき、また他の種類の論理動作も実行できる。便宜上、
モジュール４４の動作についてのみ言及するが、これは
任意のモジュールを表すことが理解される。
いが、図２のシステムの動作を示す簡略タイミング図で
ある。本明細書における説明に基づいて当業者に理解さ
れるように、多くの他の種類の信号をバス４８上で送出
でき、また他の種類の論理動作も実行できる。便宜上、
モジュール４４の動作についてのみ言及するが、これは
任意のモジュールを表すことが理解される。
【００１４】ここで図２および図３を参照して、モジュ
ール４４は、最初に非アクティブ状態である、すなわ
ち、モジュール４４はアドレス指定されず、実行するた
め呼び出された前回の論理機能がすでに完了済みである
と仮定する。モジュール・アクセス・クロック５６は、
１００に示すように、実質的に連続的に動作している。
時間１０２において、モジュール４４のアドレス（およ
び、例えば、所望の制御信号）は、１０４に示すように
バス４８上に現れ、アクセス・クロック５６の制御に基
づいて動作しているアクセス論理６０によって検出され
る。バス４８上のホスト・ライト・ストローブ１０６
は、バス４８上のデータ１０８が有効であることを示
す。アクセス論理６０は、「機能開始(start functio
n)」信号１１０をクロック・イネーブル回路６８に与
え、クロック・イネーブル回路６８は、主クロック・ド
ライバ７２をターンオンまたはイネーブルして、「機能
クロック」信号１１２を機能論理６４に供給する。
ール４４は、最初に非アクティブ状態である、すなわ
ち、モジュール４４はアドレス指定されず、実行するた
め呼び出された前回の論理機能がすでに完了済みである
と仮定する。モジュール・アクセス・クロック５６は、
１００に示すように、実質的に連続的に動作している。
時間１０２において、モジュール４４のアドレス（およ
び、例えば、所望の制御信号）は、１０４に示すように
バス４８上に現れ、アクセス・クロック５６の制御に基
づいて動作しているアクセス論理６０によって検出され
る。バス４８上のホスト・ライト・ストローブ１０６
は、バス４８上のデータ１０８が有効であることを示
す。アクセス論理６０は、「機能開始(start functio
n)」信号１１０をクロック・イネーブル回路６８に与
え、クロック・イネーブル回路６８は、主クロック・ド
ライバ７２をターンオンまたはイネーブルして、「機能
クロック」信号１１２を機能論理６４に供給する。
【００１５】例えば、データ１０８または他の情報を読
み込むために、機能クロック信号１１２の第１サイクル
の制御に基づいて動作している機能論理６４は、バス４
８上に存在する。任意の必要な制御命令は、例えば、同
時に、バス４８に対して読み出し／読み込みが行われ
る。モジュール４４のプログラミングおよび／またはバ
ス４８を介して受信される任意の制御信号によって必要
とされる論理オペレーションまたはサブオペレーション
が続いて実行される。図３に示す例では、機能クロック
１１２の第２サイクル１１４中に機能論理６４によって
発行されるデータ転送ストローブ１１６により、データ
１０８はステップ１１８に示すようにデータ・レジスタ
（図２では図示せず）に書き込まれる。図３の例では、
これは、アドレス・イベント１０４の結果として機能論
理６４によって実行される論理オペレーションを完了
し、機能論理６４は、フィードバック・ライン７３上で
シャットダウン信号１２０を与えて、主クロック・ドラ
イバ７２をディセーブルする。これ以上機能クロック１
１２のサイクルは生じず、それによって生じる電力消費
を省く。モジュール４４は、アクセス論理回路６０が再
びモジュール４４の所定のアドレスを検出するまで休止
状態である。
み込むために、機能クロック信号１１２の第１サイクル
の制御に基づいて動作している機能論理６４は、バス４
８上に存在する。任意の必要な制御命令は、例えば、同
時に、バス４８に対して読み出し／読み込みが行われ
る。モジュール４４のプログラミングおよび／またはバ
ス４８を介して受信される任意の制御信号によって必要
とされる論理オペレーションまたはサブオペレーション
が続いて実行される。図３に示す例では、機能クロック
１１２の第２サイクル１１４中に機能論理６４によって
発行されるデータ転送ストローブ１１６により、データ
１０８はステップ１１８に示すようにデータ・レジスタ
（図２では図示せず）に書き込まれる。図３の例では、
これは、アドレス・イベント１０４の結果として機能論
理６４によって実行される論理オペレーションを完了
し、機能論理６４は、フィードバック・ライン７３上で
シャットダウン信号１２０を与えて、主クロック・ドラ
イバ７２をディセーブルする。これ以上機能クロック１
１２のサイクルは生じず、それによって生じる電力消費
を省く。モジュール４４は、アクセス論理回路６０が再
びモジュール４４の所定のアドレスを検出するまで休止
状態である。
【００１６】図３および図３について説明したモジュー
ル４４の動作は、説明の便宜上の一例にすぎず、制限す
るものではないことは、本明細書における説明に基づい
て当業者に理解される。モジュール４４または任意の他
のモジュールによって実行される機能は、システムの必
要性に応じて単純でも複雑でもよい。それでも、本発明
の構成は適用できる。
ル４４の動作は、説明の便宜上の一例にすぎず、制限す
るものではないことは、本明細書における説明に基づい
て当業者に理解される。モジュール４４または任意の他
のモジュールによって実行される機能は、システムの必
要性に応じて単純でも複雑でもよい。それでも、本発明
の構成は適用できる。
【００１７】上記の例は、モジュール４４が主コントロ
ーラ１２からアドレスを受ける場合について本発明の動
作を示したが、モジュール４４もしくはアクセス・クロ
ック５６，アクセス論理６０，イネーブル回路６８およ
びクロック・ドライバ７２または同等を有する任意の他
のモジュールはもアドレス源として機能でき、ここで機
能論理６４は、アクティブのままであり、かつ主モジュ
ール・クロック・ドライバ７２をシャットダウンするた
めにライン７３上で主モジュール・クロック・ディセー
ブル信号１１２を送出する前に、別のモジュールのアド
レスをバス４８上で発行する。
ーラ１２からアドレスを受ける場合について本発明の動
作を示したが、モジュール４４もしくはアクセス・クロ
ック５６，アクセス論理６０，イネーブル回路６８およ
びクロック・ドライバ７２または同等を有する任意の他
のモジュールはもアドレス源として機能でき、ここで機
能論理６４は、アクティブのままであり、かつ主モジュ
ール・クロック・ドライバ７２をシャットダウンするた
めにライン７３上で主モジュール・クロック・ディセー
ブル信号１１２を送出する前に、別のモジュールのアド
レスをバス４８上で発行する。
【００１８】デジタル信号プロセッサ・システムについ
て行った解析から、本発明はモジュールの周囲電力消費
を最大８５％節減できることが判明した。複雑なシステ
ムにおいて電力を節約する重要性については、単一マイ
クロチップまたはシステムにおいて達成できる複雑度は
マイクロチップまたはシステムによって散逸される電力
量によって制限される場合が多いことを理解することに
よって最もよくわかる。従って、頻繁に利用されないモ
ジュールの電力消費を低減することにより、さらに高度
な集積が可能になり、それに伴って性能の改善およびコ
スト節減が得られる。さらに、多くのシステムは携帯バ
ッテリ駆動用途で採用され、ここでシステムの電力消耗
は、バッテリ充電の間でシステムが動作できる時間に直
接影響を及ぼすので、全体的な効用における重要な要因
となる。
て行った解析から、本発明はモジュールの周囲電力消費
を最大８５％節減できることが判明した。複雑なシステ
ムにおいて電力を節約する重要性については、単一マイ
クロチップまたはシステムにおいて達成できる複雑度は
マイクロチップまたはシステムによって散逸される電力
量によって制限される場合が多いことを理解することに
よって最もよくわかる。従って、頻繁に利用されないモ
ジュールの電力消費を低減することにより、さらに高度
な集積が可能になり、それに伴って性能の改善およびコ
スト節減が得られる。さらに、多くのシステムは携帯バ
ッテリ駆動用途で採用され、ここでシステムの電力消耗
は、バッテリ充電の間でシステムが動作できる時間に直
接影響を及ぼすので、全体的な効用における重要な要因
となる。
【００１９】本発明は、絶えずアクティブである必要が
ないサブシステムまたはモジュールが存在し、かつ信号
ラインが不足して、かかるラインをモジュール・クロッ
クの制御専用に利用することができないあらゆるシステ
ムに適用されることは、本明細書における説明に基づい
て当業者に明白である。本発明は、一般的な機能のため
にモジュール内に存在しなければならない同じアドレス
・ラインおよび実質的に同じアドレス・デコード論理を
利用して、電力節減または他の理由のためにこのような
モジュールをターンオンまたはターンオフすることを可
能にする。クロック信号をモジュールのアクセス論理
と、機能論理とに供給する回路を分離し、かつアクセス
論理の制御に基づいて動作する、主（機能論理）クロッ
クのイネーブル／ディセーブル回路を設けることによ
り、特殊なあるいは余分なクロック制御ラインを利用せ
ずに、モジュールの複雑度のわずかな差でこの電力節減
を達成できる。これは、重要な実際的な用途を有する貴
重な効果である。
ないサブシステムまたはモジュールが存在し、かつ信号
ラインが不足して、かかるラインをモジュール・クロッ
クの制御専用に利用することができないあらゆるシステ
ムに適用されることは、本明細書における説明に基づい
て当業者に明白である。本発明は、一般的な機能のため
にモジュール内に存在しなければならない同じアドレス
・ラインおよび実質的に同じアドレス・デコード論理を
利用して、電力節減または他の理由のためにこのような
モジュールをターンオンまたはターンオフすることを可
能にする。クロック信号をモジュールのアクセス論理
と、機能論理とに供給する回路を分離し、かつアクセス
論理の制御に基づいて動作する、主（機能論理）クロッ
クのイネーブル／ディセーブル回路を設けることによ
り、特殊なあるいは余分なクロック制御ラインを利用せ
ずに、モジュールの複雑度のわずかな差でこの電力節減
を達成できる。これは、重要な実際的な用途を有する貴
重な効果である。
【図１】従来技術による電子モジュールを採用するシス
テムのブロック図である。
テムのブロック図である。
【図２】本発明の好適な実施例による電子モジュールを
採用するシステムのブロック図である。
採用するシステムのブロック図である。
【図３】図２のシステムの動作を示すタイミング図であ
る。
る。
４０ システム ４２，４４，４６ 電子モジュール ４５ マスタ・クロック ４８ バス ５０ アドレス・ライン ５１ アドレスＩ／Ｏ ５２ 情報ライン ５３ 情報Ｉ／Ｏ ５４ ライン ５６，５８ ローカル・アクセス・クロック ６０，６２ アクセス論理 ６４，６６ 論理機能 ６５，６７，６９，７１，７３，７６，７７，８９ ラ
イン ６８，７０ クロック・イネーブル回路 ７２，７４ 主モジュール・クロック・ドライバ
イン ６８，７０ クロック・イネーブル回路 ７２，７４ 主モジュール・クロック・ドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アブニール・ゴレン イスラエル国ロシュ・ハーイン、ギバッ ト・タル、シトバニト・ストリート４ (72)発明者 デビッド・ギャランティ イスラエル国ナタニア、イルス・ハ−アガ マン・ストリート４
Claims (8)
- 【請求項１】 電子機能を実行する少なくとも第１モジ
ュール（４２）および第２モジュール（４４）と、前記
少なくとも第１モジュール（４２）と第２モジュール
（４４）との間の少なくともアドレスを含む共通の信号
転送を行うバス（４８）とによって構成される電子シス
テム（４０）であって、前記第１（４２）および第２
（４４）モジュールの少なくとも一方は、（ｉ）第１ク
ロック信号を供給できるアクセス・クロック（５６）
と、（ｉｉ）前記第１クロック信号によって動作し、前
記バス４８上で所定のアドレスの存在を検出し、かつ前
記所定のアドレスの検出に応答して、「主クロック・イ
ネーブル」信号を生成するアクセス制御論理（６０）
と、（ｉｉｉ）前記アクセス制御論理（６０）に結合さ
れ、前記主クロック・イネーブル信号に応答して主クロ
ック信号を与える主クロック・ドライバ（７２）と、
（ｉｖ）前記バス（４８）および前記主クロック・ドラ
イバ（７２）に結合され、前記主クロック信号に応答し
て論理オペレーションを実行する機能論理（６４）とに
よって構成されることを特徴とする電子システム（４
０）。 - 【請求項２】 前記機能論理（６４）は、前記論理オペ
レーションを実行した後に、「主クロック・ディセーブ
ル」信号をさらに与えて、前記主クロック・ドライバ
（７２）をディセーブルすることを特徴とする請求項１
記載の電子システム。 - 【請求項３】 前記「主クロック・ディセーブル」信号
は、前記機能論理（６４）によって実行される前記論理
オペレーションの完了時に自動的に与えられることを特
徴とする請求項２記載の電子システム。 - 【請求項４】 前記アクセス・クロック（５６）は、実
質的に連続的に動作する第１クロック信号を与え、前記
主クロック信号は、前記「主クロック・ディセーブル」
信号と更なる「主クロック・イネーブル」信号との間の
期間にオフとなることを特徴とする請求項１記載の電子
システム。 - 【請求項５】 前記主クロック信号は、前記バス（４
８）上の情報が有効な時間内に、前記「主クロック・イ
ネーブル」信号によって開始されることを特徴とする請
求項１記載の電子システム。 - 【請求項６】 前記主クロック信号は、前記第１クロッ
ク信号に同期することを特徴とする請求項１記載の電子
システム。 - 【請求項７】 前記第１クロック信号は、前記第１（４
２）および第２（４４）モジュールのうち少なくとも一
方によって、前記第１（４２）および第２（４４）モジ
ュールのうち他方から受信されるマスタ・クロック信号
に同期することを特徴とする請求項１記載の電子システ
ム。 - 【請求項８】 バス（４８）によって結合された複数の
電子モジュール（４４，４６）を有するモジュール式電
子システム（４０）であって、少なくとも一つのモジュ
ール（４４）は：（ｉ）実質的に連続的な信号（１０
０）を与える低電力クロック（５６）と、（ｉｉ）前記
低電力クロック（５６）および前記バス（４８）に結合
され、前記少なくとも一つのモジュール（４４）がアド
レス指定されたことを判定するアクセス論理（６０）
と、（ｉｉｉ）高電力主クロック（７２）と、（ｉｖ）
前記アクセス論理（６０）と前記高電力主クロック（７
２）とに結合された主クロック・イネーブル回路（６
８）と、（ｖ）論理機能を実行する機能論理回路（６
４）とによって構成され、前記高電力主クロックは、前
記アクセス論理（６０）が前記少なくとも一つのモジュ
ール（４４）のアドレス（１０４）を検出した場合にの
み動作して、「イネーブル」信号（１１０）を前記イネ
ーブル回路（６８）に与えて、前記機能論理（６４）が
論理機能を実行するように、前記高電力主クロック（７
２）をターンオンして高電力主クロック信号（１１２）
を前記機能論理（６４）に供給し、前記論理機能の完了
時に、「ディセーブル」信号（１２０）を前記イネーブ
ル回路（６８）に送出して、前記高電力主クロック（７
２）をシャットダウンすることを特徴とするモジュール
式電子システム（４０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9526315A GB2308469A (en) | 1995-12-22 | 1995-12-22 | Power conserving clocking system |
| GB9526315.8 | 1995-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190238A true JPH09190238A (ja) | 1997-07-22 |
Family
ID=10785920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8355608A Pending JPH09190238A (ja) | 1995-12-22 | 1996-12-24 | 節電クロッキング・システム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0783148A3 (ja) |
| JP (1) | JPH09190238A (ja) |
| GB (1) | GB2308469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462019B1 (ko) * | 1998-04-16 | 2005-04-06 | 삼성전자주식회사 | 컴퓨터 시스템의 클럭제어장치 및 그 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791853B1 (fr) | 1999-04-01 | 2001-05-25 | Sagem | Appareil mobile et procede de gestion d'un mode de veille dans un tel appareil mobile |
| GB2355899A (en) * | 1999-10-29 | 2001-05-02 | Oak Technology Inc | Multistage digital processor with dedicated stage clock controllers |
| JP3888070B2 (ja) | 2001-02-23 | 2007-02-28 | 株式会社ルネサステクノロジ | 消費電力制御インタフェースを有する論理回路モジュール及び該モジュールを記憶した記憶媒体 |
| JP4831899B2 (ja) * | 2001-08-28 | 2011-12-07 | 富士通セミコンダクター株式会社 | 半導体集積回路及びクロック制御方法 |
| US20080235422A1 (en) * | 2007-03-23 | 2008-09-25 | Dhinesh Sasidaran | Downstream cycle-aware dynamic interconnect isolation |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055851A (en) * | 1976-02-13 | 1977-10-25 | Digital Equipment Corporation | Memory module with means for generating a control signal that inhibits a subsequent overlapped memory cycle during a reading operation portion of a reading memory cycle |
| US4095265A (en) * | 1976-06-07 | 1978-06-13 | International Business Machines Corporation | Memory control structure for a pipelined mini-processor system |
| JPS5690483A (en) * | 1979-12-19 | 1981-07-22 | Fujitsu Ltd | Address buffer circuit |
| JPS59231713A (ja) * | 1983-06-14 | 1984-12-26 | Sony Corp | 同期回路 |
| JPS62287499A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体メモリ装置 |
| US5036493A (en) * | 1990-03-15 | 1991-07-30 | Digital Equipment Corporation | System and method for reducing power usage by multiple memory modules |
| US5452401A (en) * | 1992-03-31 | 1995-09-19 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| US5345564A (en) * | 1992-03-31 | 1994-09-06 | Zilog, Inc. | Serial communication peripheral integrated electronic circuit that recognizes its unique address before the entire circuit is enabled |
| US5404544A (en) * | 1992-06-05 | 1995-04-04 | Advanced Micro Devices | System for periodically transmitting signal to/from sleeping node identifying its existence to a network and awakening the sleeping node responding to received instruction |
| US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
-
1995
- 1995-12-22 GB GB9526315A patent/GB2308469A/en not_active Withdrawn
-
1996
- 1996-09-12 EP EP96114708A patent/EP0783148A3/en not_active Withdrawn
- 1996-12-24 JP JP8355608A patent/JPH09190238A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462019B1 (ko) * | 1998-04-16 | 2005-04-06 | 삼성전자주식회사 | 컴퓨터 시스템의 클럭제어장치 및 그 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2308469A (en) | 1997-06-25 |
| GB9526315D0 (en) | 1996-02-21 |
| EP0783148A3 (en) | 1999-08-25 |
| EP0783148A2 (en) | 1997-07-09 |
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