JPH1131386A - 半導体集積回路装置における入力初段回路の駆動方法、半導体集積回路装置及び半導体記憶装置の制御装置 - Google Patents
半導体集積回路装置における入力初段回路の駆動方法、半導体集積回路装置及び半導体記憶装置の制御装置Info
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- JPH1131386A JPH1131386A JP9183629A JP18362997A JPH1131386A JP H1131386 A JPH1131386 A JP H1131386A JP 9183629 A JP9183629 A JP 9183629A JP 18362997 A JP18362997 A JP 18362997A JP H1131386 A JPH1131386 A JP H1131386A
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Abstract
(57)【要約】
【課題】入力初段回路の消費電力の低減を図ることがで
きる半導体集積回路装置を提供する。 【解決手段】内部パルス生成回路２４は外部クロックＣ
ＬＫを入力し内部クロックＣＬＫ２を生成しラッチ回路
２２と駆動信号生成回路２５に出力する。ラッチ回路２
２は内部クロックＣＬＫ２の周期で入力初段回路２１か
らのデータを取り込む。駆動信号生成回路２５は内部ク
ロックＣＬＫ２とチップセレクト信号ＸＣＳとで駆動信
号を生成し入力初段回路２１に出力する。入力初段回路
２１は駆動信号Ｓ１に基づいて周期的に動作状態と非動
作状態に制御される。
きる半導体集積回路装置を提供する。 【解決手段】内部パルス生成回路２４は外部クロックＣ
ＬＫを入力し内部クロックＣＬＫ２を生成しラッチ回路
２２と駆動信号生成回路２５に出力する。ラッチ回路２
２は内部クロックＣＬＫ２の周期で入力初段回路２１か
らのデータを取り込む。駆動信号生成回路２５は内部ク
ロックＣＬＫ２とチップセレクト信号ＸＣＳとで駆動信
号を生成し入力初段回路２１に出力する。入力初段回路
２１は駆動信号Ｓ１に基づいて周期的に動作状態と非動
作状態に制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に備えた入力初段回路の駆動方法、半導体集積回路装
置及び半導体記憶装置の制御装置に関するものである。
置に備えた入力初段回路の駆動方法、半導体集積回路装
置及び半導体記憶装置の制御装置に関するものである。
【０００２】近年、半導体集積回路装置は、益々大容量
化に進んでいる。大容量化に伴い半導体集積回路装置内
の入出力回路の数も増加の一途を辿っている。又、半導
体集積回路装置においては低消費電力化も求められてい
る。従って、これら増加する入出力回路についても低消
費電力化を図る必要がある。
化に進んでいる。大容量化に伴い半導体集積回路装置内
の入出力回路の数も増加の一途を辿っている。又、半導
体集積回路装置においては低消費電力化も求められてい
る。従って、これら増加する入出力回路についても低消
費電力化を図る必要がある。
【０００３】
【従来の技術】半導体集積回路装置、例えばＤＲＡＭ等
の半導体記憶装置は、データ量の増大に伴いさらなる高
集積化が図られている。その結果、そのデータ量の増大
に伴って入力回路及び出力回路の数は増大している。
の半導体記憶装置は、データ量の増大に伴いさらなる高
集積化が図られている。その結果、そのデータ量の増大
に伴って入力回路及び出力回路の数は増大している。
【０００４】図１２は、従来の一般的なデータ入力回路
部を示す。データ入力回路部５０は、入力初段回路５１
とラッチ回路５２とで構成されている。尚、データ出力
回路部も同様に入力初段回路５１とラッチ回路５２とで
構成されている。
部を示す。データ入力回路部５０は、入力初段回路５１
とラッチ回路５２とで構成されている。尚、データ出力
回路部も同様に入力初段回路５１とラッチ回路５２とで
構成されている。
【０００５】入力初段回路５１はカレントミラー形差動
増幅回路であって、データ処理の高速化に伴う小振幅の
データＤを確実に判別する点で、例えばＣＭＯＳトラン
ジスタよりなる入力初段回路より優れている。この入力
初段回路５１は、２個のエンハンスメント型Ｐチャネル
ＭＯＳトランジスタ（以下、単にＰＭＯＳトランジスタ
という）５１ａ，５１ｂと、３個のエンハンスメント型
ＮチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳト
ランジスタという）５１ｃ〜５１ｅを備えている。
増幅回路であって、データ処理の高速化に伴う小振幅の
データＤを確実に判別する点で、例えばＣＭＯＳトラン
ジスタよりなる入力初段回路より優れている。この入力
初段回路５１は、２個のエンハンスメント型Ｐチャネル
ＭＯＳトランジスタ（以下、単にＰＭＯＳトランジスタ
という）５１ａ，５１ｂと、３個のエンハンスメント型
ＮチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳト
ランジスタという）５１ｃ〜５１ｅを備えている。
【０００６】定電流制御用の第３ＮＭＯＳトランジスタ
５１ｅのゲートには選択信号ＳＸを入力する。選択信号
ＳＸは、外部装置（ＣＰＵ）から供給される半導体集積
回路装置を動作状態にするための動作制御信号としての
チップセレクト信号ＸＣＳをインバータ５３にて反転さ
せ生成されている。Ｌレベルのチップセレクト信号ＸＣ
Ｓが供給されると、入力初段回路部５１は動作状態とな
る。第１ＮＭＯＳトランジスタ５１ｃのゲートにはデー
タＤが入力される。第２ＮＭＯＳトランジスタ５１ｄの
ゲートには基準電圧Ｖｒｅｆが入力される。
５１ｅのゲートには選択信号ＳＸを入力する。選択信号
ＳＸは、外部装置（ＣＰＵ）から供給される半導体集積
回路装置を動作状態にするための動作制御信号としての
チップセレクト信号ＸＣＳをインバータ５３にて反転さ
せ生成されている。Ｌレベルのチップセレクト信号ＸＣ
Ｓが供給されると、入力初段回路部５１は動作状態とな
る。第１ＮＭＯＳトランジスタ５１ｃのゲートにはデー
タＤが入力される。第２ＮＭＯＳトランジスタ５１ｄの
ゲートには基準電圧Ｖｒｅｆが入力される。
【０００７】データＤのレベルが基準電圧Ｖｒｅｆより
高ければ、第１ＮＭＯＳトランジスタ５１ｃのドレイン
からＬレベルのデータ信号Ｄｉがラッチ回路５２に出力
される。データＤのレベルが基準電圧Ｖｒｅｆより低け
れば、第１ＮＭＯＳトランジスタ５１ｃのドレインから
Ｈレベルのデータ信号Ｄｉがラッチ回路５２に出力され
る。そして、ラッチ回路５２はクロックＣＬＫ１の例え
ば立ち上がり信号に応答して入力初段回路５１からのデ
ータ信号Ｄｉを取り込む。クロックＣＬＫ１は外部装置
（クロック生成装置）から供給された例えばシステムク
ロック等の外部クロックに基づいて内部の回路で生成さ
れたクロックである。
高ければ、第１ＮＭＯＳトランジスタ５１ｃのドレイン
からＬレベルのデータ信号Ｄｉがラッチ回路５２に出力
される。データＤのレベルが基準電圧Ｖｒｅｆより低け
れば、第１ＮＭＯＳトランジスタ５１ｃのドレインから
Ｈレベルのデータ信号Ｄｉがラッチ回路５２に出力され
る。そして、ラッチ回路５２はクロックＣＬＫ１の例え
ば立ち上がり信号に応答して入力初段回路５１からのデ
ータ信号Ｄｉを取り込む。クロックＣＬＫ１は外部装置
（クロック生成装置）から供給された例えばシステムク
ロック等の外部クロックに基づいて内部の回路で生成さ
れたクロックである。
【０００８】
【発明が解決しようとする課題】ところで、入力初段回
路５１は、外部装置（ＣＰＵ）からのＬレベルのチップ
セレクト信号ＸＣＳにて動作制御され、ラッチ回路５２
は内部の回路で生成されたクロックＣＬＫ１にて制御さ
れている。
路５１は、外部装置（ＣＰＵ）からのＬレベルのチップ
セレクト信号ＸＣＳにて動作制御され、ラッチ回路５２
は内部の回路で生成されたクロックＣＬＫ１にて制御さ
れている。
【０００９】詳述すると、Ｌレベルのチップセレクト信
号ＸＣＳが供給されていて半導体記憶装置が動作状態に
あるときにおいて、ラッチ回路５２は、内部の回路で生
成されたクロックＣＬＫ１にて制御されていることか
ら、その内部回路の制御でラッチ動作を行っている状態
とラッチ動作を行っていない状態にすることができる。
これに対して、入力回路部５１は、チップセレクト信号
ＸＣＳにより直接制御されていることから、常に動作状
態にある。つまり、半導体記憶装置が動作状態おいて、
ラッチ回路５２がラッチ動作を行っていない状態にあっ
ても、入力初段回路５１は動作状態にある。従って、入
力初段回路５１は不必要な動作を行い無用な電力消費し
ていた。尚、データ出力回路部に構成された入力初段回
路も同様な問題を有していた。
号ＸＣＳが供給されていて半導体記憶装置が動作状態に
あるときにおいて、ラッチ回路５２は、内部の回路で生
成されたクロックＣＬＫ１にて制御されていることか
ら、その内部回路の制御でラッチ動作を行っている状態
とラッチ動作を行っていない状態にすることができる。
これに対して、入力回路部５１は、チップセレクト信号
ＸＣＳにより直接制御されていることから、常に動作状
態にある。つまり、半導体記憶装置が動作状態おいて、
ラッチ回路５２がラッチ動作を行っていない状態にあっ
ても、入力初段回路５１は動作状態にある。従って、入
力初段回路５１は不必要な動作を行い無用な電力消費し
ていた。尚、データ出力回路部に構成された入力初段回
路も同様な問題を有していた。
【００１０】本発明の目的は、半導体集積回路装置が動
作状態にあっても、入力初段回路を必要な時に動作させ
ることができるようにして、消費電力の低減を図ること
ができる半導体集積回路装置における入力初段回路の駆
動方法、半導体集積回路装置及び半導体記憶装置の制御
装置を提供するにある。
作状態にあっても、入力初段回路を必要な時に動作させ
ることができるようにして、消費電力の低減を図ること
ができる半導体集積回路装置における入力初段回路の駆
動方法、半導体集積回路装置及び半導体記憶装置の制御
装置を提供するにある。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、入力されたデータを増幅して次段の回路に出力する
入力初段回路を備えた半導体集積回路装置における入力
初段回路の駆動方法において、前記入力初段回路を外部
クロックに基づいて生成された駆動信号に基づいて動作
状態と非動作状態にさせて、その動作状態の時に前記デ
ータを増幅して次段の回路に出力させるようにした。
は、入力されたデータを増幅して次段の回路に出力する
入力初段回路を備えた半導体集積回路装置における入力
初段回路の駆動方法において、前記入力初段回路を外部
クロックに基づいて生成された駆動信号に基づいて動作
状態と非動作状態にさせて、その動作状態の時に前記デ
ータを増幅して次段の回路に出力させるようにした。
【００１２】請求項２に記載の発明は、入力されたデー
タを増幅して次段の回路に出力する入力初段回路を備
え、外部装置からの動作制御信号に基づいて動作状態と
なる半導体集積回路装置における入力初段回路の駆動方
法において、前記半導体集積回路装置が動作制御信号に
基づいて動作状態のとき、前記入力初段回路を外部クロ
ックに基づいて生成された駆動信号に基づいて周期的に
動作状態と非動作状態にさせて、動作状態の時に前記デ
ータを増幅して次段の回路に出力させるようにした。
タを増幅して次段の回路に出力する入力初段回路を備
え、外部装置からの動作制御信号に基づいて動作状態と
なる半導体集積回路装置における入力初段回路の駆動方
法において、前記半導体集積回路装置が動作制御信号に
基づいて動作状態のとき、前記入力初段回路を外部クロ
ックに基づいて生成された駆動信号に基づいて周期的に
動作状態と非動作状態にさせて、動作状態の時に前記デ
ータを増幅して次段の回路に出力させるようにした。
【００１３】請求項３に記載の発明は、請求項１又は２
に記載の半導体集積回路装置における入力初段回路の駆
動方法において、前記入力初段回路がカレントミラー形
差動増幅回路であって、そのカレントミラー形差動増幅
回路に備えられた定電流制御のためのトランジスタが前
記駆動信号に基づいてオン・オフの制御されるようにし
たものである。
に記載の半導体集積回路装置における入力初段回路の駆
動方法において、前記入力初段回路がカレントミラー形
差動増幅回路であって、そのカレントミラー形差動増幅
回路に備えられた定電流制御のためのトランジスタが前
記駆動信号に基づいてオン・オフの制御されるようにし
たものである。
【００１４】請求項４に記載の発明は、請求項１乃至３
のいずれか１に記載の半導体集積回路装置における入力
初段回路の駆動方法において、前記外部クロックは、前
記駆動信号を生成するための内部クロックを生成する信
号であって、その内部クロックは前記入力初段回路の次
段に設けられたラッチ回路の動作タイミングの制御にも
使用されるものである。
のいずれか１に記載の半導体集積回路装置における入力
初段回路の駆動方法において、前記外部クロックは、前
記駆動信号を生成するための内部クロックを生成する信
号であって、その内部クロックは前記入力初段回路の次
段に設けられたラッチ回路の動作タイミングの制御にも
使用されるものである。
【００１５】請求項５に記載の発明は、請求項１乃至４
に記載の半導体集積回路装置における入力初段回路の駆
動方法において、前記半導体集積回路装置が半導体記憶
装置で構成されたものである。
に記載の半導体集積回路装置における入力初段回路の駆
動方法において、前記半導体集積回路装置が半導体記憶
装置で構成されたものである。
【００１６】請求項６に記載の発明は、入力されたデー
タを増幅して次段の回路に出力する入力初段回路を備え
た半導体集積回路装置において、外部クロックに基づい
て駆動信号を生成するパルス駆動信号生成回路を設け、
その駆動信号に基づいて前記入力初期回路を動作状態と
非動作状態にさせて、その動作状態の時に前記データを
増幅して次段の回路に出力させるようにした。
タを増幅して次段の回路に出力する入力初段回路を備え
た半導体集積回路装置において、外部クロックに基づい
て駆動信号を生成するパルス駆動信号生成回路を設け、
その駆動信号に基づいて前記入力初期回路を動作状態と
非動作状態にさせて、その動作状態の時に前記データを
増幅して次段の回路に出力させるようにした。
【００１７】請求項７に記載の発明は、入力されたデー
タを増幅して次段の回路に出力する入力初段回路を備
え、外部装置からの動作制御信号に基づいて動作状態と
なる半導体集積回路装置において、前記半導体集積回路
装置が動作制御信号に基づいて動作状態のとき、外部ク
ロックに基づいて駆動信号を生成するパルス駆動生成回
路を設け、その駆動信号に基づいて前記入力初段回路を
周期的に動作状態と非動作状態にさせて、動作状態の時
に前記データを増幅して次段の回路に出力させるように
した。
タを増幅して次段の回路に出力する入力初段回路を備
え、外部装置からの動作制御信号に基づいて動作状態と
なる半導体集積回路装置において、前記半導体集積回路
装置が動作制御信号に基づいて動作状態のとき、外部ク
ロックに基づいて駆動信号を生成するパルス駆動生成回
路を設け、その駆動信号に基づいて前記入力初段回路を
周期的に動作状態と非動作状態にさせて、動作状態の時
に前記データを増幅して次段の回路に出力させるように
した。
【００１８】請求項８に記載の発明は、請求項６又は７
に記載の半導体集積回路装置において、前記パルス駆動
信号生成回路を半導体集積回路装置内に形成した。請求
項９に記載の発明は、請求項６乃至８のいずれか１に記
載の半導体集積回路装置において、前記半導体集積回路
装置を半導体記憶装置した。
に記載の半導体集積回路装置において、前記パルス駆動
信号生成回路を半導体集積回路装置内に形成した。請求
項９に記載の発明は、請求項６乃至８のいずれか１に記
載の半導体集積回路装置において、前記半導体集積回路
装置を半導体記憶装置した。
【００１９】請求項１０に記載の発明は、請求項６乃至
９のいずれか１に記載の半導体集積回路装置において、
前記入力初段回路をカレントミラー形差動増幅回路で構
成し、そのカレントミラー形差動増幅回路に備えられた
定電流制御のためのトランジスタのゲートに対して前記
パルス駆動信号生成回路部からの駆動信号が供給され、
その駆動信号に基づいて前記トランジスタをオン・オフ
の制御するようにした。
９のいずれか１に記載の半導体集積回路装置において、
前記入力初段回路をカレントミラー形差動増幅回路で構
成し、そのカレントミラー形差動増幅回路に備えられた
定電流制御のためのトランジスタのゲートに対して前記
パルス駆動信号生成回路部からの駆動信号が供給され、
その駆動信号に基づいて前記トランジスタをオン・オフ
の制御するようにした。
【００２０】請求項１１に記載の発明は、請求項６乃至
１０のいずれか１に記載の半導体集積回路装置におい
て、前記パルス駆動信号生成回路部は、前記外部クロッ
クに基づいて前記駆動信号を生成するための内部クロッ
クを生成する内部パルス生成回路と、前記内部クロック
と前記半導体集積回路装置を動作状態にするための動作
制御信号とで前記駆動信号を生成する駆動信号生成回路
とを備え、前記入力初段回路は、該入力初段回路から出
力されるデータをラッチするラッチ回路を備え、そのラ
ッチ回路は、前記内部クロックにて動作タイミングが制
御されるようにした。
１０のいずれか１に記載の半導体集積回路装置におい
て、前記パルス駆動信号生成回路部は、前記外部クロッ
クに基づいて前記駆動信号を生成するための内部クロッ
クを生成する内部パルス生成回路と、前記内部クロック
と前記半導体集積回路装置を動作状態にするための動作
制御信号とで前記駆動信号を生成する駆動信号生成回路
とを備え、前記入力初段回路は、該入力初段回路から出
力されるデータをラッチするラッチ回路を備え、そのラ
ッチ回路は、前記内部クロックにて動作タイミングが制
御されるようにした。
【００２１】請求項１２に記載の発明は、請求項１１に
記載の半導体集積回路装置において、前記内部パルス生
成回路が外部クロックを所定の時間遅延させて内部クロ
ックを生成する遅延回路で構成されている。
記載の半導体集積回路装置において、前記内部パルス生
成回路が外部クロックを所定の時間遅延させて内部クロ
ックを生成する遅延回路で構成されている。
【００２２】請求項１３に記載の発明は、請求項１１に
記載の半導体集積回路装置において、前記駆動信号生成
回路が駆動信号を得るために前記内部クロックと前記動
作制御信号とを論理積する論理積回路を備えた構成であ
る。
記載の半導体集積回路装置において、前記駆動信号生成
回路が駆動信号を得るために前記内部クロックと前記動
作制御信号とを論理積する論理積回路を備えた構成であ
る。
【００２３】請求項１４に記載の発明は、請求項９に記
載の半導体記憶路装置と、前記半導体記憶装置に対して
該半導体記憶装置を動作状態にするための動作制御信号
を供給する中央処理装置と、前記半導体記憶装置に対し
て該半導体記憶装置の動作サイクルための内部クロック
を生成するための外部クロックを供給するための外部ク
ロック生成装置とからなる半導体記憶装置の制御装置で
ある。
載の半導体記憶路装置と、前記半導体記憶装置に対して
該半導体記憶装置を動作状態にするための動作制御信号
を供給する中央処理装置と、前記半導体記憶装置に対し
て該半導体記憶装置の動作サイクルための内部クロック
を生成するための外部クロックを供給するための外部ク
ロック生成装置とからなる半導体記憶装置の制御装置で
ある。
【００２４】（作用）請求項１に記載の発明によれば、
入力初段回路は動作状態と非動作状態となり、動作状態
の時に入力されたデータを増幅して次段の回路に出力す
る。その結果、入力初段回路は動作状態のとき電力を消
費して非動作状態のとき電力を消費しないことから、消
費電力の低減を図ることができる。
入力初段回路は動作状態と非動作状態となり、動作状態
の時に入力されたデータを増幅して次段の回路に出力す
る。その結果、入力初段回路は動作状態のとき電力を消
費して非動作状態のとき電力を消費しないことから、消
費電力の低減を図ることができる。
【００２５】請求項２に記載の発明によれば、半導体集
積回路装置が動作状態にあるとき、入力初段回路は周期
的に動作状態と非動作状態となり、動作状態の時に入力
されたデータを増幅して次段の回路に出力する。その結
果、入力初段回路は動作状態のとき電力を消費して非動
作状態のとき電力を消費しないことから、消費電力の低
減を図ることができる。
積回路装置が動作状態にあるとき、入力初段回路は周期
的に動作状態と非動作状態となり、動作状態の時に入力
されたデータを増幅して次段の回路に出力する。その結
果、入力初段回路は動作状態のとき電力を消費して非動
作状態のとき電力を消費しないことから、消費電力の低
減を図ることができる。
【００２６】請求項３に記載の発明によれば、カレント
ミラー形差動増幅回路に備えられた定電流制御のための
トランジスタがオン状態のとき、差動増幅して次段に出
力する。又、前記トランジスタがオフ状態の時、該トラ
ンジスタを介して電流が流れないことから消費される電
流はない。
ミラー形差動増幅回路に備えられた定電流制御のための
トランジスタがオン状態のとき、差動増幅して次段に出
力する。又、前記トランジスタがオフ状態の時、該トラ
ンジスタを介して電流が流れないことから消費される電
流はない。
【００２７】請求項４に記載の発明によれば、ラッチ回
路について入力初段回路の動作状態と非動作状態と同期
した動作タイミングに制御することが容易にできる。請
求項５に記載の発明によれば、半導体記憶装置に設けら
れている入力初段回路の消費電力の低減が図れる。
路について入力初段回路の動作状態と非動作状態と同期
した動作タイミングに制御することが容易にできる。請
求項５に記載の発明によれば、半導体記憶装置に設けら
れている入力初段回路の消費電力の低減が図れる。
【００２８】請求項６に記載の発明によれば、パルス駆
動信号生成回路にて生成された駆動信号に基づいて入力
初期回路は動作状態と非動作状態となり、動作状態の時
に入力されたデータを増幅して次段の回路に出力する。
その結果、入力初段回路は動作状態のとき電力を消費し
て非動作状態のとき電力を消費しないことから、消費電
力の低減を図ることができる。
動信号生成回路にて生成された駆動信号に基づいて入力
初期回路は動作状態と非動作状態となり、動作状態の時
に入力されたデータを増幅して次段の回路に出力する。
その結果、入力初段回路は動作状態のとき電力を消費し
て非動作状態のとき電力を消費しないことから、消費電
力の低減を図ることができる。
【００２９】請求項７に記載の発明によれば、パルス駆
動信号生成回路にて生成された駆動信号に基づいて入力
初期回路は半導体集積回路装置が動作状態中において周
期的に動作状態と非動作状態となり、動作状態の時に入
力されたデータを増幅して次段の回路に出力する。その
結果、入力初段回路は動作状態のとき電力を消費して非
動作状態のとき電力を消費しないことから、消費電力の
低減を図ることができる。
動信号生成回路にて生成された駆動信号に基づいて入力
初期回路は半導体集積回路装置が動作状態中において周
期的に動作状態と非動作状態となり、動作状態の時に入
力されたデータを増幅して次段の回路に出力する。その
結果、入力初段回路は動作状態のとき電力を消費して非
動作状態のとき電力を消費しないことから、消費電力の
低減を図ることができる。
【００３０】請求項８に記載の発明によれば、半導体集
積回路装置内で駆動信号を生成することができる。その
結果、特別に駆動信号を生成するための外部装置を付帯
する必要がないとともに、例えば外部装置から供給され
る遅延及びノイズ等を含む駆動信号に比べて、遅延及び
ノイズを含まない駆動信号を生成することができる。
積回路装置内で駆動信号を生成することができる。その
結果、特別に駆動信号を生成するための外部装置を付帯
する必要がないとともに、例えば外部装置から供給され
る遅延及びノイズ等を含む駆動信号に比べて、遅延及び
ノイズを含まない駆動信号を生成することができる。
【００３１】請求項９に記載の発明によれば、半導体記
憶装置に設けられている入力初段回路の消費電力の低減
が図れる。請求項１０に記載の発明によれば、カレント
ミラー形差動増幅回路に備えられた定電流制御のための
トランジスタがパルス駆動信号生成回路からの駆動信号
によりオンされたとき、差動増幅して次段に出力する。
又、前記トランジスタがパルス駆動信号生成回路からの
駆動信号によりオフされた時、該トランジスタを介して
電流が流れないことから消費される電流はない。
憶装置に設けられている入力初段回路の消費電力の低減
が図れる。請求項１０に記載の発明によれば、カレント
ミラー形差動増幅回路に備えられた定電流制御のための
トランジスタがパルス駆動信号生成回路からの駆動信号
によりオンされたとき、差動増幅して次段に出力する。
又、前記トランジスタがパルス駆動信号生成回路からの
駆動信号によりオフされた時、該トランジスタを介して
電流が流れないことから消費される電流はない。
【００３２】請求項１１に記載の発明によれば、ラッチ
回路は入力初段回路からの出力されるデータを内部クロ
ックに基づいてラッチ動作する。入力初段回路を駆動信
号によりラッチ回路のラッチ動作と同期した動作状態と
非動作状態に制御することが容易にできる。
回路は入力初段回路からの出力されるデータを内部クロ
ックに基づいてラッチ動作する。入力初段回路を駆動信
号によりラッチ回路のラッチ動作と同期した動作状態と
非動作状態に制御することが容易にできる。
【００３３】請求項１２に記載の発明によれば、請求項
１１に記載の半導体集積回路装置において、前記内部ク
ロックを生成する内部パルス生成回路は遅延回路で構成
することができる。
１１に記載の半導体集積回路装置において、前記内部ク
ロックを生成する内部パルス生成回路は遅延回路で構成
することができる。
【００３４】請求項１３に記載の発明は、請求項１１に
記載の半導体集積回路装置において、前記駆動信号を生
成する駆動信号生成回路は論理積回路で構成することが
できる。
記載の半導体集積回路装置において、前記駆動信号を生
成する駆動信号生成回路は論理積回路で構成することが
できる。
【００３５】請求項１４に記載の発明によれば、半導体
記憶路装置は、中央処理装置からの動作制御信号に基づ
いて動作状態になる。半導体記憶装置は外部クロック生
成装置から外部クロックを入力する。この外部クロック
に基づいて半導体記憶装置内に設けられている入力初段
回路の消費電力の低減が図れる。
記憶路装置は、中央処理装置からの動作制御信号に基づ
いて動作状態になる。半導体記憶装置は外部クロック生
成装置から外部クロックを入力する。この外部クロック
に基づいて半導体記憶装置内に設けられている入力初段
回路の消費電力の低減が図れる。
【００３６】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。図１は、電子機器に備え
られた読み出し及び書き替え可能な半導体記憶装置（Ｄ
ＲＡＭ）のシステム構成を示す。電子機器は、中央処理
装置（チップ・セットも含む）（以下、ＣＰＵという）
１１、ＤＲＡＭ１２及び外部クロック生成装置１３を備
えている。ＣＰＵ１１，ＤＲＡＭ１２及び外部クロック
生成装置１３は、本実施形態ではそれぞれ１チップで形
成されている。
形態を図面に従って説明する。図１は、電子機器に備え
られた読み出し及び書き替え可能な半導体記憶装置（Ｄ
ＲＡＭ）のシステム構成を示す。電子機器は、中央処理
装置（チップ・セットも含む）（以下、ＣＰＵという）
１１、ＤＲＡＭ１２及び外部クロック生成装置１３を備
えている。ＣＰＵ１１，ＤＲＡＭ１２及び外部クロック
生成装置１３は、本実施形態ではそれぞれ１チップで形
成されている。
【００３７】ＣＰＵ１１は、図示しないバスを介してＤ
ＲＡＭ１２からのリードデータを入力するとともに図示
しない外部装置との間でデータの授受を行う。ＣＰＵ１
１はＤＲＡＭ１２に対して動作制御信号としてのチップ
セレクト信号ＸＣＳ、リード信号、ライト信号等を供給
する。チップセレクト信号ＸＣＳはＤＲＡＭ１２を選択
する信号であって、ＤＲＡＭ１２を動作状態と非動作状
態のいずれか一方の状態にする信号である。本実施形態
では、チップセレクト信号ＸＣＳがＬレベルの時にはＤ
ＲＡＭ１２は動作状態になり、チップセレクト信号ＸＣ
ＳがＨレベルの時にはＤＲＡＭ１２は非動作状態にな
る。リード信号はＤＲＡＭ１２を読み出しモードにする
ための信号である。又、ライトイ信号は書き込みモード
にするための信号である。
ＲＡＭ１２からのリードデータを入力するとともに図示
しない外部装置との間でデータの授受を行う。ＣＰＵ１
１はＤＲＡＭ１２に対して動作制御信号としてのチップ
セレクト信号ＸＣＳ、リード信号、ライト信号等を供給
する。チップセレクト信号ＸＣＳはＤＲＡＭ１２を選択
する信号であって、ＤＲＡＭ１２を動作状態と非動作状
態のいずれか一方の状態にする信号である。本実施形態
では、チップセレクト信号ＸＣＳがＬレベルの時にはＤ
ＲＡＭ１２は動作状態になり、チップセレクト信号ＸＣ
ＳがＨレベルの時にはＤＲＡＭ１２は非動作状態にな
る。リード信号はＤＲＡＭ１２を読み出しモードにする
ための信号である。又、ライトイ信号は書き込みモード
にするための信号である。
【００３８】又、ＣＰＵ１１は外部クロック生成回路１
３に対して各種の制御信号を出力する。外部クロック生
成回路１３は各種の制御信号に基づいてシステムクロッ
クとしての外部クロックＣＬＫを生成しＤＲＡＭ１２に
供給する。外部クロックＣＬＫは、データの読み出し及
び書き込み動作のサイクルを決める信号である。
３に対して各種の制御信号を出力する。外部クロック生
成回路１３は各種の制御信号に基づいてシステムクロッ
クとしての外部クロックＣＬＫを生成しＤＲＡＭ１２に
供給する。外部クロックＣＬＫは、データの読み出し及
び書き込み動作のサイクルを決める信号である。
【００３９】ＤＲＡＭ１２は、前記ＣＰＵ１２からのＬ
レベルのチップセレクト信号ＸＣＳに基づいて非動作状
態から動作状態となる。動作状態において、ＤＲＡＭ１
２はリード信号に基づいてデータ読み取りモードとな
る。データ読み取りモードにおいて、ＤＲＡＭ１２は外
部装置からのデータを前記外部クロックＣＬＫに基づい
て生成される内部クロックＣＬＫ２に同期してリード動
作を行う。そして、ＤＲＡＭ１２は、これら各信号に基
づいてアドレスバスから入力されるアドレス信号で指定
されるアドレスのメモリセルのデータがデータバスから
読み出される。そして、該読み出されたデータは、バス
を介してＣＰＵ１１や外部装置に出力される。
レベルのチップセレクト信号ＸＣＳに基づいて非動作状
態から動作状態となる。動作状態において、ＤＲＡＭ１
２はリード信号に基づいてデータ読み取りモードとな
る。データ読み取りモードにおいて、ＤＲＡＭ１２は外
部装置からのデータを前記外部クロックＣＬＫに基づい
て生成される内部クロックＣＬＫ２に同期してリード動
作を行う。そして、ＤＲＡＭ１２は、これら各信号に基
づいてアドレスバスから入力されるアドレス信号で指定
されるアドレスのメモリセルのデータがデータバスから
読み出される。そして、該読み出されたデータは、バス
を介してＣＰＵ１１や外部装置に出力される。
【００４０】又、動作状態において、ＤＲＡＭ１２はラ
イト信号に基づいてデータ書き込みモードとなる。そし
て、データ書き込みモードにおいて、ＤＲＡＭ１２は同
様に前記内部クロックＣＬＫ２に同期してライト動作を
行う。ＤＲＡＭ１２はこれら各信号に基づいてアドレス
バスから入力されるアドレス信号で指定されるアドレス
のメモリセルにデータを書き込む。
イト信号に基づいてデータ書き込みモードとなる。そし
て、データ書き込みモードにおいて、ＤＲＡＭ１２は同
様に前記内部クロックＣＬＫ２に同期してライト動作を
行う。ＤＲＡＭ１２はこれら各信号に基づいてアドレス
バスから入力されるアドレス信号で指定されるアドレス
のメモリセルにデータを書き込む。
【００４１】図２は、ＤＲＡＭ１２におけるデータ入力
回路部の構成を説明するための要部ブロック図である。
データ入力回路部２０は各外部入力端子Ｐ１〜Ｐｎに対
してそれぞれ設けられている。データ入力回路部２０
は、入力初段回路２１とラッチ回路２２を備えている。
各入力初段回路２１は、外部入力端子Ｐ１〜Ｐｎを介し
てＣＰＵ１１又はその他の外部装置からそれぞれ出力さ
れてくるデータＤ１〜Ｄｎを入力する。各入力初段回路
２１はそのデータＤ１〜Ｄｎを増幅し、その増幅したデ
ータＤ１〜Ｄｎを次段のラッチ回路２２にそれぞれ供給
する。
回路部の構成を説明するための要部ブロック図である。
データ入力回路部２０は各外部入力端子Ｐ１〜Ｐｎに対
してそれぞれ設けられている。データ入力回路部２０
は、入力初段回路２１とラッチ回路２２を備えている。
各入力初段回路２１は、外部入力端子Ｐ１〜Ｐｎを介し
てＣＰＵ１１又はその他の外部装置からそれぞれ出力さ
れてくるデータＤ１〜Ｄｎを入力する。各入力初段回路
２１はそのデータＤ１〜Ｄｎを増幅し、その増幅したデ
ータＤ１〜Ｄｎを次段のラッチ回路２２にそれぞれ供給
する。
【００４２】図３は、データＤ１を入力する入力初段回
路２１の電気回路を示す。尚、他の入力初段回路２１は
入力するデータが相違するだけで全て同一の回路構成で
あるので、説明の便宜上、図３に示す入力初段回路２１
のみ説明し他の入力初段回路２１の説明は省略する。
路２１の電気回路を示す。尚、他の入力初段回路２１は
入力するデータが相違するだけで全て同一の回路構成で
あるので、説明の便宜上、図３に示す入力初段回路２１
のみ説明し他の入力初段回路２１の説明は省略する。
【００４３】入力初段回路２１はカレントミラー形差動
増幅回路であって、カレントミラー部を形成するための
２個のエンハンスメント型ＰチャネルＭＯＳトランジス
タ（以下、単に第１、第２ＰＭＯＳトランジスタとい
う）Ｔ１，Ｔ２と、差動増幅部を形成するための２個の
エンハンスメント型ＮチャネルＭＯＳトランジスタ（以
下、単に第１、第２ＮＭＯＳトランジスタという）Ｔ
３，Ｔ４、及び、定電流制御及び動作制御部を形成する
ための第３ＮＭＯＳトランジスタＴ５を備えている。
増幅回路であって、カレントミラー部を形成するための
２個のエンハンスメント型ＰチャネルＭＯＳトランジス
タ（以下、単に第１、第２ＰＭＯＳトランジスタとい
う）Ｔ１，Ｔ２と、差動増幅部を形成するための２個の
エンハンスメント型ＮチャネルＭＯＳトランジスタ（以
下、単に第１、第２ＮＭＯＳトランジスタという）Ｔ
３，Ｔ４、及び、定電流制御及び動作制御部を形成する
ための第３ＮＭＯＳトランジスタＴ５を備えている。
【００４４】第１及び第２ＰＭＯＳトランジスタＴ１，
Ｔ２はそれぞれソース端子を備え、そのソース端子に高
電位電源電圧Ｖｃｃがそれぞれ供給されている。第１及
び第２ＰＭＯＳトランジスタＴ１，Ｔ２のゲート端子
は、互いに接続されているとともに第２ＰＭＯＳトラン
ジスタＴ２のドレイン端子に接続されている。
Ｔ２はそれぞれソース端子を備え、そのソース端子に高
電位電源電圧Ｖｃｃがそれぞれ供給されている。第１及
び第２ＰＭＯＳトランジスタＴ１，Ｔ２のゲート端子
は、互いに接続されているとともに第２ＰＭＯＳトラン
ジスタＴ２のドレイン端子に接続されている。
【００４５】第１ＮＭＯＳトランジスタＴ３はドレイン
端子を備え、そのドレイン端子は第１ＰＭＯＳトランジ
スタＴ１のドレイン端子に接続されているとともに次段
のラッチ回路２２に接続されている。第１ＮＭＯＳトラ
ンジスタＴ３のゲート端子は、前記外部入力端子Ｐ１に
接続され、データＤ１が入力される。
端子を備え、そのドレイン端子は第１ＰＭＯＳトランジ
スタＴ１のドレイン端子に接続されているとともに次段
のラッチ回路２２に接続されている。第１ＮＭＯＳトラ
ンジスタＴ３のゲート端子は、前記外部入力端子Ｐ１に
接続され、データＤ１が入力される。
【００４６】第２ＮＭＯＳトランジスタＴ４はドレイン
端子を備え、そのドレイン端子は第２ＰＭＯＳトランジ
スタＴ２のドレイン端子に接続されている。第２ＮＭＯ
ＳトランジスタＴ４のゲート端子はＤＲＡＭ１２内に形
成された基準電圧生成回路２３に接続され、その基準電
圧生成回路２３から基準電圧Ｖｒｅｆが供給される。
端子を備え、そのドレイン端子は第２ＰＭＯＳトランジ
スタＴ２のドレイン端子に接続されている。第２ＮＭＯ
ＳトランジスタＴ４のゲート端子はＤＲＡＭ１２内に形
成された基準電圧生成回路２３に接続され、その基準電
圧生成回路２３から基準電圧Ｖｒｅｆが供給される。
【００４７】第１及び第２ＮＭＯＳトランジスタＴ３，
Ｔ４のソース端子は互いに接続されているとともに、第
３ＮＭＯＳトランジスタＴ５のドレイン端子に接続され
ている。第３ＮＭＯＳトランジスタＴ５はソース端子を
備え、そのソース端子にグランド電圧である低電位電源
電圧が供給されている。
Ｔ４のソース端子は互いに接続されているとともに、第
３ＮＭＯＳトランジスタＴ５のドレイン端子に接続され
ている。第３ＮＭＯＳトランジスタＴ５はソース端子を
備え、そのソース端子にグランド電圧である低電位電源
電圧が供給されている。
【００４８】第３ＮＭＯＳトランジスタＴ５はゲート端
子を備え、そのゲート端子は駆動信号生成回路２５から
の駆動信号Ｓ１を入力する。従って、駆動信号Ｓ１がＨ
レベルのとき、第３ＮＭＯＳトランジスタＴ５はオン状
態となり、入力初段回路２１は動作状態となる。駆動信
号Ｓ１がＬレベルのとき、第３ＮＭＯＳトランジスタＴ
５はオフ状態となり、入力初段回路２１は非動作状態と
なる。この非動作状態においては、第３ＮＭＯＳトラン
ジスタＴ５がオフしていることから、第１及び第２ＮＭ
ＯＳトランジスタＴ３，Ｔ４にはドレイン電流は流れな
い。
子を備え、そのゲート端子は駆動信号生成回路２５から
の駆動信号Ｓ１を入力する。従って、駆動信号Ｓ１がＨ
レベルのとき、第３ＮＭＯＳトランジスタＴ５はオン状
態となり、入力初段回路２１は動作状態となる。駆動信
号Ｓ１がＬレベルのとき、第３ＮＭＯＳトランジスタＴ
５はオフ状態となり、入力初段回路２１は非動作状態と
なる。この非動作状態においては、第３ＮＭＯＳトラン
ジスタＴ５がオフしていることから、第１及び第２ＮＭ
ＯＳトランジスタＴ３，Ｔ４にはドレイン電流は流れな
い。
【００４９】一方、動作状態において、前記データＤ１
のレベル（内容）が基準電圧Ｖｒｅｆより高いとき、第
１ＮＭＯＳトランジスタＴ３には大きなドレイン電流が
流れ、第２ＮＭＯＳトランジスタＴ４には小さなドレイ
ン電流が流れる。その結果、第１ＮＭＯＳトランジスタ
Ｔ３のドレイン端子の電位は低電位となる。反対にデー
タＤ１のレベルが基準電圧Ｖｒｅｆより低いとき、第１
ＮＭＯＳトランジスタＴ３には小さなドレイン電流が流
れ、第２ＮＭＯＳトランジスタＴ４には大きなドレイン
電流が流れる。その結果、第１ＮＭＯＳトランジスタＴ
３のドレイン端子の電位は高電位となる。そして、第１
ＮＭＯＳトランジスタＴ４のドレイン端子の電圧がデー
タＤ１に対するデータＤ１ｉとして次段のラッチ回路２
２に供給される。ラッチ回路２２は、入力初段回路２１
から供給されるデータＤ１ｉを内部パルス生成回路２４
からの内部クロックＣＬＫ２の立ち上がり（又は立ち下
がり）信号に同期してラッチし次段の図示しない内部回
路に供給する。
のレベル（内容）が基準電圧Ｖｒｅｆより高いとき、第
１ＮＭＯＳトランジスタＴ３には大きなドレイン電流が
流れ、第２ＮＭＯＳトランジスタＴ４には小さなドレイ
ン電流が流れる。その結果、第１ＮＭＯＳトランジスタ
Ｔ３のドレイン端子の電位は低電位となる。反対にデー
タＤ１のレベルが基準電圧Ｖｒｅｆより低いとき、第１
ＮＭＯＳトランジスタＴ３には小さなドレイン電流が流
れ、第２ＮＭＯＳトランジスタＴ４には大きなドレイン
電流が流れる。その結果、第１ＮＭＯＳトランジスタＴ
３のドレイン端子の電位は高電位となる。そして、第１
ＮＭＯＳトランジスタＴ４のドレイン端子の電圧がデー
タＤ１に対するデータＤ１ｉとして次段のラッチ回路２
２に供給される。ラッチ回路２２は、入力初段回路２１
から供給されるデータＤ１ｉを内部パルス生成回路２４
からの内部クロックＣＬＫ２の立ち上がり（又は立ち下
がり）信号に同期してラッチし次段の図示しない内部回
路に供給する。
【００５０】図４は、ＤＲＡＭ１２内に形成されたパル
ス駆動信号生成回路を構成する内部パルス生成回路２４
の電気回路を示す。内部パルス生成回路２４は遅延回路
を形成する４個のインバータ２４ａ〜２４ｄにて構成さ
れている。内部パルス生成回路２４は、前記外部クロッ
ク生成装置１３からの外部クロックＣＬＫを入力する。
外部クロックＣＬＫは、第１〜第４インバータ２４ａ〜
２４ｄを介して内部クロックＣＬＫ２として出力され
る。外部クロックＣＬＫは、第１〜第４インバータ２４
ａ〜２４ｄによりその反転タイミングが遅延されること
になり、本実施形態では、図６に示すようにその遅延時
間を「ｔｄ」としている。内部パルス生成回路２４にて
生成された内部クロックＣＬＫ２は、前記ラッチ回路２
２に供給される。従って、ラッチ回路２２は内部クロッ
クＣＬＫ２の周期で入力初段回路２１からのデータを取
り込む。
ス駆動信号生成回路を構成する内部パルス生成回路２４
の電気回路を示す。内部パルス生成回路２４は遅延回路
を形成する４個のインバータ２４ａ〜２４ｄにて構成さ
れている。内部パルス生成回路２４は、前記外部クロッ
ク生成装置１３からの外部クロックＣＬＫを入力する。
外部クロックＣＬＫは、第１〜第４インバータ２４ａ〜
２４ｄを介して内部クロックＣＬＫ２として出力され
る。外部クロックＣＬＫは、第１〜第４インバータ２４
ａ〜２４ｄによりその反転タイミングが遅延されること
になり、本実施形態では、図６に示すようにその遅延時
間を「ｔｄ」としている。内部パルス生成回路２４にて
生成された内部クロックＣＬＫ２は、前記ラッチ回路２
２に供給される。従って、ラッチ回路２２は内部クロッ
クＣＬＫ２の周期で入力初段回路２１からのデータを取
り込む。
【００５１】内部パルス生成回路２４の内部クロックＣ
ＬＫ２は駆動信号生成回路２５に供給される。図５は、
ＤＲＡＭ１２内に形成されたパルス駆動信号生成回路を
構成する駆動信号生成回路２５の電気回路を示す。駆動
信号生成回路２５は、アンド回路２５ａとインバータ２
５ｂにて構成されている。駆動信号生成回路２５は、内
部クロックＣＬＫ２とともにＣＰＵ１１からのチップセ
レクト信号ＸＣＳを入力する。
ＬＫ２は駆動信号生成回路２５に供給される。図５は、
ＤＲＡＭ１２内に形成されたパルス駆動信号生成回路を
構成する駆動信号生成回路２５の電気回路を示す。駆動
信号生成回路２５は、アンド回路２５ａとインバータ２
５ｂにて構成されている。駆動信号生成回路２５は、内
部クロックＣＬＫ２とともにＣＰＵ１１からのチップセ
レクト信号ＸＣＳを入力する。
【００５２】内部クロックＣＬＫ２はアンド回路２５ａ
に供給される。又、チップセレクト信号ＸＣＳはインバ
ータ２５ｂを介してアンド回路２５ａに供給される。ア
ンド回路２５ａは、両信号ＣＬＫ２，ＸＣＳに基づいて
駆動信号Ｓ１を各入力初段回路２１の第３ＮＭＯＳトラ
ンジスタＴ５のゲート端子に供給する。
に供給される。又、チップセレクト信号ＸＣＳはインバ
ータ２５ｂを介してアンド回路２５ａに供給される。ア
ンド回路２５ａは、両信号ＣＬＫ２，ＸＣＳに基づいて
駆動信号Ｓ１を各入力初段回路２１の第３ＮＭＯＳトラ
ンジスタＴ５のゲート端子に供給する。
【００５３】詳述すると、アンド回路２５ａは、Ｌレベ
ルのチップセレクト信号ＸＣＳが駆動信号生成回路２５
に供給されている状態では、内部クロックＣＬＫ２を駆
動信号Ｓ１として出力する。従って、各入力初段回路２
１は、ＤＲＡＭ１２が動作状態にある時には、内部クロ
ックＣＬＫ２がＨレベルの状態にある時に動作状態とな
り、Ｌレベルの状態にある時に非動作状態となる。
ルのチップセレクト信号ＸＣＳが駆動信号生成回路２５
に供給されている状態では、内部クロックＣＬＫ２を駆
動信号Ｓ１として出力する。従って、各入力初段回路２
１は、ＤＲＡＭ１２が動作状態にある時には、内部クロ
ックＣＬＫ２がＨレベルの状態にある時に動作状態とな
り、Ｌレベルの状態にある時に非動作状態となる。
【００５４】又、アンド回路２５ａは、Ｈレベルのチッ
プセレクト信号ＸＣＳが駆動信号生成回路２５に供給さ
れている状態では、内部クロックＣＬＫ２の有無に関係
なくＬレベルの駆動信号Ｓ１を出力する。従って、この
時には、各入力初段回路２１はもとより、ＤＲＡＭ１２
自体が非動作状態になっている。
プセレクト信号ＸＣＳが駆動信号生成回路２５に供給さ
れている状態では、内部クロックＣＬＫ２の有無に関係
なくＬレベルの駆動信号Ｓ１を出力する。従って、この
時には、各入力初段回路２１はもとより、ＤＲＡＭ１２
自体が非動作状態になっている。
【００５５】尚、ＤＲＡＭ１２の出力回路部において
も、入力回路部２０と同様に入力初段回路及びラッチ回
路が備えられている。そして、出力回路部の入力初段回
路においても、同様に駆動信号Ｓ１に基づいて動作制御
されるようになっている。従って、出力回路部の説明
は、上記説明した入力回路部を理解することで容易に理
解できるため省略する次に上記のように構成したＤＲＡ
Ｍ１２の入力回路部２０の作用について説明する。
も、入力回路部２０と同様に入力初段回路及びラッチ回
路が備えられている。そして、出力回路部の入力初段回
路においても、同様に駆動信号Ｓ１に基づいて動作制御
されるようになっている。従って、出力回路部の説明
は、上記説明した入力回路部を理解することで容易に理
解できるため省略する次に上記のように構成したＤＲＡ
Ｍ１２の入力回路部２０の作用について説明する。
【００５６】今、ＣＰＵ１１はＤＲＡＭ１２に対してＬ
レベルのチップセレクト信号ＸＣＳ及びリード信号を出
力している。又、ＣＰＵ１１は外部クロック生成装置１
３に対してデータを読み出すための制御信号が出力され
ている。外部クロック生成装置１３はこの制御信号に応
答してＤＲＡＭ１２に対して外部クロックＣＬＫを出力
している。
レベルのチップセレクト信号ＸＣＳ及びリード信号を出
力している。又、ＣＰＵ１１は外部クロック生成装置１
３に対してデータを読み出すための制御信号が出力され
ている。外部クロック生成装置１３はこの制御信号に応
答してＤＲＡＭ１２に対して外部クロックＣＬＫを出力
している。
【００５７】従って、ＤＲＡＭ１２は動作状態にある。
又、ＤＲＡＭ１２の内部パルス生成回路２４は外部クロ
ックＣＬＫに基づいて内部クロックＣＬＫ２を生成し駆
動信号生成回路２５及び各ラッチ回路２２に出力する。
ラッチ回路２２はこの内部クロックＣＬＫ２のＨレベル
に立ち上がっている状態の時に入力初段回路２１から出
力されるデータ（データＤ１〜Ｄｎを反転増幅させたデ
ータＤ１ｉ〜Ｄｎｉ）をラッチする。又、ラッチ回路２
２はこの内部クロックＣＬＫ２のＬレベルに立ち下がっ
ている状態の時に入力初段回路２１から出力されるデー
タＤ１ｉ〜Ｄｎｉをラッチしない。
又、ＤＲＡＭ１２の内部パルス生成回路２４は外部クロ
ックＣＬＫに基づいて内部クロックＣＬＫ２を生成し駆
動信号生成回路２５及び各ラッチ回路２２に出力する。
ラッチ回路２２はこの内部クロックＣＬＫ２のＨレベル
に立ち上がっている状態の時に入力初段回路２１から出
力されるデータ（データＤ１〜Ｄｎを反転増幅させたデ
ータＤ１ｉ〜Ｄｎｉ）をラッチする。又、ラッチ回路２
２はこの内部クロックＣＬＫ２のＬレベルに立ち下がっ
ている状態の時に入力初段回路２１から出力されるデー
タＤ１ｉ〜Ｄｎｉをラッチしない。
【００５８】さらに、駆動信号生成回路２５は、Ｌレベ
ルのチップセレクト信号ＸＣＳと内部クロックＣＬＫ２
とに基づいて同内部クロックＣＬＫ２を駆動信号Ｓ１と
して各入力初段回路２１の第３ＮＭＯＳトランジスタＴ
５に出力している。
ルのチップセレクト信号ＸＣＳと内部クロックＣＬＫ２
とに基づいて同内部クロックＣＬＫ２を駆動信号Ｓ１と
して各入力初段回路２１の第３ＮＭＯＳトランジスタＴ
５に出力している。
【００５９】従って、各入力初段回路２１は、駆動信号
Ｓ１（内部クロックＣＬＫ２）のＨレベルに立ち上がっ
ている状態の時には動作状態となり、外部入力端子Ｐ１
〜Ｐｎからそれぞれ供給されるデータＤ１〜Ｄｎを反転
増幅しラッチ回路２２に出力する。又、各入力初段回路
２１はこの駆動信号Ｓ１（内部クロックＣＬＫ２）のＬ
レベルに立ち下がっている状態の時には非動作状態とな
り、たとえ外部入力端子Ｐ１〜ＰｎからデータＤ１〜Ｄ
ｎが供給されても反転増幅することはない。
Ｓ１（内部クロックＣＬＫ２）のＨレベルに立ち上がっ
ている状態の時には動作状態となり、外部入力端子Ｐ１
〜Ｐｎからそれぞれ供給されるデータＤ１〜Ｄｎを反転
増幅しラッチ回路２２に出力する。又、各入力初段回路
２１はこの駆動信号Ｓ１（内部クロックＣＬＫ２）のＬ
レベルに立ち下がっている状態の時には非動作状態とな
り、たとえ外部入力端子Ｐ１〜ＰｎからデータＤ１〜Ｄ
ｎが供給されても反転増幅することはない。
【００６０】従って、ＤＲＡＭ１２が動作状態にある時
には、各入力初段回路２１は、駆動信号Ｓ１に基づいて
動作状態と非動作状態に制御される。そして、この動作
状態と非動作状態は、次段のラッチ回路２２のラッチ動
作の時に動作状態となるように制御される。その結果、
次段のラッチ回路２２がラッチ動作をしない時には、入
力初段回路２１は非動作状態になって入力初段回路２１
内に無用な電流が流れない。
には、各入力初段回路２１は、駆動信号Ｓ１に基づいて
動作状態と非動作状態に制御される。そして、この動作
状態と非動作状態は、次段のラッチ回路２２のラッチ動
作の時に動作状態となるように制御される。その結果、
次段のラッチ回路２２がラッチ動作をしない時には、入
力初段回路２１は非動作状態になって入力初段回路２１
内に無用な電流が流れない。
【００６１】次に、上記した実施形態の特徴を以下に記
載する。 ○本実施形態は、入力初段回路２１を、駆動信号Ｓ１に
て次段のラッチ回路２２がラッチ動作を行っているとき
動作状態にし、ラッチ回路２２がラッチ動作を行ってい
ないとき非動作状態になるようにした。
載する。 ○本実施形態は、入力初段回路２１を、駆動信号Ｓ１に
て次段のラッチ回路２２がラッチ動作を行っているとき
動作状態にし、ラッチ回路２２がラッチ動作を行ってい
ないとき非動作状態になるようにした。
【００６２】従って、入力初段回路２１（出力回路部も
同様に）の消費電力の低減を図ることができ、ひいては
ＤＲＡＭ１２自体及びＤＲＡＭ１２を制御するシステム
全体の低消費電力化に貢献することができる。
同様に）の消費電力の低減を図ることができ、ひいては
ＤＲＡＭ１２自体及びＤＲＡＭ１２を制御するシステム
全体の低消費電力化に貢献することができる。
【００６３】○本実施形態は、駆動信号Ｓ１を既存の内
部パルス生成回路２４で生成される内部クロックＣＬＫ
２とＣＰＵ１１から供給される既存のチップセレクト信
号ＸＣＳとで生成した。従って、駆動信号Ｓ１を生成す
るための特別な信号をつくるとともに、その新たな信号
のための新たな信号生成回路をＤＲＡＭ１２内に形成す
る必要がなく、ＤＲＡＭ１２の不必要な回路規模の増大
を防止することができる。
部パルス生成回路２４で生成される内部クロックＣＬＫ
２とＣＰＵ１１から供給される既存のチップセレクト信
号ＸＣＳとで生成した。従って、駆動信号Ｓ１を生成す
るための特別な信号をつくるとともに、その新たな信号
のための新たな信号生成回路をＤＲＡＭ１２内に形成す
る必要がなく、ＤＲＡＭ１２の不必要な回路規模の増大
を防止することができる。
【００６４】又、ＤＲＡＭ１２内で駆動信号Ｓ１は生成
される。その結果、各入力初段回路２１に供給される駆
動信号Ｓ１は、例えば外部装置から供給される駆動信号
に比べて、遅延及びノイズの問題を考慮することなく各
入力初段回路２１を制御することができる。
される。その結果、各入力初段回路２１に供給される駆
動信号Ｓ１は、例えば外部装置から供給される駆動信号
に比べて、遅延及びノイズの問題を考慮することなく各
入力初段回路２１を制御することができる。
【００６５】○しかも、本実施形態の内部パルス生成回
路２４は４個のインバータ２４ａ〜２４ｄという簡単な
回路で構成されているため、ＤＲＡＭ１２の回路規模を
増大させない。同様に、駆動信号生成回路２５もアンド
回路２５ａとインバータ２５ｂという簡単な回路で構成
されているため、ＤＲＡＭ１２の回路規模を増大させな
い。
路２４は４個のインバータ２４ａ〜２４ｄという簡単な
回路で構成されているため、ＤＲＡＭ１２の回路規模を
増大させない。同様に、駆動信号生成回路２５もアンド
回路２５ａとインバータ２５ｂという簡単な回路で構成
されているため、ＤＲＡＭ１２の回路規模を増大させな
い。
【００６６】尚、上記実施形態に限定されるものではな
く、以下のように実施してもよい。本実施形態では、内
部パルス生成回路２４を複数個（実施形態では４個）の
インバータ４ａ〜４ｄで構成したが、図７に示すように
ノア回路２４ｅと２個のインバータ２４ｆ，２４ｇで構
成してもよい。又、図８に示すように、内部パルス生成
回路２４をナンド回路２４ｈと３個のインバータ２４ｉ
〜２４ｋで構成してもよい。さらに、図９に示すよう
に、内部パルス生成回路２４を外部クロックラッチ回路
２４ｎとタイマ回路２４ｍとで構成してもよい。即ち、
外部クロックラッチ回路２４ｎは、予め定められた周期
の内部クロックＣＬＫ２を外部クロックＣＬＫの周期に
基づいてを出力する。そして、外部クロックラッチ回路
２４ｎはタイマ回路２４ｍからの信号に基づいて外部ク
ロックＣＬＫの周期を計時してその周期が変更した時に
は内部クロックＣＬＫ２の発生タイミング及び周期も変
更させるようにしたものである。
く、以下のように実施してもよい。本実施形態では、内
部パルス生成回路２４を複数個（実施形態では４個）の
インバータ４ａ〜４ｄで構成したが、図７に示すように
ノア回路２４ｅと２個のインバータ２４ｆ，２４ｇで構
成してもよい。又、図８に示すように、内部パルス生成
回路２４をナンド回路２４ｈと３個のインバータ２４ｉ
〜２４ｋで構成してもよい。さらに、図９に示すよう
に、内部パルス生成回路２４を外部クロックラッチ回路
２４ｎとタイマ回路２４ｍとで構成してもよい。即ち、
外部クロックラッチ回路２４ｎは、予め定められた周期
の内部クロックＣＬＫ２を外部クロックＣＬＫの周期に
基づいてを出力する。そして、外部クロックラッチ回路
２４ｎはタイマ回路２４ｍからの信号に基づいて外部ク
ロックＣＬＫの周期を計時してその周期が変更した時に
は内部クロックＣＬＫ２の発生タイミング及び周期も変
更させるようにしたものである。
【００６７】内部パルス生成回路２４をＰＬＬ（Phase-
Locked-Loop ）回路やＤＬＬ（Delay-Locked-Loop ）回
路で実施してもよい。この場合、外部クロックＣＬＫの
相対変化に対応した内部クロックＣＬＫ２を生成するこ
とができる。
Locked-Loop ）回路やＤＬＬ（Delay-Locked-Loop ）回
路で実施してもよい。この場合、外部クロックＣＬＫの
相対変化に対応した内部クロックＣＬＫ２を生成するこ
とができる。
【００６８】ＤＲＡＭ１２内に内部パルス生成回路２４
及び駆動信号生成回路２５をそれぞれ複数個形成して、
それぞれの内部パルス生成回路２４及び駆動信号生成回
路２５に対して対応する複数の入力初段回路２１を割り
当てるようにして実施してもよい。この場合、ＤＲＡＭ
１２の大容量化及び多ビットに対応して入力回路部２０
及び出力回路部が増大したときにおける各入力回路部２
０及び出力回路部中の入力初段回路２１の動作バラツキ
を防止することができる。
及び駆動信号生成回路２５をそれぞれ複数個形成して、
それぞれの内部パルス生成回路２４及び駆動信号生成回
路２５に対して対応する複数の入力初段回路２１を割り
当てるようにして実施してもよい。この場合、ＤＲＡＭ
１２の大容量化及び多ビットに対応して入力回路部２０
及び出力回路部が増大したときにおける各入力回路部２
０及び出力回路部中の入力初段回路２１の動作バラツキ
を防止することができる。
【００６９】又、内部パルス生成回路２４をＤＲＡＭ１
２内で形成せずに外部装置で生成して実施してもよい。
本実施形態では、ＤＲＡＭ１２が動作状態において内部
クロックＣＬＫ２を駆動信号Ｓ１として入力初段回路２
１に出力した。これを図１０に示すように、外部クロッ
クＣＬＫを駆動信号Ｓ１として出力するようにしてもよ
い。この場合、図５おいて、内部クロックＣＬＫ２に代
えて外部クロックＣＬＫをアンド回路２４ａに供給する
必要がある。このようにしても、次段がラッチ動作を行
っている期間中には入力初段回路２１が動作状態となる
ため、上記実施形態と同様にデータを確実にラッチでき
るとともに、消費電力の低減を図ることができる。
２内で形成せずに外部装置で生成して実施してもよい。
本実施形態では、ＤＲＡＭ１２が動作状態において内部
クロックＣＬＫ２を駆動信号Ｓ１として入力初段回路２
１に出力した。これを図１０に示すように、外部クロッ
クＣＬＫを駆動信号Ｓ１として出力するようにしてもよ
い。この場合、図５おいて、内部クロックＣＬＫ２に代
えて外部クロックＣＬＫをアンド回路２４ａに供給する
必要がある。このようにしても、次段がラッチ動作を行
っている期間中には入力初段回路２１が動作状態となる
ため、上記実施形態と同様にデータを確実にラッチでき
るとともに、消費電力の低減を図ることができる。
【００７０】又、図１１に示すように、駆動信号Ｓ１を
外部クロックＣＬＫと内部クロックＣＬＫ２が共にＨレ
ベルの時にＨレベルとなるように実施してもよい。この
場合、内部クロックＣＬＫ２と外部クロックＣＬＫとを
新たなアンド回路に供給し、その新たなアンド回路の出
力をアンド回路２４ａに内部クロックＣＬＫ２に代えて
供給する必要がある。このようにしても、次段がラッチ
動作を行っている期間中には入力初段回路２１が動作状
態となるため、上記実施形態と同様にデータを確実にラ
ッチできるとともに、動作時間が短いためさらに消費電
力の低減を図ることができる。
外部クロックＣＬＫと内部クロックＣＬＫ２が共にＨレ
ベルの時にＨレベルとなるように実施してもよい。この
場合、内部クロックＣＬＫ２と外部クロックＣＬＫとを
新たなアンド回路に供給し、その新たなアンド回路の出
力をアンド回路２４ａに内部クロックＣＬＫ２に代えて
供給する必要がある。このようにしても、次段がラッチ
動作を行っている期間中には入力初段回路２１が動作状
態となるため、上記実施形態と同様にデータを確実にラ
ッチできるとともに、動作時間が短いためさらに消費電
力の低減を図ることができる。
【００７１】本実施形態では、チップセレクト信号ＸＣ
Ｓと内部クロックＣＬＫ２とで駆動信号Ｓ１を生成した
が、内部クロックＣＬＫ２のみで駆動信号Ｓ１としてそ
のまま使用してもよい。この場合、駆動信号生成回路２
５が不要となり、回路規模の増大を抑えることができ
る。又、外部クロックＣＬＫを直接駆動信号Ｓ１として
使用してもよい。
Ｓと内部クロックＣＬＫ２とで駆動信号Ｓ１を生成した
が、内部クロックＣＬＫ２のみで駆動信号Ｓ１としてそ
のまま使用してもよい。この場合、駆動信号生成回路２
５が不要となり、回路規模の増大を抑えることができ
る。又、外部クロックＣＬＫを直接駆動信号Ｓ１として
使用してもよい。
【００７２】本実施形態では、ＤＲＡＭ１２の入力初段
回路２１がチップセレクト信号ＸＣＳに基づいて制御さ
れるものであったが、例えば、クロックイネーブル信号
ＣＫＥが入力初段回路に供給されるように構成された半
導体集積回路装置についてはチップセレクト信号ＸＣＳ
に代えて該クロックイネーブル信号ＣＫＥを動作制御信
号として具体化してもよい。
回路２１がチップセレクト信号ＸＣＳに基づいて制御さ
れるものであったが、例えば、クロックイネーブル信号
ＣＫＥが入力初段回路に供給されるように構成された半
導体集積回路装置についてはチップセレクト信号ＸＣＳ
に代えて該クロックイネーブル信号ＣＫＥを動作制御信
号として具体化してもよい。
【００７３】本実施形態では、半導体記憶装置としてＤ
ＲＡＭ１２に具体化したが、スタティックＲＡＭ、ＲＯ
Ｍ、ＥＥＰＲＯＭ等のその他の半導体記憶装置に実施し
たり、半導体記憶装置以外の入出力回路部を備えた半導
体集積回路装置に具体化してもよい。
ＲＡＭ１２に具体化したが、スタティックＲＡＭ、ＲＯ
Ｍ、ＥＥＰＲＯＭ等のその他の半導体記憶装置に実施し
たり、半導体記憶装置以外の入出力回路部を備えた半導
体集積回路装置に具体化してもよい。
【００７４】
【発明の効果】請求項１〜３に記載の発明によれば、半
導体集積回路装置に設けた入力初段回路の消費電力の低
減を図ることができる。
導体集積回路装置に設けた入力初段回路の消費電力の低
減を図ることができる。
【００７５】請求項４に記載の発明によれば、半導体集
積回路装置に設けた入力初段回路の消費電力の低減を図
ることができるとともに、入力初段回路をラッチ回路の
動作タイミングと同期して動作状態と非動作状態に制御
することができる。
積回路装置に設けた入力初段回路の消費電力の低減を図
ることができるとともに、入力初段回路をラッチ回路の
動作タイミングと同期して動作状態と非動作状態に制御
することができる。
【００７６】請求項５に記載の発明によれば、半導体記
憶装置に設けられている入力初段回路の消費電力の低減
を図ることができる。請求項６及び７に記載の発明によ
れば、半導体集積回路装置に設けた入力初段回路の消費
電力の低減を図ることができる。
憶装置に設けられている入力初段回路の消費電力の低減
を図ることができる。請求項６及び７に記載の発明によ
れば、半導体集積回路装置に設けた入力初段回路の消費
電力の低減を図ることができる。
【００７７】請求項８に記載の発明によれば、特別な外
部装置を付帯することなく特別に駆動信号を生成するた
めの外部装置を付帯する必要がないとともに、遅延及び
ノイズを含まない駆動信号を生成することができる。半
導体集積回路装置に設けた入力初段回路の消費電力の低
減を図ることができる。
部装置を付帯することなく特別に駆動信号を生成するた
めの外部装置を付帯する必要がないとともに、遅延及び
ノイズを含まない駆動信号を生成することができる。半
導体集積回路装置に設けた入力初段回路の消費電力の低
減を図ることができる。
【００７８】請求項９に記載の発明によれば、半導体記
憶装置に設けられている入力初段回路の消費電力の低減
が図れる。請求項１０に記載の発明によれば、半導体集
積回路装置に設けた入力初段回路を構成するカレントミ
ラー形差動増幅回路の消費電力の低減を図ることができ
る。
憶装置に設けられている入力初段回路の消費電力の低減
が図れる。請求項１０に記載の発明によれば、半導体集
積回路装置に設けた入力初段回路を構成するカレントミ
ラー形差動増幅回路の消費電力の低減を図ることができ
る。
【００７９】請求項１１に記載の発明によれば、半導体
集積回路装置に設けた入力初段回路の消費電力の低減を
図ることができるとともに、入力初段回路をラッチ回路
の動作タイミングと同期して動作状態と非動作状態に制
御することができる。
集積回路装置に設けた入力初段回路の消費電力の低減を
図ることができるとともに、入力初段回路をラッチ回路
の動作タイミングと同期して動作状態と非動作状態に制
御することができる。
【００８０】請求項１２に記載の発明によれば、内部ク
ロックを生成する内部パルス生成回路を簡単な遅延回路
で構成することができる。請求項１３に記載の発明は、
前記駆動信号を生成する駆動信号生成回路を簡単な論理
積回路で構成することができる。
ロックを生成する内部パルス生成回路を簡単な遅延回路
で構成することができる。請求項１３に記載の発明は、
前記駆動信号を生成する駆動信号生成回路を簡単な論理
積回路で構成することができる。
【００８１】請求項１４に記載の発明によれば、半導体
記憶路装置の消費電力の低減を図ることができる。
記憶路装置の消費電力の低減を図ることができる。
【図１】 半導体記憶装置のシステム構成図。
【図２】 半導体記憶装置内の入力回路部を説明するた
めの回路図。
めの回路図。
【図３】 入力初段回路を説明するための回路図。
【図４】 内部パルス生成回路を説明するための回路
図。
図。
【図５】 駆動信号生成回路を説明するための回路図。
【図６】 入力回路部の動作を説明するためのタイムチ
ャート。
ャート。
【図７】 内部パルス生成回路の別例を説明するための
回路図。
回路図。
【図８】 内部パルス生成回路の別例を説明するための
回路図。
回路図。
【図９】 内部パルス生成回路の別例を説明するための
回路図。
回路図。
【図１０】 駆動信号の別例を説明するための波形図。
【図１１】 駆動信号の別例を説明するための波形図。
【図１２】 従来の入力回路部を説明するための回路
図。
図。
【図１３】 従来の入力回路部の動作を説明するための
タイムチャート。
タイムチャート。
１１ 中央処理装置 １２ 半導体記憶装置（ＤＲＡＭ） １３ 外部クロック生成装置 ２０ 入力回路部 ２１ 入力初段回路 ２２ ラッチ回路 ２３ 基準電圧生成回路 ２４ 内部パルス生成回路 ２５ 駆動信号生成回路 Ｓ１ 駆動信号 ＣＬＫ 外部クロック ＣＬＫ２ 内部クロック
Claims (14)
- 【請求項１】 入力されたデータを増幅して次段の回路
に出力する入力初段回路を備えた半導体集積回路装置に
おける入力初段回路の駆動方法において、 前記入力初段回路を外部クロックに基づいて生成された
駆動信号に基づいて動作状態と非動作状態にさせて、そ
の動作状態の時に前記データを増幅して次段の回路に出
力させるようにした半導体集積回路装置における入力初
段回路の駆動方法。 - 【請求項２】 入力されたデータを増幅して次段の回路
に出力する入力初段回路を備え、外部装置からの動作制
御信号に基づいて動作状態となる半導体集積回路装置に
おける入力初段回路の駆動方法において、 前記半導体集積回路装置が動作制御信号に基づいて動作
状態のとき、前記入力初段回路を外部クロックに基づい
て生成された駆動信号に基づいて周期的に動作状態と非
動作状態にさせて、動作状態の時に前記データを増幅し
て次段の回路に出力させるようにした半導体集積回路装
置における入力初段回路の駆動方法。 - 【請求項３】 請求項１又は２に記載の半導体集積回路
装置における入力初段回路の駆動方法において、 前記入力初段回路は、カレントミラー形差動増幅回路で
あり、そのカレントミラー形差動増幅回路に備えられた
定電流制御のためのトランジスタが前記駆動信号に基づ
いてオン・オフの制御されるようにした。 - 【請求項４】 請求項１乃至３のいずれか１に記載の半
導体集積回路装置における入力初段回路の駆動方法にお
いて、 前記外部クロックは、前記駆動信号を生成するための内
部クロックを生成する信号であって、その内部クロック
は前記入力初段回路の次段に設けられたラッチ回路の動
作タイミングの制御にも使用されるものである。 - 【請求項５】 請求項１乃至４に記載の半導体集積回路
装置における入力初段回路の駆動方法において、前記半
導体集積回路装置は半導体記憶装置である。 - 【請求項６】 入力されたデータを増幅して次段の回路
に出力する入力初段回路を備えた半導体集積回路装置に
おいて、 外部クロックに基づいて駆動信号を生成するパルス駆動
信号生成回路を設け、その駆動信号に基づいて前記入力
初期回路を動作状態と非動作状態にさせて、その動作状
態の時に前記データを増幅して次段の回路に出力させる
ようにした半導体集積回路装置。 - 【請求項７】 入力されたデータを増幅して次段の回路
に出力する入力初段回路を備え、外部装置からの動作制
御信号に基づいて動作状態となる半導体集積回路装置に
おいて、 前記半導体集積回路装置が動作制御信号に基づいて動作
状態のとき、外部クロックに基づいて駆動信号を生成す
るパルス駆動生成回路を設け、その駆動信号に基づいて
前記入力初段回路を周期的に動作状態と非動作状態にさ
せて、動作状態の時に前記データを増幅して次段の回路
に出力させるようにした半導体集積回路装置。 - 【請求項８】 請求項６又は７に記載の半導体集積回路
装置において、 前記パルス駆動信号生成回路は半導体集積回路装置内に
形成した。 - 【請求項９】 請求項６乃至８のいずれか１に記載の半
導体集積回路装置において、前記半導体集積回路装置は
半導体記憶装置である。 - 【請求項１０】 請求項６乃至９のいずれか１に記載の
半導体集積回路装置において、 前記入力初段回路はカレントミラー形差動増幅回路であ
り、そのカレントミラー形差動増幅回路に備えられた定
電流制御のためのトランジスタのゲートに対して前記パ
ルス駆動信号生成回路部からの駆動信号が供給され、そ
の駆動信号に基づいて前記トランジスタをオン・オフの
制御するようにした。 - 【請求項１１】 請求項６乃至１０のいずれか１に記載
の半導体集積回路装置において、 前記パルス駆動信号生成回路部は、 前記外部クロックに基づいて前記駆動信号を生成するた
めの内部クロックを生成する内部パルス生成回路と、 前記内部クロックと前記半導体集積回路装置を動作状態
にするための動作制御信号とで前記駆動信号を生成する
駆動信号生成回路とを備え、 前記入力初段回路は、該入力初段回路から出力されるデ
ータをラッチするラッチ回路を備え、 そのラッチ回路は、前記内部クロックにて動作タイミン
グが制御されるようにした。 - 【請求項１２】 請求項１１に記載の半導体集積回路装
置において、 前記内部パルス生成回路は、外部クロックを所定の時間
遅延させて内部クロックを生成する遅延回路である。 - 【請求項１３】 請求項１１に記載の半導体集積回路装
置において、 前記駆動信号生成回路は、駆動信号を得るために前記内
部クロックと前記動作制御信号とを論理積する論理積回
路を備えた。 - 【請求項１４】 請求項９に記載の半導体記憶路装置
と、 前記半導体記憶装置に対して該半導体記憶装置を動作状
態にするための動作制御信号を供給する中央処理装置と
前記半導体記憶装置に対して該半導体記憶装置の動作サ
イクルための内部クロックを生成するための外部クロッ
クを供給するための外部クロック生成装置とからなる半
導体記憶装置の制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9183629A JPH1131386A (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路装置における入力初段回路の駆動方法、半導体集積回路装置及び半導体記憶装置の制御装置 |
| KR1019980014136A KR19990013355A (ko) | 1997-07-09 | 1998-04-21 | 반도체 집적 회로 장치의 입력 초단 회로 구동 방법, 반도체집적 회로 장치 및 반도체 기억 장치의 제어 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9183629A JPH1131386A (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路装置における入力初段回路の駆動方法、半導体集積回路装置及び半導体記憶装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131386A true JPH1131386A (ja) | 1999-02-02 |
Family
ID=16139123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9183629A Withdrawn JPH1131386A (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路装置における入力初段回路の駆動方法、半導体集積回路装置及び半導体記憶装置の制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1131386A (ja) |
| KR (1) | KR19990013355A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4831899B2 (ja) * | 2001-08-28 | 2011-12-07 | 富士通セミコンダクター株式会社 | 半導体集積回路及びクロック制御方法 |
-
1997
- 1997-07-09 JP JP9183629A patent/JPH1131386A/ja not_active Withdrawn
-
1998
- 1998-04-21 KR KR1019980014136A patent/KR19990013355A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990013355A (ko) | 1999-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |