KR19990013355A - 반도체 집적 회로 장치의 입력 초단 회로 구동 방법, 반도체집적 회로 장치 및 반도체 기억 장치의 제어 장치 - Google Patents

반도체 집적 회로 장치의 입력 초단 회로 구동 방법, 반도체집적 회로 장치 및 반도체 기억 장치의 제어 장치 Download PDF

Info

Publication number
KR19990013355A
KR19990013355A KR1019980014136A KR19980014136A KR19990013355A KR 19990013355 A KR19990013355 A KR 19990013355A KR 1019980014136 A KR1019980014136 A KR 1019980014136A KR 19980014136 A KR19980014136 A KR 19980014136A KR 19990013355 A KR19990013355 A KR 19990013355A
Authority
KR
South Korea
Prior art keywords
circuit
drive signal
signal
internal clock
semiconductor integrated
Prior art date
Application number
KR1019980014136A
Other languages
English (en)
Inventor
다카시마사토시
Original Assignee
세키자와다다시
후지쓰가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와다다시, 후지쓰가부시키가이샤 filed Critical 세키자와다다시
Publication of KR19990013355A publication Critical patent/KR19990013355A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있는 반도체 집적 회로 장치를 제공한다. 내부 펄스 발생 회로(24)는 외부 클록(CLK)을 입력하여 내부 클록(CLK2)을 생성하고 래치 회로(22)와 구동 신호 발생 회로(25)로 출력한다. 래치 회로(22)는 내부 클록(CLK2)의 주기로 입력 초단 회로(21)로부터의 데이터를 수신한다. 구동 신호 발생 회로(25)는 내부 클록(CLK2)과 칩 선택 신호(XCS)로 구동 신호를 생성하여 입력 초단 회로(21)에 출력한다. 입력 초단 회로(21)는 구동 신호(S1)에 따라서 주기적으로 동작 상태와 비동작 상태로 제어된다.

Description

반도체 집적 회로 장치의 입력 초단 회로 구동 방법, 반도체 집적 회로 장치 및 반도체 기억 장치의 제어 장치
본 발명은 반도체 집적 장치 장치에 구비한 입력 초단 회로의 구동 방법, 반도체 집적 회로 장치 및 반도체 기억 장치의 제어 장치에 관한 것이다.
최근, 반도체 집적 회로 장치는 점점 대용량화되어 가고 있다. 대용량화에 따라 반도체 집적 회로 장치내의 입출력 회로의 수도 증가 일로를 걷고 있다. 또한, 반도체 집적 회로 장치에 있어서는 저소비 전력화도 요구되고 있다. 따라서, 이들 증가하는 입출력 회로에 대해서도 저소비 전력화를 꾀할 필요가 있다.
반도체 집적 회로 장치, 예컨대 DRAM등의 반도체 기억 장치는 데이터량의 증대에 따라 한층더 고집적화가 도모되고 있다. 그 결과, 그 데이터량의 증대에 따라 입력 회로 및 출력 회로의 수는 증대하고 있다.
도 12는 종래의 일반적인 데이터 입력 회로부를 나타낸다. 데이터 입력 회로(50)는 입력 초단 회로(51)와 래치 회로(52)로 구성되어 있다. 한편, 데이터 출력 회로도 마찬가지로 입력 초단 회로(51)와 래치 회로(52)로 구성되어 있다.
입력 초단 회로(51)는 커런트 미러형 차동 증폭 회로로서, 데이터 처리의 고속화에 따른 소(小) 진폭의 데이터(D)를 확실하게 판별한다는 점에서, 예컨대 CMOS 트랜지스터로 이루어지는 입력 초단 회로보다 뛰어나다. 이 입력 초단 회로(51)는 2개의 인핸스먼트형 P 채널 MOS 트랜지스터(이하, 단지 PMOS 트랜지스터라 한다)(51a, 51b)와, 3개의 인핸스먼트형 N 채널 MOS 트랜지스터(이하, 단지 NMOS 트랜지스터라 한다)(51c∼51e)를 구비하고 있다.
정전류 제어용의 제3 NMOS 트랜지스터(51e)의 게이트에는 선택 신호(SX)를 입력한다. 선택 신호(SX)는 외부 장치(CPU)로부터 공급되는 반도체 집적 회로 장치를 동작 상태로 하기 위한 동작 제어 신호로서의 칩 선택 신호(XCS)를 인버터(53)로 반전시켜 생성되고 있다. L(Low) 레벨의 칩 선택 신호(XCS)가 공급되면, 입력 초단 회로부(51)는 동작 상태로 된다. 제1 NMOS 트랜지스터(51c)의 게이트에는 데이터(D)가 입력된다. 제2 NMOS 트랜지스터(51d)의 게이트에는 기준 전압 Vref 이 입력된다.
데이터(D)의 레벨이 기준 전압 Vref보다 높으면, 제1 NMOS 트랜지스터(51c)의 드레인으로부터 L 레벨의 데이터 신호(Di)가 래치 회로(52)에 출력된다. 데이터(D)의 레벨이 기준 전압 Vref 보다 낮으면, 제1 NMOS 트랜지스터(51c)의 드레인으로부터 H(High) 레벨의 데이터 신호(Di)가 래치 회로(52)에 출력된다. 그리고, 래치 회로(52)는 클록(CLK1)의 예컨대, 상승 신호에 응답하여 입력 초단 회로(51)로부터 제공된 데이터 신호(Di)를 수신한다. 클록(CLK1)은 외부 장치(클록 생성 장치)로부터 공급된 예컨대, 시스템 클록등의 외부 클록에 근거하여 내부 회로에서 생성된 클록이다.
그런데, 입력 초단 회로(51)는 외부 장치(CPU)로부터의 L 레벨의 칩 선택 신호(XCS)로 동작 제어되고, 래치 회로(52)는 내부의 회로에서 생성된 클록(CLK1)으로 제어되고 있다.
상세히 설명하면, L 레벨의 칩 선택 신호(XCS)가 공급되고 있어 반도체 기억 장치가 동작 상태에 있을 경우, 래치 회로(52)는 내부의 회로에서 생성된 클록(CLK1)으로 제어되고 있기 때문에, 그 내부 회로의 제어로 래치 동작을 행하고 있는 상태와 래치 동작을 행하고 있지 않은 상태로 할 수 있다. 이것에 대하여, 입력 회로부(51)는 칩 선택 신호(XCS)에 의해 직접 제어되고 있기 때문에, 항상 동작 상태에 있다. 즉, 반도체 기억 장치가 동작 상태에 있어서, 래치 회로(52)가 래치 동작을 행하고 있지 않은 상태에 있더라도 입력 초단 회로(51)는 동작 상태에 있다. 따라서, 입력 초단 회로(51)는 불필요한 동작을 행하여 필요없는 전력을 소비하고 있었다. 또한, 데이터 출력 회로부에 구성된 입력 초단 회로도 같은 문제를 갖고 있었다.
본 발명의 목적은 반도체 집적 회로 장치가 동작 상태에 있더라도, 입력 초단 회로를 필요할 때에 동작시킬 수 있도록 하여, 소비 전력의 저감을 꾀할 수 있는 반도체 집적 회로 장치에 있어서의 입력 초단 회로의 구동 방법, 반도체 집적 회로 장치 및 반도체 기억 장치의 제어 장치를 제공하는 것에 있다.
도 1은 반도체 기억 장치의 시스템 구성도.
도 2는 반도체 기억 장치내의 입력 회로부를 설명하기 위한 회로도.
도 3은 입력 초단 회로를 설명하기 위한 회로도.
도 4는 내부 펄스 발생 회로를 설명하기 위한 회로도.
도 5는 구동 신호 발생 회로를 설명하기 위한 회로도.
도 6은 입력 회로부의 동작을 설명하기 위한 타임 챠트.
도 7은 내부 펄스 발생 회로의 다른 예를 설명하기 위한 회로도.
도 8은 내부 펄스 발생 회로의 다른 예를 설명하기 위한 회로도.
도 9는 내부 펄스 발생 회로의 다른 예를 설명하기 위한 회로도.
도 10은 구동 신호의 다른 예를 설명하기 위한 파형도.
도 11은 구동 신호의 다른 예를 설명하기 위한 파형도.
도 12는 종래의 입력 회로부를 설명하기 위한 회로도.
도 13은 종래의 입력 회로부의 동작을 설명하기 위한 타임 챠트.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 중앙 처리 장치
12 : 반도체 기억 장치(DRAM)
13 : 외부 클록 생성 장치
20 : 입력 회로부
21 : 입력 초단 회로
22 : 래치 회로
23 : 기준 전압 발생 회로
24 : 내부 펄스 발생 회로
25 : 구동 신호 발생 회로
S1 : 구동 신호
CLK : 외부 클록
CLK2 : 내부 클록
본 발명은 입력된 데이터를 증폭하여 다음 단의 회로에 출력하는 입력 초단 회로를 구비한 반도체 집적 회로 장치의 입력 초단 회로 구동 방법에 있어서, 상기 입력 초단 회로를 외부 클록에 근거하여 생성된 구동 신호에 따라서 동작 상태와 비동작 상태로 하게 하고, 그 동작 상태일 때에 상기 데이터를 증폭하여 다음 단의 회로에 출력시키도록 하였다.
또한, 입력된 데이터를 증폭하여 다음 단의 회로에 출력하는 입력 초단 회로를 구비하고, 외부 장치로부터의 동작 제어 신호에 따라서 동작 상태로 되는 반도체 집적 회로 장치의 입력 초단 회로 구동 방법에 있어서, 상기 반도체 집적 회로 장치가 동작 제어 신호에 따라서 동작 상태일 때, 상기 입력 초단 회로를 외부 클록에 근거하여 생성된 구동 신호에 따라서 주기적으로 동작 상태와 비동작 상태에 하게 하고, 동작 상태일 때에 상기 데이터를 증폭하여 다음 단의 회로에 출력시키도록 하였다.
반도체 집적 회로 장치에 있어서의 입력 초단 회로의 구동 방법에 있어서, 상기 입력 초단 회로가 커런트 미러형 차동 증폭 회로이고, 그 커런트 미러형 차동 증폭 회로에 구비된 정전류 제어를 위한 트랜지스터가 상기 구동 신호에 따라서 온·오프 제어되도록 한 것이다.
반도체 집적 회로 장치에 있어서의 입력 초단 회로의 구동 방법에 있어서, 상기 외부 클록은 상기 구동 신호를 생성하기 위한 내부 클록을 생성하는 신호이고, 그 내부 클록은 상기 입력 초단 회로의 다음 단에 구비된 래치 회로의 동작 타이밍의 제어에도 사용되는 것이다.
반도체 집적 회로 장치에 있어서의 입력 초단 회로의 구동 방법에 있어서, 상기 반도체 집적 회로 장치가 반도체 기억 장치로 구성된 것이다.
입력된 데이터를 증폭하여 다음 단의 회로에 출력하는 입력 초단 회로를 구비한 반도체 집적 회로 장치에 있어서, 외부 클록에 근거하여 구동 신호를 생성하는 펄스 구동 신호 발생 회로를 구비하고, 그 구동 신호에 따라서 상기 입력 초단 회로를 동작 상태와 비동작 상태로 하게 하며, 그 동작 상태일 때에 상기 데이터를 증폭하여 다음 단의 회로에 출력시키도록 하였다.
입력된 데이터를 증폭하여 다음 단의 회로에 출력하는 입력 초단 회로를 구비하고, 외부 장치로부터의 동작 제어 신호에 따라서 동작 상태로 되는 반도체 집적 회로 장치에 있어서, 상기 반도체 집적 회로 장치가 동작 제어 신호에 따라서 동작 상태일 때, 외부 클록에 따라서 구동 신호를 생성하는 펄스 구동 발생 회로를 구비하고, 그 구동 신호에 따라서 상기 입력 초단 회로를 주기적으로 동작 상태와 비동작 상태로 하게 하며, 동작 상태일 때에 상기 데이터를 증폭하여 다음 단의 회로에 출력시키도록 하였다.
반도체 집적 회로 장치에 있어서, 상기 펄스 구동 신호 발생 회로를 반도체 집적 회로 장치내에 형성하였다.
반도체 집적 회로 장치에 있어서, 상기 반도체 집적 회로 장치를 반도체 기억 장치로 하였다.
반도체 집적 회로 장치에 있어서, 상기 입력 초단 회로를 커런트 미러형 차동 증폭 회로로 구성하고, 그 커런트 미러형 차동 증폭 회로에 구비된 정전류 제어를 위한 트랜지스터의 게이트에 대하여 상기 펄스 구동 신호 발생 회로부로부터 구동 신호가 공급되고, 그 구동 신호에 따라서 상기 트랜지스터를 온·오프 제어하도록 하였다.
반도체 집적 회로 장치에 있어서, 상기 펄스 구동 신호 발생 회로부는 상기 외부 클록에 따라서 상기 구동 신호를 생성하기 위한 내부 클록을 생성하는 내부 펄스 발생 회로와, 상기 내부 클록과 상기 반도체 집적 회로 장치를 동작 상태로 하기 위한 동작 제어 신호로 상기 구동 신호를 생성하는 구동 신호 발생 회로를 구비하며, 상기 입력 초단 회로는 이 입력 초단 회로로부터 출력되는 데이터를 래치하는 래치 회로를 구비하고, 그 래치 회로는 상기 내부 클록으로 동작 타이밍이 제어되도록 하였다.
반도체 집적 회로 장치에 있어서, 상기 내부 펄스 발생 회로가 외부 클록을 소정 시간 지연시켜 내부 클록을 생성하는 지연 회로로 구성되어 있다.
반도체 집적 회로 장치에 있어서, 상기 구동 신호 발생 회로가 구동 신호를 얻기 위해서 상기 내부 클록과 상기 동작 제어 신호를 논리곱 논리 연산하는 논리곱 회로를 구비한 구성이다.
반도체 집적 회로 장치와, 상기 반도체 집적 회로 장치에 대하여 이 반도체 집적 회로 장치를 동작 상태로 하기위한 동작 제어 신호를 공급하는 중앙 처리 장치와, 상기 반도체 기억 장치에 대하여 이 반도체 기억 장치의 동작 사이클을 위한 내부 클록을 생성하기 위한 외부 클록을 공급하기 위한 외부 클록 생성 장치로 이루어지는 반도체 기억 장치의 제어 장치이다.
입력 초단 회로는 동작 상태와 비동작 상태로 되고, 동작 상태일 때에 입력된 데이터를 증폭하여 다음 단의 회로에 출력한다. 그 결과, 입력 초단 회로는 동작 상태일 때 전력을 소비하고 비동작 상태일 때 전력을 소비하지 않기 때문에, 소비 전력의 저감을 꾀할 수 있다.
반도체 집적 회로 장치가 동작 상태에 있을 때, 입력 초단 회로는 주기적으로 동작 상태와 비동작 상태로 되고, 동작 상태일 때에 입력된 데이터를 증폭하여 다음 단의 회로에 출력한다. 그 결과, 입력 초단 회로는 동작 상태일 때 전력을 소비하고 비동작 상태일 때 전력을 소비하지 않기 때문에, 소비 전력의 저감을 꾀할 수 있다.
커런트 미러형 차동 증폭 회로에 구비된 정전류 제어를 위한 트랜지스터가 온 상태일 때, 차동 증폭하여 다음 단에 출력한다. 또, 상기 트랜지스터가 오프 상태일 때, 이 트랜지스터를 통해 전류가 흐르지 않기 때문에 소비되는 전류는 없다.
래치 회로에 대하여 입력 초단 회로의 동작 상태와 비동작 상태와 동기한 동작 타이밍으로 용이하게 제어할 수 있다.
반도체 기억 장치에 구비되어 있는 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있다.
본 발명은 펄스 구동 신호 발생 회로에서 생성된 구동 신호에 따라서 입력 초단 회로는 동작 상태와 비동작 상태로 되고, 동작 상태일 때에 입력된 데이터를 증폭하여 다음 단의 회로에 출력한다. 그 결과, 입력 초단 회로는 동작 상태일 때 전력을 소비하고 비동작 상태일 때 전력을 소비하지 않기 때문에, 소비 전력의 저감을 꾀할 수 있다.
펄스 구동 신호 발생 회로에서 생성된 구동 신호에 따라서 입력 초단 회로는 반도체 집적 회로 장치가 동작 상태중에 있어서 주기적으로 동작 상태와 비동작 상태로 되고, 동작 상태일 때에 입력된 데이터를 증폭하여 다음 단의 회로에 출력한다. 그 결과, 입력 초단 회로는 동작 상태일 때 전력을 소비하고 비동작 상태일 때 전력을 소비하지 않기 때문에, 소비 전력의 저감을 꾀할 수 있다.
반도체 집적 회로 장치내에서 구동 신호를 생성할 수 있다. 그 결과, 특별히 구동 신호를 생성하기 위한 외부 장치를 부대(附帶)할 필요가 없을 뿐만 아니라, 예컨대 외부 장치로부터 공급되는 지연 및 노이즈 등을 포함하는 구동 신호와 비교하여, 지연 및 노이즈를 포함하지 않는 구동 신호를 생성할 수 있다.
반도체 기억 장치에 구비되어 있는 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있다.
커런트 미러형 차동 증폭 회로에 구비된 정전류 제어를 위한 트랜지스터가 펄스 구동 신호 발생 회로로부터의 구동 신호에 의해 온 되었을 때, 차동 증폭하여 다음 단에 출력한다. 또한, 상기 트랜지스터가 펄스 구동 신호 발생 회로로부터의 구동 신호에 의해 오프되었을 때, 이 트랜지스터를 통해 전류가 흐르지 않기 때문에 소비되는 전류는 없다.
래치 회로는 입력 초단 회로로부터 출력되는 데이터를 내부 클록에 근거하여 래치 동작한다. 입력 초단 회로를 구동 신호에 의해 래치 회로의 래치 동작과 동기한 동작 상태와 비동작 상태로 용이하게 제어할 수 있다.
반도체 집적 회로 장치에 있어서, 상기 내부 클록을 생성하는 내부 펄스 발생 회로는 지연 회로로 구성할 수 있다.
반도체 집적 회로 장치에 있어서, 상기 구동 신호를 생성하는 구동 신호 발생 회로는 논리곱 회로로 구성할 수 있다.
반도체 기억 장치는 중앙 처리 장치로부터의 동작 제어 신호에 따라서 동작 상태로 된다. 반도체 기억 장치는 외부 클록 생성 장치로부터 외부 클록을 입력한다. 이 외부 클록에 따라서 반도체 기억 장치내에 구비되어 있는 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있다.
이하, 본 발명을 구체화한 일 실시 형태를 도면에 의거하여 설명한다. 도 1은 전자 기기에 구비된 독출 및 재기록가능한 반도체 기억 장치(DRAM)의 시스템 구성을 나타낸다. 전자 기기는 중앙 처리 장치(칩·셋트도 포함한다)(이하, CPU라 한다)(11), DRAM(12) 및 외부 클록 생성 장치(13)를 구비하고 있다. CPU(11), DRAM(12) 및 외부 클록 생성 장치(13)는 본 실시 형태에서는 각각 하나의 칩으로 형성되어 있다.
CPU(11)는 도시하지 않는 버스를 통하여 DRAM(12)으로부터의 리드 데이터를 입력함과 동시에 도시하지 않은 외부 장치사이에서 데이터의 주고 받음을 행한다. CPU(11)는 DRAM(12)에 대하여 동작 제어 신호로서의 칩 선택 신호(XCS), 리드 신호, 라이트 신호 등을 공급한다. 칩 선택 신호(XCS)는 DRAM(12)을 선택하는 신호로서, DRAM(12)을 동작 상태와 비동작 상태중 어느 한쪽의 상태로 하는 신호이다. 본 실시 형태에서는 칩 선택 신호(XCS)가 L 레벨일 때에는 DRAM(12)은 동작 상태로 되고, 칩 선택 신호(XCS)가 H 레벨일 때에는 DRAM(12)은 비동작 상태로 된다. 리드 신호는 DRAM(12)을 독출 모드로 하기 위한 신호이다. 또, 라이트 신호는 기록 모드로 하기 위한 신호이다.
또한, CPU(11)는 외부 클록 생성 장치(13)에 대하여 각종 제어 신호를 출력한다. 외부 클록 생성 장치(13)는 각종 제어 신호에 따라서 시스템 클록으로서의 외부 클록(CLK)을 생성하여 DRAM(12)에 공급한다. 외부 클록(CLK)은 데이터의 독출 및 기록 동작의 사이클을 결정하는 신호이다.
DRAM(12)는 상기 CPU(11)로부터의 L 레벨의 칩 선택 신호(XCS)에 따라서 비동작 상태에서 동작 상태로 된다. 동작 상태에 있어서, DRAM(12)은 리드 신호에 따라서 데이터 판독 모드로 된다. 데이터 판독 모드에 있어서, DRAM(12)은 외부 장치로부터의 데이터를 상기 외부 클록(CLK)에 근거하여 생성되는 내부 클록(CLK2)에 동기하여 리드 동작을 행한다. 그리고, DRAM(12)은 이들 각 신호에 따라서 어드레스 버스로부터 입력되는 어드레스 신호로 지정되는 어드레스의 메모리 셀의 데이터가 데이터 버스로부터 독출된다. 그리고, 이 독출된 데이터는 버스를 통해 CPU(11)나 외부 장치에 출력된다.
또, 동작 상태에 있어서, DRAM(12)은 라이트 신호에 따라서 데이터 기록 모드로 된다. 그리고, 데이터 기록 모드에 있어서, DRAM(12)은 마찬가지로 상기 내부 클록(CLK2)에 동기하여 라이트 동작을 행한다. DRAM(12)은 이들 각 신호에 따라서 어드레스 버스로부터 입력되는 어드레스 신호로 지정되는 어드레스의 메모리 셀에 데이터를 기록한다.
도 2는 DRAM(12)에 있어서의 데이터 입력 회로부의 구성을 설명하기 위한 주요부 블록도이다. 데이터 입력 회로부(20)는 각 외부 입력 단자(P1∼Pn)에 각각 장치되어 있다. 데이터 입력 회로부(20)는 입력 초단 회로(21)와 래치 회로(22)를 구비하고 있다. 각 입력 초단 회로(21)는 외부 입력 단자(P1∼Pn)를 통해 CPU(11) 또는 그 밖의 외부 장치로부터 각각 출력되어 오는 데이터(D1∼Dn)를 입력한다. 각 입력 초단 회로(21)는 그 데이터(D1∼Dn)를 증폭하고, 그 증폭한 데이터(D1∼Dn)를 다음 단의 래치 회로(22)에 각각 공급한다.
도 3은 데이터(D1)를 입력하는 입력 초단 회로(21)의 전기 회로를 나타낸다. 한편, 다른 입력 초단 회로(21)는 입력하는 데이터가 다를 뿐이고 모두 동일한 회로 구성이기 때문에, 설명의 편의상, 도 3에 도시하는 입력 초단 회로(21)만 설명하고 다른 입력 초단 회로(21)의 설명은 생략한다.
입력 초단 회로(21)는 커런트 미러형 차동 증폭 회로로서, 커런트 미러부를 형성하기 위한 2개의 인핸스먼트형 P 채널 MOS 트랜지스터(이하, 단순히 제1, 제2 PMOS 트랜지스터라 한다)(T1, T2)와, 차동 증폭부를 형성하기 위한 2개의 인핸스먼트형 N 채널 MOS 트랜지스터(이하, 단순히 제1, 제2 NMOS 트랜지스터라 한다)(T3, T4), 및, 정전류 제어 및 동작 제어부를 형성하기 위한 제3 NMOS 트랜지스터(T5)를 구비하고 있다.
제1 및 제2 PMOS 트랜지스터(T1, T2)는 각각 소오스 단자를 구비하고, 그 소오스 단자에 높은 전위의 전원 전압 Vcc이 각각 공급되고 있다. 제1 및 제2 PMOS 트랜지스터(T1, T2)의 게이트 단자는 서로 접속되어 있음과 동시에 제2 PMOS 트랜지스터(T2)의 드레인 단자에 접속되어 있다.
제1 NMOS 트랜지스터(T3)는 드레인 단자를 구비하고, 그 드레인 단자는 제1 PMOS 트랜지스터(T1)의 드레인 단자에 접속되어 있음과 동시에 다음 단의 래치 회로(22)에 접속되어 있다. 제1 NMOS 트랜지스터(T3)의 게이트 단자는 상기 외부 입력 단자(P1)에 접속되어, 데이터(D1)가 입력된다.
제2 NMOS 트랜지스터(T4)는 드레인 단자를 구비하고, 그 드레인 단자는 제2 PMOS 트랜지스터(T2)의 드레인 단자에 접속되어 있다. 제2 NMOS 트랜지스터(T4)의 게이트 단자는 DRAM(12)내에 형성된 기준 전압 발생 회로(23)에 접속되고, 그 기준 전압 발생 회로(23)로부터 기준 전압 Vref 이 공급된다.
제1 및 제2 NMOS 트랜지스터(T3, T4)의 소오스 단자는 서로 접속되고, 제3 NMOS 트랜지스터(T5)의 드레인 단자에 접속되어 있다. 제3 NMOS 트랜지스터(T5)는 소오스 단자를 구비하고, 그 소오스 단자에 접지 전압인 낮은 전위의 전원 전압이 공급되고 있다.
제3 NMOS 트랜지스터(T5)는 게이트 단자를 구비하고, 그 게이트 단자는 구동 신호 발생 회로(25)로부터의 구동 신호(S1)를 입력한다. 따라서, 구동 신호(S1)가 H 레벨일 때, 제3 NMOS 트랜지스터(T5)는 온 상태로 되고, 입력 초단 회로(21)는 동작 상태로 된다. 구동 신호(S1)가 L 레벨일 때, 제3 NMOS 트랜지스터(T5)는 오프 상태로 되고, 입력 초단 회로(21)는 비동작 상태로 된다. 이 비동작 상태에 있어서는, 제3 NMOS 트랜지스터(T5)가 오프되어 있기 때문에, 제1 및 제2 NMOS 트랜지스터(T3, T4)에는 드레인 전류가 흐르지 않는다.
한편, 동작 상태에 있어서, 상기 데이터(D1)의 레벨(내용)이 기준 전압 Vref보다 높을 때, 제1 NMOS 트랜지스터(T3)에는 높은 드레인 전류가 흐르고, 제2 NMOS 트랜지스터(T4)에는 낮은 드레인 전류가 흐른다. 그 결과, 제1 NMOS 트랜지스터(T3)의 드레인 단자의 전위는 낮은 전위로 된다. 반대로 데이터(D1)의 레벨이 기준 전압 Vref보다 낮을 때, 제1 NMOS 트랜지스터(T3)에는 낮은 드레인 전류가 흐르고, 제2 NMOS 트랜지스터(T4)에는 높은 드레인 전류가 흐른다. 그 결과, 제1 NMOS 트랜지스터(T3)의 드레인 단자의 전위는 높은 전위로 된다. 그리고, 제1 NMOS 트랜지스터(T4)의 드레인 단자의 전압이 데이터(D1)에 대한 데이터(D1i)로서 다음 단의 래치 회로(22)에 공급된다. 래치 회로(22)는 입력 초단 회로(21)로부터 공급되는 데이터(D1i)를 내부 펄스 발생 회로(24)로부터의 내부 클록(CLK2)의 상승(또는 하강) 신호에 동기하여 래치하여 다음 단의 도시하지 않은 내부 회로에 공급한다.
도 4는 DRAM(12)내에 형성된 펄스 구동 신호 발생 회로를 구성하는 내부 펄스 발생 회로(24)의 전기 회로를 도시한다. 내부 펄스 발생 회로(24)는 지연 회로를 형성하는 4개의 인버터(24a∼24d)로 구성되어 있다. 내부 펄스 발생 회로(24)는 상기 외부 클록 생성 장치(13)로부터의 외부 클록(CLK)을 입력한다. 외부 클록(CLK)은 제1∼제4 인버터(24a∼24d)를 통해 내부 클록(CLK2)으로서 출력된다. 외부 클록(CLK)은 제1∼제4 인버터(24a∼24d)에 의해 그 반전 타이밍이 지연되게 되고, 본 실시 형태에서는 도 6에 도시하는 바와 같이 그 지연 시간을 「td」라 하고 있다. 내부 펄스 발생 회로(24)에서 생성된 내부 클록(CLK2)은 상기 래치 회로(22)에 공급된다. 따라서, 래치 회로(22)는 내부 클록(CLK2)의 주기로 입력 초단 회로(21)로부터의 데이터를 수신한다.
내부 펄스 발생 회로(24)의 내부 클록(CLK2)은 구동 신호 발생 회로(25)에 공급된다. 도 5는 DRAM(12)내에 형성된 펄스 구동 신호 발생 회로를 구성하는 구동 신호 발생 회로(25)의 전기 회로를 도시한다. 구동 신호 발생 회로(25)는 논리곱 회로(25a)와 인버터(25b)로 구성되어 있다. 구동 신호 발생 회로(25)는 내부 클록(CLK2)과 동시에 CPU(11)로부터의 칩 선택 신호(XCS)를 입력한다.
내부 클록(CLK2)은 논리곱 회로(25a)에 공급된다. 또, 칩 선택 신호(XCS)는 인버터(25b)를 통해 논리곱 회로(25a)에 공급된다. 논리곱 회로(25a)는 양 신호(CLK2, XCS)에 따라서 구동 신호(S1)를 각 입력 초단 회로(21)의 제3 NMOS 트랜지스터(T5)의 게이트 단자에 공급한다.
상세히 설명하면, 논리곱 회로(25a)는 L 레벨의 칩 선택 신호(XCS)가 구동 신호 발생 회로(25)에 공급되어 있는 상태에서는, 내부 클록(CLK2)를 구동 신호(S1)로서 출력한다. 따라서, 각 입력 초단 회로(21)는 DRAM(12)이 동작 상태에 있을 때에는, 내부 클록(CLK2)이 H 레벨 상태에 있을 때에 동작 상태로 되고, L 레벨 상태에 있을 때에 비동작 상태로 된다.
또, 논리곱 회로(25a)는 H 레벨의 칩 선택 신호(XCS)가 구동 신호 발생 회로(25)에 공급되어 있는 상태에서는, 내부 클록(CLK2)의 유무에 관계없이 L 레벨의 구동 신호(S1)를 출력한다. 따라서, 이 때에는, 각 입력 초단 회로(21)는 원래부터, DRAM(12) 자체가 비동작 상태로 되어 있다.
한편, DRAM(12)의 출력 회로부에 있어서도, 입력 회로부(20)와 마찬가지로 입력 초단 회로 및 래치 회로가 구비되어 있다. 그리고, 출력 회로부의 입력 초단 회로에 있어서도, 마찬가지로 구동 신호(S1)에 따라서 동작제어되도록 되어 있다. 따라서, 출력 회로부의 설명은 상기 설명한 입력 회로부를 이해함으로써 용이하게 이해할 수 있기 때문에 생략한다.
다음에, 상기와 같이 구성한 DRAM(12)의 입력 회로부(20)의 작용에 대하여 설명한다.
현재, CPU(11)는 DRAM(12)에 대하여 L 레벨의 칩 선택 신호(XCS) 및 리드 신호를 출력하고 있다. 또, CPU(11)는 외부 클록 생성 장치(13)에 대하여 데이터를 독출하기 위한 제어 신호가 출력되고 있다. 외부 클록 생성 장치(13)는 이 제어 신호에 응답하여 DRAM(12)에 대하여 외부 클록(CLK)을 출력하고 있다.
따라서, DRAM(12)은 동작 상태에 있다. 또, DRAM(12)의 내부 펄스 발생 회로(24)는 외부 클록(CLK)에 근거하여 내부 클록(CLK2)을 생성하고 구동 신호 발생 회로(25) 및 각 래치 회로(22)에 출력한다. 래치 회로(22)는 그 내부 클록(CLK2)이 H 레벨로 상승하고 있는 상태일 때에 입력 초단 회로(21)로부터 출력되는 데이터(데이터(D1∼Dn)를 반전 증폭시킨 데이터(D1i∼Dni)를 래치한다. 또한, 래치 회로(22)는 이 내부 클록(CLK2)이 L 레벨로 하강하고 있는 상태일 때에 입력 초단 회로(21)로부터 출력되는 데이터(D1i∼Dni)를 래치하지 않는다.
더욱이, 구동 신호 발생 회로(25)는 L 레벨의 칩 선택 신호(XCS)와 내부 클록(CLK2)에 따라서 내부 클록(CLK2)을 구동 신호(S1)로서 각 입력 초단 회로(21)의 제3 NMOS 트랜지스터(T5)에 출력하고 있다.
따라서, 각 입력 초단 회로(21)는 구동 신호(S1)(내부 클록(CLK2))가 H 레벨로 상승하고 있는 상태일 때에는 동작 상태로 되어, 외부 입력 단자(P1∼Pn)로부터 각각 공급되는 데이터(D1∼Dn)를 반전 증폭하여 래치 회로(22)에 출력한다. 또한, 각 입력 초단 회로(21)는 이 구동 신호(S1)(내부 클록(CLK2))가 L 레벨로 하강하고 있는 상태일 때에는 비동작 상태로 되어, 가령 외부 입력 단자(P1∼Pn)로부터 데이터(D1∼Dn)가 공급되더라도 반전 증폭하지는 않는다.
따라서, DRAM(12)이 동작 상태에 있을 때에는, 각 입력 초단 회로(21)는 구동 신호(S1)에 따라서 동작 상태와 비동작 상태로 제어된다. 그리고, 이 동작 상태와 비동작 상태는 다음 단의 래치 회로(22)의 래치 동작시에 동작 상태로 되도록 제어된다. 그 결과, 다음 단의 래치 회로(22)가 래치 동작을 하지 않을 때에는 입력 초단 회로(21)는 비동작 상태로 되어 입력 초단 회로(21)내에 불필요한 전류가 흐르지 않는다.
다음에, 상기한 실시 형태의 특징을 이하에 기재한다.
본 실시 형태는 입력 초단 회로(21)를 구동 신호(S1)로써 다음 단의 래치 회로(22)가 래치 동작을 행하고 있을 때 동작 상태로 하고, 래치 회로(22)가 래치 동작을 행하고 있지 않을 때 비동작 상태가 되도록 하였다.
따라서, 입력 초단 회로(21)(출력 회로부도 동일함)의 소비 전력의 저감을 꾀할 수 있을 뿐만 아니라, 나아가서는 DRAM(12) 자체 및 DRAM(12)을 제어하는 시스템 전체의 저소비 전력화에 공헌할 수 있다.
본 실시 형태는 구동 신호(S1)를 기존의 내부 펄스 발생 회로(24)에서 생성되는 내부 클록(CLK2)과 CPU(11)로부터 공급되는 기존의 칩 선택 신호(XCS)로 생성하였다. 따라서, 구동 신호(S1)를 생성하기 위한 특별한 신호를 생성함과 동시에, 그 새로운 신호를 위한 새로운 신호 발생 회로를 DRAM(12)내에 형성할 필요가 없으므로, DRAM(12)의 불필요한 회로 규모의 증대를 방지할 수 있다.
또한, DRAM(12)내에서 구동 신호(S1)는 생성된다. 그 결과, 각 입력 초단 회로(21)에 공급되는 구동 신호(S1)는, 예컨대 외부 장치로부터 공급되는 구동 신호와 비교하여, 지연 및 노이즈의 문제를 고려하지 않고 각 입력 초단 회로(21)를 제어할 수 있다.
더욱이, 본 실시 형태의 내부 펄스 발생 회로(24)는 4개의 인버터(24a∼24d)라고 하는 간단한 회로로 구성되어 있기 때문에, DRAM(12)의 회로 규모를 증대시키지 않는다. 마찬가지로, 구동 신호 발생 회로(25)도 논리곱 회로(25a)와 인버터 회로(25b)라고 하는 간단한 회로로 구성되어 있기 때문에, DRAM(12)의 회로 규모를 증대시키지 않는다.
한편, 상기 실시 형태에 한정되는 것이 아니라, 아래와 같이 실시하여도 좋다. 본 실시 형태에서는, 내부 펄스 발생 회로(24)를 복수개(실시 형태에서는 4개)의 인버터(4a∼4d)로 구성하였지만, 도 7에 도시하는 바와 같이 부정논리합(NOR) 회로(24e)와 2개의 인버터(24f, 24g)로 구성하여도 좋다. 또, 도 8에 도시한 바와 같이, 내부 펄스 발생 회로(24)를 부정논리곱 회로(24h)와 3개의 인버터(24i∼24k)로 구성하여도 좋다. 더욱이, 도 9에 도시하는 바와 같이, 내부 펄스 발생 회로(24)를 외부 클록 래치(24n)와 타이머 회로(24m)로 구성하여도 좋다. 즉, 외부 클록 래치 회로(24n)는 미리 정해진 주기의 내부 클록(CLK2)을 외부 클록(CLK)의 주기에 따라서 출력한다. 그리고, 외부 클록 래치 회로(24n)는 타이머 회로(24m)로부터의 신호에 따라서 외부 클록(CLK)의 주기를 계시(計時)하여 그 주기가 변경하였을 때에는 내부 클록(CLK2)의 발생 타이밍 및 주기도 변경시키도록 한 것이다.
내부 펄스 발생 회로(24)를 PLL(Phase-Locked-Loop ; 위상동기루프) 회로나 DLL(Delay-Locked-Loop ; 지연동기루프) 회로에서 실시하여도 좋다. 이 경우, 외부 클록(CLK)의 상대 변화에 대응한 내부 클록(CLK2)을 생성할 수 있다.
DRAM(12)내에 내부 펄스 발생 회로(24) 및 구동 신호 발생 회로(25)를 각각 복수개 형성하여, 각각의 내부 펄스 발생 회로(24) 및 구동 신호 발생 회로(25)에 대하여 대응하는 복수의 입력 초단 회로(21)를 할당하도록 하여 실시하여도 좋다. 이 경우, DRAM(12)의 대용량화 및 다(多)비트에 대응하여 입력 회로부(20) 및 출력 회로부가 증대하였을 때에 있어서의 각 입력 회로부(20) 및 출력 회로부중의 입력 초단 회로(21)의 동작 격차를 방지할 수 있다.
또한, 내부 펄스 발생 회로(24)를 DRAM(12)내에서 형성하지 않고 외부 장치에서 생성하여 실시하여도 좋다.
본 실시 형태에서는 DRAM(12)이 동작 상태에서 내부 클록(CLK2)을 구동 신호(S1)로서 입력 초단 회로(21)에 출력하였다. 이것을 도 10에 도시하는 바와 같이, 외부 클록(CLK)을 구동 신호(S1)로서 출력하도록 하여도 좋다. 이 경우, 도 5에 있어서, 내부 클록(CLK2) 대신에 외부 클록(CLK)을 논리곱 회로(24a)에 공급할 필요가 있다. 이렇게 하여도, 다음 단이 래치 동작을 행하고 있는 기간중에는 입력 초단 회로(21)가 동작 상태로 되기 때문에, 상기 실시 형태와 같이 데이터를 확실히 래치할 수 있을 뿐만 아니라, 소비 전력의 저감을 꾀할 수 있다.
또한, 도 11에 도시하는 바와 같이, 구동 신호(S1)를 외부 클록(CLK)과 내부 클록(CLK2)이 동시에 H 레벨일 때에 H 레벨로 되도록 실시하여도 좋다. 이 경우, 내부 클록(CLK2)과 외부 클록(CLK)을 새로운 논리곱 회로에 공급하고, 그 새로운 논리곱 회로의 출력을 논리곱 회로(24a)에 내부 클록(CLK2) 대신에 공급할 필요가 있다. 이렇게 하여도, 다음 단이 래치 동작을 행하고 있는 기간중에는 입력 초단 회로(21)가 동작 상태로 되기 때문에, 상기 실시 형태와 마찬가지로 데이터를 확실히 래치할 수 있을 뿐만 아니라, 동작 시간이 짧기 때문에 더욱 소비 전력의 저감을 꾀할 수 있다.
본 실시 형태에서는, 칩 선택 신호(XCS)와 내부 클록(CLK2)으로 구동 신호(S1)를 생성하였지만, 내부 클록(CLK2)만으로 구동 신호(S1)로서 그대로 사용하여도 무방하다. 이 경우, 구동 신호 발생 회로(25)가 불필요해져, 회로 규모의 증대를 억제할 수 있다. 또한, 외부 클록(CLK)을 직접 구동 신호(S1)로서 사용하여도 좋다.
본 실시 형태에서는, DRAM(12)의 입력 초단 회로(21)가 칩 선택 신호(XCS)에 따라서 제어되는 것이었지만, 예컨대, 클록 인에이블 신호(CKE)가 입력 초단 회로에 공급되도록 구성된 반도체 집적 회로 장치에 대해서는 칩 선택 신호(XCS) 대신에 이 클록 인에이블 신호(CKE)를 동작 제어 신호로서 구체화하여도 좋다.
본 실시 형태에서는, 반도체 기억 장치로서 DRAM(12)으로 구체화하였지만, 정적 RAM, ROM, EEPROM 등의 그 외의 반도체 기억 장치로 실시하거나, 반도체 기억 장치 이외의 입출력 회로부를 구비한 반도체 집적 회로 장치로 구체화하여도 좋다.
본발명에 의하면 다음에 기술된 것과 같은 주요 효과를 가질 수 있다.
반도체 집적 회로 장치에 구비된 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있다.
반도체 집적 회로 장치에 구비된 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있음과 동시에, 입력 초단 회로를 래치 회로의 동작 타이밍과 동기하여 동작 상태와 비동작 상태로 제어할 수 있다.
반도체 기억 장치에 구비되어 있는 입력 초단 회로의 소비 전력의 저감을 꾀활 수 있으며, 반도체 집적 회로 장치에 구비된 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있다.
특별한 외부 장치를 부대하지 않아 특별히 구동 신호를 생성하기 위한 외부 장치를 부대할 필요가 없음과 동시에, 지연 및 노이즈를 포함하지 않은 구동 신호를 생성할 수 있다.
반도체 집적 회로 장치에 구비된 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있으며, 반도체 기억 장치에 구비되어 있는 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있다.
반도체 집적 회로 장치에 구비된 입력 초단 회로를 구성하는 커런트 미러형 차동 증폭 회로의 소비 전력의 저감을 꾀할 수 있다.
반도체 집적 회로 장치에 구비된 입력 초단 회로의 소비 전력의 저감을 꾀할 수 있음과 동시에, 입력 초단 회로를 래치회로의 동작 타이밍과 동기하여 동작 상태와 비동작 상태로 제어할 수 있다.
내부 클록을 생성하는 내부 펄스 발생 회로를 간단한 지연 회로로 구성할 수 있으며, 상기 구동 신호를 생성하는 구동 신호 발생 회로를 간단한 논리곱 회로로 구성할 수 있고, 반도체 기억 장치의 소비 전력의 저감을 꾀할 수 있다.

Claims (29)

  1. 입력 데이터를 증폭하여 다음 단의 회로에 출력하는 반도체 집적 회로 장치의 초단 회로를 구동하는 방법에 있어서,
    외부 클록에 의해 발생된 구동 신호에 따라 동작 상태와 비동작 상태 사이에서 상기 초단 회로를 전환시키는 단계와;
    상기 초단 회로가 동작 상태에 있는 경우, 상기 초단 회로가 상기 입력 데이터를 증폭하여 다음 단의 회로에 제공하도록 하는 단계를 포함하는 것을 특징으로 하는 초단 회로 구동 방법.
  2. 제1항에 있어서, 상기 초단 회로는 정전류 제어를 수행하며 상기 구동 신호에 의해 전환되는 트랜지스터를 갖는 커런트 미러형 차동 증폭 회로인 것을 특징으로 하는 초단 회로 구동 방법.
  3. 제1항에 있어서, 상기 외부 클록은 상기 구동 신호를 발생시키는 내부 클록을 발생하는데 사용되며, 상기 내부 클록은 다음 단의 회로에 제공된 래치 회로의 동작 타이밍을 제어하는데 사용되는 것을 특징으로 하는 초단 회로 구동 방법.
  4. 제1항에 있어서, 상기 반도체 집적 회로 장치는 반도체 기억 장치인 것을 특징으로 하는 초단 회로 구동 방법.
  5. 입력 데이터를 증폭하여 다음 단의 회로에 제공하며 외부 회로로부터 제공된 구동 제어 신호에 기초하여 동작 상태로 설정되는 반도체 집적 회로 장치의 초단 회로를 구동하는 방법에 있어서,
    상기 반도체 집적 회로 장치가 상기 구동 제어 신호에 근거한 동작 상태에 있는 경우 구동 신호에 따라 동작 상태와 비동작 상태 사이에서 상기 초단 회로를 전환시키는 단계와;
    상기 초단 회로가 동작 상태에 있는 경우, 상기 초단 회로가 상기 입력 데이터를 증폭하여 다음 단의 회로에 제공하도록 하는 단계를 포함하는 것을 특징으로 하는 초단 회로 구동 방법.
  6. 제5항에 있어서, 상기 초단 회로는 정전류 제어를 수행하며 상기 구동 신호에 의해 전환되는 트랜지스터를 갖는 커런트 미러형 차동 증폭 회로인 것을 특징으로 하는 초단 회로 구동 방법.
  7. 제5항에 있어서, 상기 외부 클록은 상기 구동 신호를 발생시키는 내부 클록을 발생하는데 사용되며, 상기 내부 클록은 다음 단의 회로에 제공된 래치 회로의 동작 타이밍을 제어하는데 사용되는 것을 특징으로 하는 초단 회로 구동 방법.
  8. 제5항에 있어서, 상기 반도체 집적 회로 장치는 반도체 기억 장치인 것을 특징으로 하는 초단 회로 구동 방법.
  9. 입력 데이터를 증폭하여 다음 단의 회로에 제공하는 초단 회로와;
    외부 클록에 근거하여 구동 신호를 발생시키는 구동 신호 발생 회로를 구비하며,
    상기 초단 회로는 동작 상태와 비동작 상태 사이에서 전환되어, 상기 초단 회로가 동작 상태에 있는 경우, 입력 데이터를 증폭하여 다음 단의 회로에 제공하는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제9항에 있어서, 상기 반도체 집적 회로 장치는 반도체 기억 장치인 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제9항에 있어서, 상기 초단 회로는 정전류 제어를 수행하며 상기 구동 신호 발생 회로로부터 제공된 구동 신호에 근거하여 전환되는 트랜지스터를 갖는 커런트 미러형 차동 증폭 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제9항에 있어서, 상기 구동 신호 발생 회로는 외부 클록에 근거하여 구동 신호를 발생시키는 내부 클록 신호를 생성하는 내부 클록 발생 회로를 구비하며, 상기 내부 클록과 구동 제어 신호에 근거하여 구동 신호를 발생시키며,
    상기 초단 회로는 상기 내부 클록 신호에 응답하여 제어되며, 상기 초단 회로로부터 출력된 데이터를 래치하는 래치 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제12항에 있어서, 상기 내부 클록 발생 회로는 외부 클록을 소정 시간 지연시켜 내부 클록을 발생시키는 지연 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제9항에 있어서, 상기 구동 신호 발생 회로는 내부 클록 신호와 구동 제어 신호를 수신하여 구동 신호를 제공하는 논리곱 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 외부 회로로부터 제공된 구동 제어 신호에 응답하여 동작 상태로 설정된 반도체 집적 회로 장치에 있어서,
    입력 데이터를 증폭하여 다음 단의 회로에 제공하는 초단 회로와;
    상기 반도체 집적 회로 장치가 동작 상태에 있는 경우 외부 클록에 근거하여 구동 신호를 발생시키는 구동 신호 발생 회로를 구비하며,
    상기 초단 회로를 동작 상태와 비동작 상태 사이에서 전환시키며, 상기 초단 회로는 상기 장치가 동작 상태에 있는 경우 입력 데이터를 증폭하여 다음 단의 회로에 제공하는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제15항에 있어서, 상기 반도체 집적 회로 장치는 반도체 기억 장치인 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제15항에 있어서, 상기 초단 회로는 정전류 제어를 수행하며 상기 구동 신호 발생 회로로부터 제공된 구동 신호에 근거하여 전환되는 트랜지스터를 갖는 커런트 미러형 차동 증폭 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제15항에 있어서, 상기 구동 신호 발생 회로는 구동 신호를 발생시키는 내부 클록을 생성하며, 내부 클록와 구동 제어 신호에 근거하여 구동 신호를 발생시키고,
    상기 초단 회로는 상기 내부 클록에 반응하여 제어되며 증폭된 데이터를 래치하는 래치 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제18항에 있어서, 상기 내부 클록 발생 회로는 외부 클록을 소정 시간 지연시켜 내부 클록을 발생시키는 지연 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제15항에 있어서, 상기 구동 신호 발생 회로는 내부 클록 신호와 구동 제어 신호를 수신하여 구동 신호를 제공하는 논리곱 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제15항에 기재된 반도체 기억 장치에 있어서,
    상기 반도체 기억 장치에 접속되며,
    상기 기억 장치에 구동 신호를 제공하여 상기 기억 장치가 동작 상태가 되도록 설정하는 중앙 처리 장치와;
    상기 기억 장치의 동작 사이클을 결정하기 위해 내부 클록을 발생시키는 내부 클록 발생 회로와;
    외부 클록을 상기 내부 클록 발생 회로에 제공하는 외부 클록 발생 회로를 구비하는 외부 제어기를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  22. 반도체 집적 회로 장치의 초단 회로를 구동시키는 방법에 있어서,
    외부 클록 신호로부터 내부 클록 신호를 발생시키는 단계와;
    상기 내부 클록 신호와 칩 선택 신호에 근거하여 구동 신호를 발생시키는 단계와;
    상기 구동 신호에 응답하여 동작 상태와 비동작 상태 사이에서 초단 회로를 전환시키는 단계를 포함하고, 상기 초단 회로가 비동작 상태에 있는 경우, 상기 초단 회로는 입력 데이터를 증폭하여 다음 단의 회로에 제공하는 것을 특징으로 하는 초단 회로 구동 방법.
  23. 클록 신호와 칩 선택 신호를 수신하여 구동 신호를 발생시키는 구동 신호 발생 회로와;
    높은 전위의 전원에 접속된 소오스를 갖는 제1 PMOS 트랜지스터와;
    높은 전위의 전원에 접속된 소오스 및 상기 제1 PMOS 트랜지스터의 게이트와 드레인에 접속된 게이트를 가지며 상기 제1 PMOS 트랜지스터와 상이한 커런트 미러를 형성하는 제2 PMOS 트랜지스터와;
    상기 제1 PMOS 트랜지스터의 드레인에 접속된 드레인 및 외부 입력 단자에 접속된 게이트를 갖는 제1 NMOS 트랜지스터와;
    상기 제2 PMOS 트랜지스터의 드레인에 접속된 드레인, 기준 전압 발생 회로에 접속된 게이트 및 상기 제1 NMOS 트랜지스터의 소오스에 접속된 소오스를 가지며, 상기 제1 NMOS 트랜지스터와 함께 차동 증폭기를 형성하는 제2 NMOS 트랜지스터와;
    상기 제1 및 제2 NMOS 트랜지스터의 소오스에 접속된 드레인, 접지에 접속된 소오스 및 구동 신호를 수신하는 구동 신호 발생 회로에 접속된 게이트를 갖는 제3 NMOS 트랜지스터를 구비하며, 상기 구동 신호에 의해 상기 초단 회로는 외부 입력 단자를 통해 입력된 데이터 신호가 증폭되어 상기 제1 NMOS 트랜지스터의 드레인으로 출력되는 동작 상태와 상기 제1 및 제2 NMOS 트랜지스터를 통해 드레인 전류가 흐르지 않는 비동작 상태 사이에서 전환되는 것을 특징으로 하는 반도체 집적 회로 장치의 초단 회로.
  24. 외부 클록 신호를 수신하여 내부 클록 신호를 발생시키는 내부 클록 발생 회로와;
    내부 클록 신호와 칩 선택 신호를 수신하여 구동 신호를 발생시키는 구동 신호 발생 회로와;
    기준 전압을 발생하는 기준 전압 발생 회로와;
    상기 장치의 단자에 접속되어 입력 신호를 수신하는 초단 회로 구비하며, 상기 구동 신호에 의해 상기 초단 회로는 입력 신호를 증폭하여 다음 단의 회로에 제공하는 동작 상태와 상기 초단 회로가 디스에이블되는 비동작 상태 사이에서 전환되는 것을 특징으로 하는 반도체 집적 회로 장치.
  25. 제24항에 있어서, 상기 구동 신호 발생 회로는 상기 칩 선택 신호를 수신하여 반전시키는 인버터와, 내부 클록 신호와 반전된 칩 선택 신호를 수신하여 구동 신호를 발생시키는 논리곱 게이트를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  26. 제24항에 있어서, 상기 내부 클록 발생 회로는 지연 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  27. 제26항에 있어서, 상기 내부 클록 발생 회로는 복수개의 직렬로 접속된 인버터 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  28. 제24항에 있어서, 상기 증폭된 데이터 신호를 수신하는 초단 회로와 상기 내부 클록 신호를 수신하는 내부 클록 발생 회로에 접속되어, 상기 내부 클록 신호에 근거하여 상기 증폭된 데이터 신호를 래치하는 래치 회로를 추가로 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  29. 입력 데이터를 증폭하여 다음 단의 회로에 제공하는 회로와;
    외부 클록과 구동 제어 신호에 응답하여 구동 신호를 발생시키는 구동 신호 발생 회로를 구비하며,
    상기 회로는 상기 구동 신호에 응답하여 동작 상태와 비동작 상태를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
KR1019980014136A 1997-07-09 1998-04-21 반도체 집적 회로 장치의 입력 초단 회로 구동 방법, 반도체집적 회로 장치 및 반도체 기억 장치의 제어 장치 KR19990013355A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9183629A JPH1131386A (ja) 1997-07-09 1997-07-09 半導体集積回路装置における入力初段回路の駆動方法、半導体集積回路装置及び半導体記憶装置の制御装置
JP97-183629 1997-07-09

Publications (1)

Publication Number Publication Date
KR19990013355A true KR19990013355A (ko) 1999-02-25

Family

ID=16139123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014136A KR19990013355A (ko) 1997-07-09 1998-04-21 반도체 집적 회로 장치의 입력 초단 회로 구동 방법, 반도체집적 회로 장치 및 반도체 기억 장치의 제어 장치

Country Status (2)

Country Link
JP (1) JPH1131386A (ko)
KR (1) KR19990013355A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100846398B1 (ko) * 2001-08-28 2008-07-16 후지쯔 가부시끼가이샤 반도체 집적 회로 및 클록 제어 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100846398B1 (ko) * 2001-08-28 2008-07-16 후지쯔 가부시끼가이샤 반도체 집적 회로 및 클록 제어 방법

Also Published As

Publication number Publication date
JPH1131386A (ja) 1999-02-02

Similar Documents

Publication Publication Date Title
US5930197A (en) Semiconductor memory device
US5455803A (en) Semiconductor device which operates at a frequency controlled by an external clock signal
US7038962B2 (en) Semiconductor integrated circuit
KR100299889B1 (ko) 동기형신호입력회로를갖는반도체메모리
US6621306B2 (en) Random logic circuit
KR100304195B1 (ko) 외부클럭신호를가지는동기형반도체메모리장치
JP3568573B2 (ja) アドレス遷移検出回路を内蔵するメモリ装置
KR100863032B1 (ko) 데이터 버스 센스 앰프 회로
KR100347067B1 (ko) 안정된 읽기 동작을 수행하는 반도체 메모리 장치
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
KR950007141B1 (ko) 의사 스태틱 ram의 제어회로
US9001610B2 (en) Semiconductor device generating internal voltage
US6346823B1 (en) Pulse generator for providing pulse signal with constant pulse width
US5940330A (en) Synchronous memory device having a plurality of clock input buffers
KR19990013355A (ko) 반도체 집적 회로 장치의 입력 초단 회로 구동 방법, 반도체집적 회로 장치 및 반도체 기억 장치의 제어 장치
KR20010004957A (ko) 동기식 디램의 데이터 스트로브 버퍼
KR100823817B1 (ko) 반도체 집적 회로
JPH0690161A (ja) 入力回路、及び半導体集積回路
KR19980083434A (ko) 데이타 입력 버퍼 및 래치 회로의 제어장치
KR100762866B1 (ko) 센스 앰프의 이중 전원공급회로
JPH0831180A (ja) 半導体記憶装置
JP4057806B2 (ja) 半導体集積回路装置
KR100278265B1 (ko) 스태틱 커런트 감소를 위한 반도체 메모리장치
KR0155937B1 (ko) 반도체장치의 프리차지 신호 발생기
KR100721187B1 (ko) 레지스터 지연 동기 루프의 버퍼 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application