CN104518785A - 跨域启动方法及电子装置 - Google Patents

跨域启动方法及电子装置 Download PDF

Info

Publication number
CN104518785A
CN104518785A CN201410102700.1A CN201410102700A CN104518785A CN 104518785 A CN104518785 A CN 104518785A CN 201410102700 A CN201410102700 A CN 201410102700A CN 104518785 A CN104518785 A CN 104518785A
Authority
CN
China
Prior art keywords
delay
clock
command signal
locked loop
logic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410102700.1A
Other languages
English (en)
Other versions
CN104518785B (zh
Inventor
卡洛·马宗达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN104518785A publication Critical patent/CN104518785A/zh
Application granted granted Critical
Publication of CN104518785B publication Critical patent/CN104518785B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)

Abstract

本发明公开了一种跨域启动方法及电子装置，该方法用以将本地时钟信号提供至操作于延迟锁定回路域的逻辑电路装置。逻辑电路装置包含指令输入端及时钟输入端。跨域启动方法包含以下步骤：在时钟域的第一指令信号被触发时，通过致能延迟锁定回路域中的时钟信号开始将本地时钟信号提供至逻辑电路装置的时钟输入端；以及将延迟锁定回路域的第二指令信号提供至逻辑电路装置的指令输入端。相较于时钟域的第一指令信号，延迟锁定回路域的第二指令信号较晚被触发。

Description

跨域启动方法及电子装置
技术领域
本发明涉及应用于电子装置的控制方法，特别涉及一种应用于电子装置且用以节能的启动方法。
背景技术
为了实现较理想的耐久性及产生较少的热度，电子装置必须在低功率下操作。功率消耗为设计电子装置时的重要课题。然而，设计师在尝试同时达到降低功率消耗及维持高处理速度/效能时可能面临冲突。
举例而言，在传统移位电路的设计中，移位电路接收自由运行(Free-running)的时钟信号。无论移位电路为启动或中止状态，上述自由运行时钟信号始终保持运行。自由运行时钟信号周期性地交替于高/低电平，且即使移位电路不处于工作状态，自由运行时钟信号仍对移位电路内的电容进行充/放电。因此，自由运行时钟信号造成移位电路中不必要的功率损耗。为了减少功率的消耗，移位电路不再使用耗电的自由运行时钟信号。
因此，建立致能方式使得电子装置可高效能且低功耗地执行运行，有其必要性。
发明内容
本发明的目的在于，提供一种跨域启动方法及电子装置，使得电子装置可高效能且低功耗地执行运行。
本发明内容的一个方面在于提供一种跨域启动方法。跨域启动方法用以将本地时钟信号提供至操作于延迟锁定回路域(Delay Locked Loop domain,DDL-domain)的逻辑电路装置。逻辑电路装置包含指令输入端及时钟输入端。跨域启动方法包含以下步骤：在时钟域的第一指令信号被触发时，通过致能延迟锁定回路域中的时钟信号开始将本地时钟信号提供至逻辑电路装置的时钟输入端；以及将延迟锁定回路域的第二指令信号提供至逻辑电路装置的指令输入端。相较于时钟域的第一指令信号，延迟锁定回路域的第二指令信号较晚被触发。
本发明内容的另一个方面在于提供一种电子装置。电子装置包含逻辑电路装置、控制器模块以及复制延迟线。逻辑电路装置操作于延迟锁定回路域。逻辑电路装置包含指令输入端及时钟输入端。控制器模块用以在时钟域的第一指令信号被触发时，通过致能延迟锁定回路域中的时钟信号开始将本地时钟信号提供至逻辑电路装置的时钟输入端。复制延迟线用以延迟时钟域中的第一指令信号以形成延迟锁定回路域中的第二指令信号。延迟锁定回路域中的第二指令信号提供至电子装置的指令输入端。时钟域指令通过复制延迟线到达逻辑电路装置，且相较于延迟锁定回路域指令，时钟域指令较早到达逻辑电路装置，据此致能相较延迟锁定回路域指令较早到达的本地时钟信号。
本发明提供的跨域启动方法及电子装置的有益效果是：使得电子装置可高效能且低功耗地执行运行。
附图说明
图1为根据本发明一实施例的电子装置的示意图。
图2为根据本发明一实施例的电子装置进一步细节的示意图。
图3为根据本发明一实施例的跨域启动方法的流程图。
图4为根据本发明一实施例的相关信号的波形图。
具体实施方式
下文举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。
在全篇说明书与权利要求书所使用的用词，除有特别注明外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。某些用以描述本公开的用词将于下或在此说明书的别处讨论，以为本领域技术人员在有关本公开的描述上提供额外的引导。
关于本文中所使用的“第一”、“第二”等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。
其次，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于此。
为了减少功率的损耗，各移位电路尽量避免采用较耗电的全域性自由运行(Free-running)时钟信号，取而代之地，移位电路将采用区域性的本地时钟信号。当存在需移位的信息时，区域性的本地时钟信号被触发；而当移位过程完成时，区域性的本地时钟信号被关闭。另外，仅在存在移位需求(例如：在移位过程中存在输入指令)时，区域性的本地时钟信号用以致能相对应的移位电路。
现今存在一些提供本地(致能)时钟信号的设计方案。举例而言，触发器链方法(flip-flop-chains approach)或耐薄片移位器方法(sliver-resistant shifters approach)可用以提供本地时钟信号，且两方法皆限制于单一定义域运行，例如：时钟域(clockdomain)。
触发器链方法中，在移位电路实际运作(也就是实际工作指令进入移位电路)之前，本地(致能)时钟信号必须提早数个时钟开始动作并进行初始化。因为移位电路必须等候到本地时钟信号准备完成才能开始工作，使得移位电路运行时存在一定的初始化延迟。另一方面，耐薄片移位器方法中，仍存在一定数量的移位器必须运作于自由运行时钟信号之下，且由于部分功率仍被损耗，使得耐薄片移位器方法并非理想的解决方案。因此，本公开提供用于电子装置的跨域启动方法以排除前述问题。
请参照图1。图1为根据本发明一实施例的电子装置的示意图。电子装置100包含逻辑电路装置120、复制延迟线140以及控制器模块160。在此实施例中，逻辑电路装置120用以表示电子装置100中运作于延迟锁定回路域(delay locked loopdomain,DLL domain)的时钟逻辑电路元件。举例而言，逻辑电路装置120可为移位级、存储模块、寄存模块或任何具有时钟逻辑电路元件及依据延迟锁定回路域的时钟信号运作的均等电路。
逻辑电路装置120具有指令输入端CMDin及时钟输入端CLKin。请参照图2。图2为根据本发明一实施例的电子装置进一步细节的示意图。在图2所示的实施例中，逻辑电路装置120可包含多个移位级122。举例而言，每一移位级可为正反移位器，但不以此为限。在一些实施例中，移位级122可为读取移位级或写入移位级或内建终端(ODT；On Die Termination)移位级。
为了适当地运作/驱动逻辑电路装置120，电子装置必须将延迟锁定回路域的时钟信号提供至逻辑电路装置120的时钟输入端CLKin。在电子装置100的实施例中，控制器模块160用以将本地时钟信号CLKen(延迟锁定回路域中)提供至逻辑电路装置120的时钟输入端CLKin。值得注意的是，本地时钟信号CLKen并非启动于全部时间(亦即：并非震荡于全部时间)，且控制器模块160仅在逻辑电路装置120的启动期间提供本地时钟信号CLKen。以下实施例将更详细地说明本公开的细节。
请参照图3、4。图3为根据本发明一实施例的跨域启动方法的流程图。跨域启动方法用以将本地时钟信号(例如：图1、2中的本地时钟信号CLKen)提供至操作于延迟锁定回路域的逻辑电路装置(例如：图1、2中的逻辑电路装置120)。图4为根据本发明一实施例的相关信号的波形图。
如图2、3、4所示，当时钟域中的第一指令信号CMDclk在时间点T1被触发时，执行步骤S300，且控制器模块160开始将本地时钟信号CLKen提供至逻辑电路装置120的时钟输入端CLKin。在步骤S300中，本地时钟信号CLKen通过延迟锁定回路域门控的时钟信号CLKfree及第一指令信号CMDclk而产生(如图4所示)。
在本实施例中，时钟信号CLKfree为延迟锁定回路域中的自由运行时钟信号。如图2所示，电子装置100还可包含延迟锁定回路电路180及时钟产生器182。时钟产生器182可用以产生时钟域中的系统时钟信号。一般而言，延迟锁定回路电路180用以控制相同系统中不同电路或元件间的时间同步。延迟锁定回路电路180用以在电子装置100中同步逻辑电路装置120及其他电路(未示出)。由时钟产生器182所产生的时钟域中的系统时钟信号通过延迟锁定回路电路180处理输出为延迟锁定回路域中的时钟信号CLKfree。
在时间点T1之后，控制器模块160开始门控时钟信号CLKfree及第一指令信号CMDclk，以形成输入至逻辑电路装置120的时钟输入端CLKin的本地时钟信号CLKen(参照图4)。因此，本地时钟信号CLKen位于延迟锁定回路域中并且由时钟域中的第一指令信号CMDclk所触发。
接着，执行步骤S302以将延迟锁定回路域中的第二指令信号CMDdll提供至逻辑电路装置120的指令输入端CMDin。延迟锁定回路域中的第二指令信号CMDdll在时间点T2被触发，上述触发时间点T2晚于时钟域的第一指令信号CMDclk的触发时间点T1。
因此，时钟域中的第一指令信号CMDclk被复制延迟线140所延迟以形成延迟锁定回路域中的第二指令信号CMDdll。在时间点T1、T2之间的时间延迟DL通过复制延迟线140由匹配延迟锁定回路电路中时钟域及延迟锁定回路域间的实际延迟时间来形成。第一指令信号CMDclk及第二指令信号CMDdll的内容相同，但两指令信号触发于不同时间点。换句话说，时钟域中的第一指令信号CMDclk以及延迟锁定回路域中的第二指令信号CMDdll为相同的波形且两者之间具有时间延迟DL。在此实施例中，第一指令信号CMDclk以及第二指令信号CMDdll可为读取指令、写入指令或内建终端指令。
在第一指令信号CMDclk被触发后，本地时钟信号CLKen随即被触发及形成，且第二指令信号CMDdll通过复制延迟线140而延迟，使得在第二指令信号CMDdll被触发而致能逻辑电路装置120之前，致能时钟信号(亦即：本地时钟信号CLKen)提前致能逻辑电路装置120。换句话说，本地时钟信号CLKen将永远在延迟锁定回路域中的第二指令信号CMDdll到达之前抵达逻辑电路装置120，使得逻辑电路装置120可依据本地时钟信号CLKen在正确时间点运作。
然后，执行步骤S304以停止将本地时钟信号CLKen提供至逻辑电路装置120的时钟输入端CLKin。在图2、4的实施例中，当第二指令信号CMDdll在时间点T3完全地移出逻辑电路装置120的移位级122时，逻辑电路装置120可返还反馈信号FB至控制器模块160(参照图2)。根据反馈信号FB，控制器模块160停止将本地时钟信号CLKen提供至逻辑电路装置120的时钟输入端CLKin。
因此，在逻辑电路装置120的致能期间EN(自时间点T1至时间点T3)，控制器模块160将本地时钟信号CLKen提供至逻辑电路装置120。因此，逻辑电路装置120可在第二指令信号CMDdll到达前，在时间点T1接收本地时钟信号CLKen，直到第二指令信号CMDdll在时间点T3完全地移出移位级。
因此，逻辑电路装置120仅在必要时接收本地时钟信号CLKen。本地时钟信号CLKen位于延迟锁定回路域中并且由时钟域中的第一指令信号所触发，以在逻辑电路装置120中实现时钟输入端的跨域启动。跨域启动方法及相关电路(包含控制器模块及复制延迟线)可通过简易电路元件轻易地实现或建构。
换句话说，本地时钟信号CLKen在致能期间EN之外未被触发(逻辑电路装置120未接收任何时钟输入端)，使得本地时钟信号CLKen通过在逻辑电路装置120中充/放电内部电容(未示出)，不消耗非必要功率。
在图4的实施例中，当第二指令信号在时间点T3完全地移出逻辑电路装置120的移位级122时，停止在时间点T3提供本地时钟信号。然而，本公开不以此为限。
本地时钟信号位于延迟锁定回路域中并且由时钟域中的第一指令信号所触发，以在逻辑电路装置120实现时钟输入端的跨域启动。跨域启动方法及相关电路(包含控制器模块及复制延迟线)可通过简易电路元件轻易地实现或建构，且减少非必要的功率损耗。
虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域具通常知识的人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (20)

1.一种跨域启动方法，其用以将本地时钟信号提供至操作于延迟锁定回路域的逻辑电路装置，该逻辑电路装置包含指令输入端及时钟输入端，其特征在于，该跨域启动方法包含：
在时钟域的第一指令信号被触发时，通过致能该延迟锁定回路域中的时钟信号开始将该本地时钟信号提供至该逻辑电路装置的该时钟输入端；以及
将该延迟锁定回路域中的第二指令信号提供至该逻辑电路装置的该指令输入端，其中相较于该时钟域的该第一指令信号，该延迟锁定回路域中的该第二指令信号较晚被触发。
2.如权利要求1所述的跨域启动方法，其特征在于，该跨域启动方法包含：
在所述时钟域中的所述第二指令信号未被触发后，停止将所述本地时钟信号提供至所述逻辑电路装置的所述时钟输入端。
3.如权利要求1所述的跨域启动方法，其特征在于，所述逻辑电路装置包含多个移位级，所述跨域启动方法包含：
在所述第二指令信号完全地移出所述多个移位级时，停止将所述本地时钟信号提供至所述逻辑电路装置的所述时钟输入端。
4.如权利要求3所述的跨域启动方法，其特征在于，所述多个移位级为读取移位级或写入移位级或内建终端移位级。
5.如权利要求1所述的跨域启动方法，其特征在于，所述本地时钟信号位于所述延迟锁定回路域中并且由所述时钟域中的所述第一指令信号所触发。
6.如权利要求1所述的跨域启动方法，其特征在于，所述时钟域中的所述第一指令信号及所述延迟锁定回路域中的所述第二指令信号具有相同的波形，这些波形之间具有时间延迟。
7.如权利要求1所述的跨域启动方法，其特征在于，所述第一指令信号及所述第二指令信号为读取指令、写入指令或内建终端指令。
8.如权利要求1所述的跨域启动方法，其特征在于，提供所述延迟锁定回路域中的所述第二指令信号的步骤包含：
通过复制延迟线延迟所述时钟域中的所述第一指令信号以形成所述延迟锁定回路域中的所述第二指令信号。
9.如权利要求8所述的跨域启动方法，其特征在于，所述复制延迟线为复制电路，其用以在延迟锁定回路电路中匹配实际延迟时间。
10.如权利要求8所述的跨域启动方法，其特征在于，所述时钟信号为所述延迟锁定回路域中的自由运行时钟信号。
11.一种电子装置，其特征在于，该电子装置包含：
逻辑电路装置，其操作于延迟锁定回路域，该逻辑电路装置包含指令输入端及时钟输入端；
控制器模块，其用以在时钟域的第一指令信号被触发时，通过致能该延迟锁定回路域中的时钟信号开始将本地时钟信号提供至该逻辑电路装置的该时钟输入端；
复制延迟线，其用以延迟该时钟域中的该第一指令信号以形成该延迟锁定回路域中的第二指令信号；其中该延迟锁定回路域中的该第二指令信号提供至该逻辑电路装置的该指令输入端。
12.如权利要求11所述的电子装置，其特征在于，所述延迟锁定回路域中的所述第二指令信号在移位操作结束时输出所述逻辑电路装置之后，所述控制器模块停止将所述本地时钟信号提供至所述逻辑电路装置的所述时钟输入端。
13.如权利要求11所述的电子装置，其特征在于，所述逻辑电路装置包含多个移位级，当所述第二指令信号完全自所述多个移位级移出时，所述控制器模块停止将所述本地时钟信号提供至所述逻辑电路装置的所述时钟输入端。
14.如权利要求13所述的电子装置，其特征在于，所述多个移位级为读取移位级或写入移位级或内建终端移位级。
15.如权利要求11所述的电子装置，其特征在于，所述本地时钟信号位于所述延迟锁定回路域且由所述时钟域中的所述第一指令信号所触发。
16.如权利要求11所述的电子装置，其特征在于，所述时钟域中的所述第一指令信号及所述延迟锁定回路域中的所述第二指令信号具有相同的波形，这些波形之间具有时间延迟。
17.如权利要求11所述的电子装置，其特征在于，所述第一指令信号及所述第二指令信号为读取指令、写入指令或内建终端指令。
18.如权利要求11所述的电子装置，其特征在于，还包含：
延迟锁定回路电路，其用以在所述电子装置中同步所述逻辑电路装置及其他电路，其中所述延迟锁定回路域中的所述时钟信号由该延迟锁定回路电路所产生。
19.如权利要求18所述的电子装置，其特征在于，所述复制延迟线为复制电路，其用以在延迟锁定回路电路中匹配实际延迟时间。
20.如权利要求18所述的电子装置，其特征在于，所述时钟信号为所述延迟锁定回路域中的自由运行时钟信号。
CN201410102700.1A 2013-10-02 2014-03-19 跨域启动方法及电子装置 Active CN104518785B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/043,860 US8963597B1 (en) 2013-10-02 2013-10-02 Cross-domain enablement method and electronic apparatus
US14/043,860 2013-10-02

Publications (2)

Publication Number Publication Date
CN104518785A true CN104518785A (zh) 2015-04-15
CN104518785B CN104518785B (zh) 2017-12-15

Family

ID=52472959

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410102700.1A Active CN104518785B (zh) 2013-10-02 2014-03-19 跨域启动方法及电子装置

Country Status (3)

Country Link
US (1) US8963597B1 (zh)
CN (1) CN104518785B (zh)
TW (1) TWI522773B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10606512B2 (en) * 2017-10-23 2020-03-31 Micron Technology, Inc. On-die termination architecture
US10367512B1 (en) * 2018-04-27 2019-07-30 Micron Technology, Inc. Pre-delay on-die termination shifting
US11004499B1 (en) * 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987614A (en) * 1997-06-17 1999-11-16 Vadem Distributed power management system and method for computer
CN1403887A (zh) * 2001-08-28 2003-03-19 富士通株式会社 具有开始和停止供应时钟信号功能的半导体集成电路
CN101071633A (zh) * 2007-04-23 2007-11-14 北京中星微电子有限公司 一种降低存储器功耗的方法及系统
CN101140792A (zh) * 2006-09-06 2008-03-12 三星电子株式会社 同步半导体存储器件
CN102257569A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN102884489A (zh) * 2010-05-03 2013-01-16 高通股份有限公司 针对通信端口采用可变时钟选通滞后的设备和方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4121690B2 (ja) * 2000-05-29 2008-07-23 富士通株式会社 半導体記憶装置
KR100638747B1 (ko) * 2004-12-28 2006-10-30 주식회사 하이닉스반도체 반도체 기억 소자의 클럭 생성 장치 및 방법
KR100800147B1 (ko) * 2006-06-29 2008-02-01 주식회사 하이닉스반도체 데이터 출력 제어 회로
KR100896182B1 (ko) * 2007-02-22 2009-05-12 삼성전자주식회사 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법
KR101625635B1 (ko) * 2009-03-30 2016-05-31 삼성전자주식회사 전류 소모를 줄일 수 있는 클럭 신호 발생 회로, 및 이를 포함하는 반도체 장치
KR102034150B1 (ko) * 2012-06-27 2019-10-18 에스케이하이닉스 주식회사 지연 회로 및 이를 포함하는 반도체 장치
AP3902A (en) * 2012-06-29 2016-11-17 Pfizer Novel 4-(substituted-amino)-7H-pyrrolo[2,3-d]pyrimidines as LRRK2 inhibitors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987614A (en) * 1997-06-17 1999-11-16 Vadem Distributed power management system and method for computer
CN1403887A (zh) * 2001-08-28 2003-03-19 富士通株式会社 具有开始和停止供应时钟信号功能的半导体集成电路
CN101140792A (zh) * 2006-09-06 2008-03-12 三星电子株式会社 同步半导体存储器件
CN101071633A (zh) * 2007-04-23 2007-11-14 北京中星微电子有限公司 一种降低存储器功耗的方法及系统
CN102257569A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN102884489A (zh) * 2010-05-03 2013-01-16 高通股份有限公司 针对通信端口采用可变时钟选通滞后的设备和方法

Also Published As

Publication number Publication date
TW201514653A (zh) 2015-04-16
US8963597B1 (en) 2015-02-24
CN104518785B (zh) 2017-12-15
TWI522773B (zh) 2016-02-21

Similar Documents

Publication Publication Date Title
CN104049713B (zh) 使用时钟级联互补开关逻辑的集成时钟选通器(icg)
CN1941170B (zh) 延迟锁定环路电路和用于生成延迟锁定环路时钟的方法
US6989695B2 (en) Apparatus and method for reducing power consumption by a data synchronizer
US10732669B2 (en) Serial peripheral interface and methods of operating same
CN103684375B (zh) 一种时钟分频切换电路及时钟芯片
CN102362432A (zh) 具有扫描测试支持的低功率双边沿触发存储单元及其时钟门控电路
CN105573948B (zh) 由主从式电路进行的芯片同步
CN102498480A (zh) 动态频率内存控制
CN101405939A (zh) 极低功耗的伪同步小尺寸寄存器设计及其实现方法
CN103294641A (zh) 用于系统管理的有限状态机
CN102957403A (zh) 集成电路装置、同步模块、电子装置及相关方法
CN104518785A (zh) 跨域启动方法及电子装置
CN106815155A (zh) 经由不同的时钟来访问数据
US8010818B2 (en) Power efficient method for controlling an oscillator in a low power synchronous system with an asynchronous I2C bus
CN104508748B (zh) 用于使用延迟锁相回路的记忆体装置的节能设备及方法
WO2008075311A3 (en) Clock generation for memory access without a local oscillator
CN105892350B (zh) 在微控制器单元和主处理器之间通信的电子设备及其方法
CN107436856B (zh) 具有直接控制的通信装置及相关方法
CN106843448B (zh) 一种电源管理芯片以及用于电源管理芯片的控制方法
CN105406839A (zh) 一种电路和电子装置
CN102044291A (zh) 半导体器件及其操作方法
CN102354525B (zh) 应用于一存储器电路内多个存储区块的栓锁系统
CN105846795A (zh) 触发器装置及触发器
CN100552601C (zh) 电源控制电路
TWI475371B (zh) 電子裝置與其電源管理方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant