CN106911315A - 差分放大器电路、电压调节器和包括其的半导体存储器件 - Google Patents

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Abstract

本发明涉及一种差分放大器电路。根据提出的实施例的差分放大器电路具有如下优点：其可以通过提高响应速度来改善由负载电流导致的电压降特性。此外，根据提出的实施例的差分放大器电路可以通过减小AB类放大器的静态电流来改善带宽特性，以及也可以通过适应性地改变尾电流来改善转换速率特性，因为信号路径被多样化。相应地，响应速度可以通过改善的带宽特性来提高，以及电流驱动能力也可以通过改善的转换速率特性来提高。

Description

差分放大器电路、电压调节器和包括其的半导体存储器件
相关申请的交叉引用
本申请要求2015年12月23日提交的申请号为10-2015-0185230的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种用于低压差(LDO)电压调节器的差分放大器电路。
背景技术
电子电路包括放大器以用于放大信号使得信号远大于噪声。具体地，放大器可以使用差分放大器来实施，该差分放大器用于接收差分输入信号，执行差分输入信号之间的比较，放大比较的结果并输出输出信号。相应地，差分放大器是形成该电路最重要的元件之一，且总体电路性能可以取决于差分放大器的性能。对低功耗的差分放大器进行了研究，因为最近开发的电子电路全部针对用于用户需求的快速操作和低功耗。
用于无论输出阻抗如何都供应稳定的功率的器件被称作电压调节器。具体地，在输入电压与输出电压之间具有较小的差异的调节器被称作低压差(LDO)电压调节器。这种LDO电压调节器需要差分放大器，其特征在于：当输出电压因负载电流的瞬间改变而改变时，该差分放大器能够快速恢复输出电压。
发明内容
各种实施例针对提供一种用于LDO电压调节器的差分放大器电路和包括其的半导体存储器件，该差分放大器电路能够在输出电压因负载电流的改变而改变时快速恢复输出电压。
此外，各种实施例针对提供一种差分放大器电路和包括其的半导体存储器件，该差分放大器电路能够在减小AB类放大器的静态电流(Iq)时适应性地改变尾电流。
在一个实施例中，一个差分放大器电路可以包括：第一主输入单元和第二主输入单元，适用于分别接收第一输入信号和第二输入信号；第一电流镜像单元，适用于耦接到第一主输入单元的第一端子，且对输入至第一主输入单元的第一输入信号的电流进行镜像；第二电流镜像单元，适用于耦接到第二主输入单元的第一端子，且对输入至第二主输入单元的第二输入信号的电流进行镜像；输出单元，适用于基于第一电流镜像单元和第二电流镜像单元镜像的结果来产生输出电压；第一电流控制单元，适用于通过将通过重新镜像第二输入信号而产生的第一补偿电流供应给第一主输入单元的第一端子来减小由第一电流镜像单元镜像的电流，以及通过将通过重新镜像第一输入信号而产生的第二补偿电流供应给第二主输入单元的第一端子来减小由第二电流镜像单元镜像的电流；以及第二电流控制单元，适用于响应于第二输入信号来控制第一主输入单元的尾电流，以及响应于第一输入信号来控制第二主输入单元的尾电流。
在一个实施例中，一种差分放大器电路可以包括：第一主输入晶体管和第二主输入晶体管，适用于具有分别输入第一输入信号和第二输入信号的栅极；第一电流镜像单元，适用于耦接到第一主输入晶体管的漏极，且对输入至第一主输入晶体管的栅极的第一输入信号的电流进行镜像；第二电流镜像单元，适用于耦接到第二主输入晶体管的漏极，且对输入至第二主输入晶体管的栅极的第二输入信号的电流进行镜像；输出单元，适用于基于第一电流镜像单元和第二电流镜像单元镜像的结果来产生输出电压；第一电流控制单元，适用于将响应于第二输入信号而产生的第一补偿电流供应给第一主输入晶体管的漏极，以及将响应于第一输入信号而产生的第二补偿电流供应给第二主输入晶体管的漏极；以及第二电流控制单元，适用于响应于第二输入信号来控制第一主输入晶体管的尾电流，以及响应于第一输入信号来控制第二主输入晶体管的尾电流。
在一个实施例中，一种半导体存储器件可以包括：存储单元阵列，适用于包括耦接到多个位线对和多个字线的多个存储单元；外围电路，适用于在读取操作被执行时从与输入地址相对应的存储单元读取数据，以及在编程操作被执行时将数据编程至与输入地址相对应的存储单元中；以及电压调节器，适用于将恒定供给电压供应给外围电路，其中，电压调节器包括差分放大器，差分放大器适用于通过将响应于负输入信号而产生的第一补偿电流供应给正输入端子以及将响应于正输入信号而产生的第二补偿电流供应给负输入端子，来减小流经用于对正输入信号和负输入信号进行镜像的电流镜像单元的电流，以及适用于同时响应于正输入信号来控制负输入端子的尾电流以及响应于负输入信号来控制正输入端子的尾电流。
附图说明
图1是根据本发明的一个实施例的差分放大器的示意性框图。
图2是示出图1的差分放大器的配置的详细电路图。
图3是图2的第一电流控制单元的电路图。
图4是图2的第二电流控制单元的电路图。
图5是图示采用常规差分放大器的LDO电压调节器和采用根据本发明的一个实施例的差分放大器的LDO电压调节器的LDO特性的时序图。
图6是根据本发明的另一实施例的差分放大器的详细电路图。
图7是图示图6的差分放大器的操作的电路图。
图8是根据本发明的一个实施例的半导体存储器件的框图。
图9是示出图8的电压调节器的配置的详细电路图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明的范围充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
图1是根据本发明的一个实施例的差分放大器100的示意性框图。图2是示出图1的差分放大器100的配置的详细电路图。在图1和图2中，在下面给相同的元件指定相同的附图标记。
首先，参见图1，差分放大器100包括第一主输入单元100、第二主输入单元112、第一电流镜像单元120、第二电流镜像单元122、输出单元130、第一电流控制单元140和第二电流控制单元150。
第一主输入单元110和第二主输入单元120分别接收第一输入信号IN和第二输入信号INB。第一电流镜像单元120耦接到第一主输入单元110的第一端子D1，且被配置成对输入至第一主输入单元110的第一输入信号IN的电流进行镜像。第二电流镜像单元122耦接到第二主输入单元112的第一端子D2，且被配置成对输入至第二主输入单元112的第二输入信号INB的电流进行镜像。输出单元130基于第一电流镜像单元120和第二电流镜像单元122镜像的结果来产生输出电压VOUT。第一电流控制单元140将通过重新镜像第二输入信号INB而产生的第一补偿电流Icom供应给第一主输入单元110的第一端子D1，以及将通过重新镜像第一输入信号IN而产生的第二补偿电流Icomb供应给第二主输入单元112的第一端子D2。第二电流控制单元150响应于第二输入信号INB而控制第一主输入单元110的第二端子S1的尾电流Itail，以及响应于第一输入信号IN而控制第二主输入单元112的第二端子S2的尾电流Itailb。
在本发明的一个实施例中，第一电流控制单元140的第一电流控制单元140A可以通过将第二补偿电流Icomb供应给第二主输入单元112的第一端子D2来减小由第二电流镜像单元122镜像的第二输入信号INB的电流。此外，第一电流控制单元140的第一电流控制单元140B可以通过将第一补偿电流Icom供应给第一主输入单元110的第一端子D1来减小由第一电流镜像单元120镜像的第一输入信号IN的电流。因此，可以减小放大器100的静态电流。此外，第二电流控制单元150可以响应于差分地接收到的第一输入信号IN和第二输入信号INB来适应性地改变差分放大器100的每个输入单元的尾电流。因此，根据本发明的一个实施例的差分放大器可以通过减小AB类放大器的静态电流(Iq)而改善带宽特性，同时可以通过适应性地改变尾电流来改善转换速率(slew rate)特性，因为信号路径多样化了。相应地，响应速度可以被提高，因为带宽特性被改善，同时，电流驱动能力可以被提高，因为转换速率特性被改善。
更具体地，参见图2，第一主输入单元110可以包括第一主输入晶体管MN1，第一主输入晶体管MN1被配置成具有输入第一输入信号IN的栅极。第二主输入单元112可以包括第二主输入晶体管MN2，第二主输入晶体管MN2被配置成具有输入第二输入信号INB的栅极。
第一电流镜像单元120可以包括第一镜像晶体管MP1和第二镜像晶体管MP2，第一镜像晶体管MP1被配置成具有耦接到用于电源电压VCCE的端子的源极，且具有耦接到第一主输入晶体管MN1的漏极的漏极和栅极，第二镜像晶体管MP2被配置成具有耦接到用于电源电压VCCE的端子的源极，且具有耦接到第一镜像晶体管MP1的栅极的栅极。在这种情况下，第一镜像晶体管MP1与第二镜像晶体管MP2的尺寸比W/L可以被设置为1:A(A为自然数)。因此，第一电流镜像单元120可以对输入至第一主输入晶体管MN1的栅极的第一输入信号IN的电流进行镜像。
第二电流镜像单元122可以包括第三镜像晶体管MP3和第四镜像晶体管MP4，第三镜像晶体管MP3被配置成具有耦接到用于电源电压VCCE的端子的源极，且具有耦接到第二主输入晶体管MN2的漏极的漏极和栅极，第四镜像晶体管MP4被配置成具有耦接到用于电源电压VCCE的端子的源极，且具有耦接到第三镜像晶体管MP3的栅极的栅极。在这种情况下，第三镜像晶体管MP3与第四镜像晶体管MP4的尺寸比W/L可以被设置为1:A。因此，第二电流镜像单元122可以对输入给第二主输入晶体管MN2的栅极的第二输入信号INB的电流进行镜像。
输出单元130可以包括第一输出晶体管MN3和第二输出晶体管MN4，第一输出晶体管MN3被配置成具有耦接到第四镜像晶体管MP4的漏极的栅极和漏极，且具有耦接到用于地电压VSS的端子的源极，第二输出晶体管MN4被配置成具有耦接到第二镜像晶体管MP2的漏极的漏极，且具有耦接到用于地电压的端子的源极。第一输出晶体管MN3和第二输出晶体管MN4形成电流镜，使得由第一电流镜像单元120镜像的第一输入信号IN的电流和由第二电流镜像单元122镜像的第二输入信号INB的电流在用于输出电压VOUT的端子处(即，在第二镜像晶体管MP2的漏极和第二输出晶体管MN4的漏极中)结合。因此，输出单元130可以基于第一电流镜像单元120和第二电流镜像单元122镜像的结果来经由用于输出电压VOUT的端子输出输出电压VOUT。
第一电流控制单元140可以包括第一子输入单元142、第二子输入单元144、第三电流镜像单元146和第四电流镜像单元148。
第一子输入单元142具有耦接到第一主输入单元110的第二端子S1的第一端子，并接收第一输入信号IN。第二子输入单元144具有耦接到第二主输入单元112的第二端子S2的第一端子，并接收第二输入信号INB。第三电流镜像单元146耦接到第一子输入单元142的第二端子，且被配置成通过重新镜像输入至第一子输入单元142的第一输入信号IN的电流来产生第二补偿电流Icomb，以及将产生的第二补偿电流Icomb供应给第二主输入单元112的第一端子D2。第四电流镜像单元148耦接到第二子输入单元144的第二端子，且被配置成通过重新镜像输入至第二子输入单元144的第二输入信号INB的电流来产生第一补偿电流Icom，以及将产生的第一补偿电流Icom供应给第一主输入单元110的第一端子D1。作为参考，图2的第一子输入单元142和第三电流镜像单元146可以对应于图1的第一电流控制单元140A，以及图2的第二子输入单元144和第四电流镜像单元148可以对应于图1的第一电流控制单元140B。
更具体地，第一子输入单元142可以包括第一子输入晶体管MN5，第一子输入晶体管MN5被配置成具有耦接到第一主输入晶体管MN1的源极的源极，且具有输入第一输入信号IN的栅极。第二子输入单元144可以包括第二子输入晶体管MN6，第二子输入晶体管MN6被配置成具有耦接到第二主输入晶体管MN2的源极的源极，且具有输入第二输入信号INB的栅极。在这种情况下，第一子输入晶体管MN5与第一主输入晶体管MN1的尺寸比W/L和第二子输入晶体管MN6与第二主输入晶体管MN2的尺寸比W/L中的每个可以被设置为1:C(C是比B大的自然数)。
此外，第三电流镜像单元146可以包括第五镜像晶体管MP5和第六镜像晶体管MP6，第五镜像晶体管MP5被配置成具有耦接到用于电源电压VCCE的端子的源极，且具有耦接到第一子输入晶体管MN5的漏极的漏极和栅极，第六镜像晶体管MP6被配置成具有耦接到用于电源电压VCCE的端子的源极、耦接到第五镜像晶体管MP5的栅极的栅极以及耦接到第二主输入晶体管MN2的漏极的漏极。在这种情况下，第五镜像晶体管MP5与第六镜像晶体管MP6的尺寸比W/L可以被设置为1:B(B为自然数)。因此，第三电流镜像单元146可以将通过重新镜像输入至第一子输入晶体管MN5的栅极的第一输入信号IN的电流而产生的第二补偿电流Icomb供应给第二主输入晶体管MN2的漏极。
第四电流镜像单元148可以包括第七镜像晶体管MP7和第八镜像晶体管MP8，第七镜像晶体管MP7被配置成具有耦接到用于电源电压VCCE的端子的源极，且具有耦接到第二子输入晶体管MN6的漏极的漏极和栅极，第八镜像晶体管MP8被配置成具有耦接到用于电源电压VCCE的端子的源极，且具有耦接到第七镜像晶体管MP7的栅极的栅极。在这种情况下，第七镜像晶体管MP7与第八镜像晶体管MP8的尺寸比W/L可以被设置为1:B。因此，第四电流镜像单元148可以将通过重新镜像输入至第二子输入晶体管MN6的栅极的第二输入信号INB的电流而产生的第一补偿电流Icom供应给第一主输入晶体管MN1的漏极。
第二电流控制单元150可以包括第一偏置供应单元152、第一尾电流控制单元154、第二偏置供应单元156和第二尾电流控制单元158。
第一偏置供应单元152耦接在用于电源电压VCCE的端子与第一节点ND1之间，且响应于偏置信号VBIAS来导通。第一尾电流控制单元154耦接在第一节点ND1与用于地电压VSS的端子之间，且被配置成响应于第一输入信号IN来控制第二主输入单元112的第二端子S2的尾电流Itailb。第二偏置供应单元156耦接在用于电源电压VCCE的端子与第二节点ND2之间，且响应于偏置信号VBIAS来导通。第二尾电流控制单元158耦接在第二节点ND2与用于地电压VSS的端子之间，且被配置成响应于第二输入信号INB来控制第一主输入单元110的第二端子S1的尾电流Itail。
更具体地，第一偏置供应单元152可以包括第一偏置晶体管MP9，第一偏置晶体管MP9被配置成具有耦接在用于电源电压VCCE的端子与第一节点ND1之间的源极-漏极路径，且具有输入偏置信号VBIAS的栅极。第二偏置供应单元156可以包括第二偏置晶体管MP10，第二偏置晶体管MP10被配置成具有耦接在用于电源电压VCCE的端子与第二节点ND2之间的源极-漏极路径，且具有输入偏置信号VBIAS的栅极。
第一尾电流控制单元154可以包括第三子输入单元MN7和第一二极管单元MN8，第三子输入单元MN7耦接在第一节点ND1与第二主输入单元112的第二端子S2之间，且被配置成接收第一输入信号IN，第一二极管单元MN8耦接在第二主输入单元112的第二端子S2与用于地电压VSS的端子之间，且响应于第一节点ND1的电压来导通。在这种情况下，第三子输入单元MN7可以包括第三子输入晶体管MN7，第三子输入晶体管MN7被配置成具有耦接在第一节点ND1与第二主输入晶体管MN2的源极之间的源极-漏极路径，且具有输入第一输入信号IN的栅极。第一二极管单元MN8可以包括第一电流阱(sink)晶体管MN8，第一电流阱晶体管MN8被配置成具有耦接在第二主输入晶体管MN2的源极与用于地电压VSS的端子之间的源极-漏极路径，且具有输入第一节点ND1的电压的栅极。即，第一尾电流控制单元154可以通过响应于第一输入信号IN而形成从第二主输入晶体管MN2的源极至用于地电压VSS的端子的电流阱路径来可变地控制第二主输入晶体管MN2的尾电流Itailb。
第二尾电流控制单元158可以包括第四子输入单元MN9和第二二极管单元MN10，第四子输入单元MN9耦接在第二节点ND2与第一主输入单元110的第二端子S1之间，且接收第二输入信号INB，第二二极管单元MN10耦接在第一主输入单元110的第二端子S1与用于地电压VSS的端子之间，且响应于第二节点ND2的电压来导通。在这种情况下，第四子输入单元MN9可以包括第四子输入晶体管MN9，第四子输入晶体管MN9被配置成具有耦接在第二节点ND2与第一主输入晶体管MN1的源极之间的源极-漏极路径，且具有输入第二输入信号INB的栅极。第二二极管单元MN10可以包括第二电流阱晶体管MN10，第二电流阱晶体管MN10被配置成具有耦接在第一主输入晶体管MN1的源极与用于地电压VSS的端子之间的源极-漏极路径，且具有输入第二节点ND2的电压的栅极。即，第二尾电流控制单元158可以通过响应于第二输入信号INB而形成从第一主输入晶体管MN1的源极至用于地电压VSS的端子的电流阱路径来可变地控制第一主输入晶体管MN1的尾电流Itail。
下面参照图3和图4来描述第一电流控制单元140和第二电流控制单元150的操作。为了方便描述，下面描述了第一电流控制单元140和第二电流控制单元150包括在各个放大器中的示例。
图3是图2的第一电流控制单元140的电路图。作为参考，图3中所示的晶体管MN0为被配置成给差分放大器供应偏置的偏置晶体管MN0。
图3图示了如下示例：具有相同电流量(例如，2.0)的第一输入信号IN和第二输入信号INB分别被输入给放大器的第一主输入晶体管MN1和第二主输入晶体管MN2。图3图示了如下示例，其中A＝5，B＝3，以及C＝4，假定第一镜像晶体管MP1与第二镜像晶体管MP2的尺寸比W/L和第三镜像晶体管MP3与第四镜像晶体管MP4的尺寸比W/L中的每个被设置为1:A，第五镜像晶体管MP5与第六镜像晶体管MP6的尺寸比W/L和第七镜像晶体管MP7与第八镜像晶体管MP8的尺寸比W/L中的每个被设置为1:B，以及第一子输入晶体管MN5与第一主输入晶体管MN1的尺寸比W/L和第二子输入晶体管MN6与第二主输入晶体管MN2的尺寸比W/L中的每个被设置为1:C。
在这种情况下，由于第一子输入晶体管MN5与第一主输入晶体管MN1的尺寸比W/L为1:4，因此如果流入第一主输入晶体管MN1的第一输入信号IN的电流量是2.0，则流入第一子输入晶体管MN5的第一输入信号IN的电流量为0.5。此外，由于第二子输入晶体管MN6与第二主输入晶体管MN2的尺寸比W/L为1:4，因此如果流入第二主输入晶体管MN2的第二输入信号INB的电流量为2.0，则流入第二子输入晶体管MN6的第二输入信号INB的电流量为0.5。
形成第四电流镜像单元(图2的148)的第七镜像晶体管MP7和第八镜像晶体管MP8通过重新镜像流入第二子输入晶体管MN6的第二输入信号INB的电流量“0.5”来产生第一补偿电流Icom。在这种情况下，流入第八镜像晶体管MP8的第一补偿电流Icom的电流量变成1.5，因为第七镜像晶体管MP7与第八镜像晶体管MP8的尺寸比W/L已经被设置为1:3。相应地，流入第一镜像晶体管MP1的电流量变成0.5，其比流入第一主输入晶体管MN1的第一输入信号IN的现有电流量“2.0”小。类似地，流入第三镜像晶体管MP3的电流量变成0.5，其比输入给第二主输入晶体管MN2的第二输入信号INB的现有电流量“2.0”小。
结果，根据本发明的一个实施例的差分放大器可以通过减小AB类放大器的静态电流(Iq)来减小总功耗。因此，差分放大器可以改善带宽特性，并且还经由改善的带宽特性而提高响应速度。
图4是图2的第二电流控制单元150的电路图。
图4图示了如下示例：输入给第三子输入晶体管MN7的第一输入信号IN的电流量小于第二输入信号INB的电流量。在这种情况下，第一节点ND1的电压增大，从而第一电流阱晶体管MN8被强导通。相应地，第二主输入晶体管MN2的尾电流Itailb增加，因为强烈地形成了从第二主输入晶体管MN2的源极至用于地电压VSS的端子的电流阱路径。即，当第一输入信号IN的电流量小于第二输入信号INB的电流量时，第二主输入晶体管MN2的尾电流Itailb增加。同时，当第二主输入晶体管MN2的尾电流Itailb增加时，第三镜像晶体管MP3和第四镜像晶体管MP4导通，从而第一输出晶体管MN3和第二输出晶体管MN4也导通。结果，输出电压VOUT的电平降低。
然而，当第二输入信号INB的电流量小于第一输入信号IN的电流量时，第一主输入晶体管MN1的尾电流Itail增加。相应地，第一镜像晶体管MP1和第二镜像晶体管MP2导通，从而输出电压VOUT的电平增加。
如上所述，根据本发明的一个实施例的差分放大器可以通过响应于差分地输入的第一输入信号IN和第二输入信号INB而适应性地改变尾电流来改善转换速率特性。
图5是图示采用常规差分放大器的LDO电压调节器和采用根据本发明的一个实施例的差分放大器的LDO电压调节器的LDO特性的时序图。
图5图示了如下示例：相比于采用常规差分放大器的LDO电压调节器，在采用根据本发明的一个实施例的差分放大器的LDO电压调节器的情况下，电压降的量减小了大约35mV。即，AB类放大器的静态电流(Iq)可以减小，因为第一电流控制单元140使信号路径多样化，以及第二电流控制单元150可以响应于差分地输入的第一输入信号IN和第二输入信号INB而适应性地改变差分放大器100的每个输入单元的尾电流。相应地，根据本发明的一个实施例的差分放大器可以根据改善的带宽特性来提高响应速度，以及还可以根据改善的转换速率特性来提高电流驱动能力。结果，可以看出，LDO特性已经得到改善。
图6是根据本发明的另一实施例的差分放大器600的详细电路图。在下文中，给与图2的差分放大器100的元件相同的元件指定相同的附图标记。
参加图6，差分放大器600包括第一主输入单元610、第二主输入单元612、第一电流镜像单元620、第二电流镜像单元622、输出单元630、第一电流控制单元640以及第二电流控制单元650A和650B。作为参考，在图6的差分放大器600的元件中，第一电流控制单元640具有与图2的第一电流控制单元140的配置不同的配置，从而改变了第一电流镜像单元620和第二电流镜像单元622的配置。
首先，差分放大器600的第一电流镜像单元620包括第一镜像晶体管MP1和第二镜像晶体管MP2，第一镜像晶体管MP1被配置成具有耦接在用于电源电压VCCE的端子与第一主输入晶体管MN1的漏极(即，节点Y)之间的源极-漏极路径，第二镜像晶体管MP2被配置成具有耦接在用于电源电压VCCE的端子与用于输出电压VOUT的端子之间的源极-漏极路径，且具有耦接到第一镜像晶体管MP1的漏极(即，节点Y)的栅极。
第二电流镜像单元622包括第三镜像晶体管MP3和第四镜像晶体管MP4，第三镜像晶体管MP3被配置成具有耦接到用于电源电压VCCE的端子和第二主输入晶体管MN2的漏极(即，节点X)的源极-漏极路径，且具有耦接到第一镜像晶体管MP1的栅极(即，节点Z)的栅极，第四镜像晶体管MP4被配置成具有耦接在用于电源电压VCCE的端子与输出单元630之间的源极-漏极路径，且具有耦接到第三镜像晶体管MP3的漏极(即，节点X)的栅极。
第一电流控制单元640包括第一电阻器R1和第二电阻器R2，第一电阻器R1耦接在第一镜像晶体管MP1的漏极(即，节点Y)与栅极(即，节点Z)之间，第二电阻器R2耦接在第三镜像晶体管MP3的漏极(即，节点X)与栅极(即，节点Z)之间。在这种情况下，第一电阻器R1和第二电阻器R2的比例可以被设置为1:1。
如上所述配置的差分放大器600的第一电流控制单元640可以通过将响应于第一输入信号IN而产生的第二补偿电流Icomb供应给第二主输入晶体管MN2的漏极来减小流入第三镜像晶体管MP3的电流量，以及可以通过将响应于第二输入信号INB而产生的第一补偿电流Icom供应给第一主输入晶体管MN1的漏极来减小流入第一镜像晶体管MP1的电流量。结果，可以减小差分放大器600的静态电流(Iq)。
图7是图示图6的差分放大器600的操作的电路图。
图7图示了如下示例：输入给第一主输入单元MN1和第三子输入晶体管MN7的第一输入信号IN的电流量小于第二输入信号INB的电流量。在这种情况下，第一节点ND1的电压增加，从而第一电流阱晶体管MN8被强导通。相应地，第二主输入晶体管MN2的尾电流Itailb增加，因为强烈地形成了从第二主输入晶体管MN2的源极至用于地电压VSS的端子的电流阱路径。即，当第一输入信号IN的电流量小于第二输入信号INB的电流量时，第二主输入晶体管MN2的尾电流Itailb增加。此时，当第二主输入晶体管MN2的尾电流Itailb增加时，节点X的电压电平下降。相应地，第二补偿电流Icomb被产生，且被供应给第二主输入晶体管MN2的漏极。结果，可以减小差分放大器600的静态电流，因为流入第三镜像晶体管MP3的电流量被减小。
然而，当输入给第二主输入单元MN2和第四子输入晶体管MN9的第一输入信号IN的电流量小于第二输入信号INB的电流量时，第一主输入晶体管MN1的尾电流Itail增加。此时，当第一主输入晶体管MN1的尾电流Itail增加时，节点Y的电压电平下降。相应地，第一补偿电流Icom被产生，且被供应给第一主输入晶体管MN1的漏极。结果，可以减小差分放大器600的静态电流，因为流入第一镜像晶体管MP1的电流量被减小。
图8是根据本发明的一个实施例的半导体存储器件800的框图。
参见图8，半导体存储器件800包括存储单元阵列820、外围电路830和电压调节器810。外围电路830可以包括地址解码器831、读取/写入电路832、数据输入/输出电路833和控制逻辑834。
存储单元阵列820经由字线WL1～WLn而耦接到地址解码器831，且经由位线BL1～BLm而耦接到读取/写入电路832。存储单元阵列820包括多个存储块BLK1～BLKz。多个存储块BLK1～BLKz包括多个存储单元。属于该多个存储单元且沿行方向布置的存储单元耦接到字线WL1～WLn。属于该多个存储单元且沿列方向布置的存储单元耦接到位线BL1～BLm。多个存储单元中的每个可以作为单电平单元(SLC)或多电平单元(MLC)来工作。在一个实施例中，多个存储单元是非易失性存储单元。
地址解码器831经由字线WL1～WLn耦接到存储单元阵列820。地址解码器831被配置成响应于控制逻辑834的控制来工作。地址解码器831接收外部地址ADDR。
地址解码器831通过将地址ADDR解码来产生块地址，以及响应于产生的块地址来选择存储单元阵列820的多个存储块BLK1～BLKz之一。地址解码器831通过将地址ADDR解码来产生行地址，以及响应于产生的行地址来选择字线WL1～WLn中的耦接到选中存储块的一个字线。地址解码器831可以包括块解码器、行解码器和地址缓冲器。
读取/写入电路832经由位线BL1～BLm耦接到存储单元阵列820，以及经由数据线DL耦接到数据输入/输出电路833。读取/写入电路832响应于控制逻辑834的控制来工作。
当编程操作被执行时，读取/写入电路832从数据输入/输出电路833接收程序数据DATA，并将程序数据DATA传送给位线BL1～BLm。传送的数据被编程至耦接到选中字线的存储单元中。当读取操作被执行时，读取/写入电路832经由位线BL1～BLm读取耦接到选中字线的存储单元的数据，并经由数据线DL将读取的数据DATA输出给数据输入/输出电路833。当擦除操作被执行时，读取/写入电路832可以使位线BL1～BLm浮置。在一个实施例中，读取/写入电路832可以包括与各个位线相对应的页缓冲器PB1～PBm以及列选择电路(未示出)。
数据输入/输出电路833经由数据线DL耦接到读取/写入电路832。数据输入/输出电路833响应于控制逻辑834的控制来工作。数据输入/输出电路833将数据DATA发送给外部以及从外部接收数据DATA。当编程操作被执行时，数据输入/输出电路833从外部接收程序数据DATA，并将程序数据DATA发送给读取/写入电路832。当读取操作被执行时，数据输入/输出电路833从读取/写入电路832接收读取数据DATA，并将读取数据DATA输出到外部。
控制逻辑834耦接到地址解码器831、读取/写入电路832和数据输入/输出电路833。控制逻辑834可以被配置成经由半导体存储器件800的输入/输出缓冲器(未示出)来接收命令CMD，以及响应于该命令来控制半导体存储器件800的总体操作。
电压调节器810可以将恒定电压供应给外围电路830的每个元件。图8图示了电压调节器810将供给电压VRS供应给外围电路830，但电压调节器810可以将需要的电压供应给外围电路830的地址解码器831、读取/写入电路832、数据输入/输出电路833和控制逻辑834中的每个。
当半导体存储器件800工作时，供给电压VRS可以根据耦接到电压调节器810的输出端子的元件的操作而暂时变化。例如，如果从电压调节器810的输出端子流动的电流暂时上升，则电压调节器810的供给电压VRS可以暂时下降。已知的电压调节器810检测输出端子的电压降，并通过将耦接到外部电压的驱动晶体管导通来恢复供给电压VRS。此时，当产生电压降时需要快速恢复供给电压VRS以用于半导体存储器件800的稳定操作。
根据本发明的一个实施例的电压调节器810可以包括差分放大器(图9的910)，该差分放大器能够在输出电压因负载电流的改变而变化时快速恢复输出电压。在这种情况下，包括在电压调节器810中的差分放大器可以具有参照图1至图7所描述的配置。即，包括在电压调节器810中的差分放大器被配置成减小AB类放大器的静态电流(Iq)，以及同时适应性地改变尾电流。
图9是示出图8的电压调节器810的配置的详细电路图。
参见图9，电压调节器810包括差分放大器910、驱动晶体管930和电压分配电路950。
差分放大器930可以具有参照图1至图7所描述的配置。即，差分放大器930可以包括：第一主输入单元和第二主输入单元，被配置成分别经由正输入端子来接收正输入信号和经由负输入端子来接收负输入信号；第一电流镜像单元，耦接到第一主输入单元的第一端子，并被配置成对输入至第一主输入单元的正输入信号的电流进行镜像；第二电流镜像单元，耦接到第二主输入单元的第一端子，并被配置成对输入至第二主输入单元的负输入信号的电流进行镜像；输出单元，被配置成基于第一电流镜像单元和第二电流镜像单元镜像的结果来产生输出电压DRVP；第一电流控制单元，被配置成通过将通过重新镜像负输入信号而产生的第一补偿电流供应给第一主输入单元的第一端子来减小由第一电流镜像单元镜像的电流，以及通过将通过重新镜像正输入信号而产生的第二补偿电流供应给第二主输入单元的第一端子来减小由第二电流镜像单元镜像的电流；以及第二电流控制单元，被配置成响应于负输入信号来控制第一主输入单元的尾电流，以及响应于正输入信号来控制第二主输入单元的尾电流。
驱动晶体管930响应于差分放大器910的输出电压DRVP来导通，从而输出外部电源电压VCCE作为供给电压VRS。电压分配电路950将通过分配供给电压VRS而产生的反馈电压VFB输出给差分放大器910的正输入端子。作为参考，由电压分配电路950产生的反馈电压VFB可以输入至差分放大器910的正输入端子，而参考电压VREF可以输入至差分放大器910的负输入端子。
图8和图9图示了如下示例：根据本发明的一个实施例的差分放大器已经被实施为半导体存储器件的电压调节器，但是根据本发明的一个实施例的差分放大器可以被实施为其他各种电路，例如，单位增益缓冲器。
如上所述，根据本发明的一个实施例，差分放大器可以通过将响应于负输入信号INB而产生的第一补偿电流Icom供应给正输入端子以及将响应于正输入信号IN而产生的第二补偿电流Icomb供应给负输入端子来减小流经用于对正输入信号IN进行镜像的电流镜像单元的电流和流经用于对负输入信号INB进行镜像的电流镜像单元的电流。相应地，可以减小差分放大器的静态电流。此外，根据本发明的一个实施例，差分放大器可以分别响应于差分地输入的正输入信号IN和负输入信号INB来适应性地改变负输入端子的尾电流和正输入端子的尾电流。相应地，根据本发明的一个实施例的差分放大器可以通过减小AB类放大器的静态电流(Iq)来改善带宽特性，以及也可以通过适应性地改变尾电流来改善转换速率特性。相应地，响应速度可以根据改善的带宽特性而提高，电流驱动能力可以根据改善的转换速率特性而提高。
例如，前面提及的实施例中图示的逻辑门和晶体管的位置和类型可以根据输入信号的极性来不同地实施。
根据提出的实施例的差分放大器电路具有这样的优点：其可以通过提高响应速度来改善由负载电流导致的电压降特性。
此外，根据提出的实施例的差分放大器电路可以通过减小AB类放大器的静态电流(Iq)来改善带宽特性，以及也可以通过适应性地改变尾电流来改善转换速率特性，因为信号路径被多样化。相应地，响应速度可以通过改善的带宽特性来提高，以及电流驱动能力也可以通过改善的转换速率特性来提高。
虽然已经出于说明的目的而描述了各种实施例，但对于本领域技术人员将明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以作出各种改变和修改。

Claims (25)

1.一种差分放大器电路，包括：
第一主输入单元和第二主输入单元，适用于分别接收第一输入信号和第二输入信号；
第一电流镜像单元，适用于耦接到第一主输入单元的第一端子，且对输入至第一主输入单元的第一输入信号的电流进行镜像；
第二电流镜像单元，适用于耦接到第二主输入单元的第一端子，且对输入至第二主输入单元的第二输入信号的电流进行镜像；
输出单元，适用于基于第一电流镜像单元和第二电流镜像单元镜像的结果来产生输出电压；
第一电流控制单元，适用于通过将通过重新镜像第二输入信号而产生的第一补偿电流供应给第一主输入单元的第一端子来减小由第一电流镜像单元镜像的电流，以及通过将通过重新镜像第一输入信号而产生的第二补偿电流供应给第二主输入单元的第一端子来减小由第二电流镜像单元镜像的电流；以及
第二电流控制单元，适用于响应于第二输入信号来控制第一主输入单元的尾电流，以及响应于第一输入信号来控制第二主输入单元的尾电流。
2.如权利要求1所述的差分放大器电路，其中，第一电流控制单元包括：
第一子输入单元，适用于具有耦接到第一主输入单元的第二端子的第一端子，且接收第一输入信号；
第二子输入单元，适用于具有耦接到第二主输入单元的第二端子的第一端子，且接收第二输入信号；
第三电流镜像单元，适用于耦接到第一子输入单元的第二端子，且将通过重新镜像输入至第一子输入单元的第一输入信号的电流而产生的第二补偿电流供应给第二主输入单元的第一端子；以及
第四电流镜像单元，适用于耦接到第二子输入单元的第二端子，且将通过重新镜像输入至第二子输入单元的第二输入信号的电流而产生的第一补偿电流供应给第一主输入单元的第一端子。
3.如权利要求1所述的差分放大器电路，其中，第二电流控制单元包括：
第一偏置供应单元，适用于耦接在电源电压端子与第一节点之间，且响应于偏置信号来导通；
第一尾电流控制单元，适用于耦接在第一节点与地电压端子之间，且响应于第一输入信号来控制第二主输入单元的尾电流；
第二偏置供应单元，适用于耦接在电源电压端子与第二节点之间，且响应于偏置信号来导通；以及
第二尾电流控制单元，适用于耦接在第二节点与地电压端子之间，且响应于第二输入信号来控制第一主输入单元的尾电流。
4.如权利要求3所述的差分放大器电路，其中，第一尾电流控制单元包括：
第三子输入单元，适用于耦接在第一节点与第二主输入单元的第二端子之间，且接收第一输入信号；以及
第一二极管单元，适用于耦接在第二主输入单元的第二端子与地电压端子之间，且响应于第一节点的电压来导通。
5.如权利要求4所述的差分放大器，其中，第一二极管单元包括电流阱。
6.如权利要求3所述的差分放大器电路，其中，第二尾电流控制单元包括：
第四子输入单元，适用于耦接在第二节点与第一主输入单元的第二端子之间，且接收第二输入信号；以及
第二二极管单元，适用于耦接在第一主输入单元的第二端子与地电压端子之间，且响应于第二节点的电压来导通。
7.如权利要求6所述的差分放大器电路，其中，第二二极管单元包括电流阱。
8.如权利要求1所述的差分放大器电路，其中，输出单元适用于：
将由第二电流镜像单元镜像的第二输入信号的电流重新镜像，以及
通过将重新镜像的第二输入信号的电流加到由第一电流镜像单元镜像的第一输入信号的电流来产生输出电压。
9.一种差分放大器电路，包括：
第一主输入晶体管和第二主输入晶体管，适用于具有分别输入第一输入信号和第二输入信号的栅极；
第一电流镜像单元，适用于耦接到第一主输入晶体管的漏极，且对输入至第一主输入晶体管的栅极的第一输入信号的电流进行镜像；
第二电流镜像单元，适用于耦接到第二主输入晶体管的漏极，且对输入至第二主输入晶体管的栅极的第二输入信号的电流进行镜像；
输出单元，适用于基于第一电流镜像单元和第二电流镜像单元镜像的结果来产生输出电压；
第一电流控制单元，适用于将响应于第二输入信号而产生的第一补偿电流供应给第一主输入晶体管的漏极，以及将响应于第一输入信号而产生的第二补偿电流供应给第二主输入晶体管的漏极；以及
第二电流控制单元，适用于响应于第二输入信号来控制第一主输入晶体管的尾电流，以及响应于第一输入信号来控制第二主输入晶体管的尾电流。
10.如权利要求9所述的差分放大器电路，其中：
供应给第一主输入晶体管的漏极的第一补偿电流减小由第一电流镜像单元镜像的第一输入信号的电流，使得差分放大器电路的静态电流减小，以及
供应给第二主输入晶体管的漏极的第二补偿电流减小由第二电流镜像单元镜像的第二输入信号的电流，使得差分放大器电路的静态电流减小。
11.如权利要求9所述的差分放大器电路，其中，第一电流控制单元适用于：
通过重新镜像第二输入信号来产生第一补偿电流，以及
通过重新镜像第一输入信号来产生第二补偿电流。
12.如权利要求9所述的差分放大器电路，其中，第一电流控制单元包括：
第一子输入晶体管，适用于具有耦接到第一主输入晶体管的源极的源极，且具有输入第一输入信号的栅极；
第二子输入晶体管，适用于具有耦接到第二主输入晶体管的源极的源极，且具有输入第二输入信号的栅极；
第三电流镜像单元，适用于耦接到第一子输入晶体管的漏极，且通过将输入至第一子输入晶体管的栅极的第一输入信号的电流重新镜像来将第二补偿电流供应给第二主输入晶体管的漏极；以及
第四电流镜像单元，适用于耦接到第二子输入晶体管的漏极，且通过将输入至第二子输入晶体管的栅极的第二输入信号的电流重新镜像来将第一补偿电流供应给第一主输入晶体管的漏极。
13.如权利要求12所述的差分放大器电路，其中：
第三电流镜像单元，适用于以1:B的比例来将第一输入信号的电流和第二补偿电流重新镜像，以及
第四电流镜像单元，适用于以1:B的比例来将第二输入信号的电流和第一补偿电流重新镜像，B为自然数。
14.如权利要求13所述的差分放大器电路，其中，第一子输入晶体管与第一主输入晶体管的尺寸比W/L和第二子输入晶体管与第二主输入晶体管的尺寸比W/L中的每个被设置为1:C，C为比B小的自然数。
15.如权利要求9所述的差分放大器电路，其中：
第一电流镜像单元包括第一镜像晶体管和第二镜像晶体管，第一镜像晶体管适用于具有耦接在电源电压端子与第一主输入晶体管的漏极之间的源极-漏极路径，第二镜像晶体管适用于具有耦接在电源电压端子与用于输出电压的端子之间的源极-漏极路径，且具有耦接到第一镜像晶体管的漏极的栅极，
第二电流镜像单元包括第三镜像晶体管和第四镜像晶体管，第三镜像晶体管适用于具有耦接到电源电压端子和第二主输入晶体管的漏极的源极-漏极路径，且具有耦接到第一镜像晶体管的栅极的栅极，第四镜像晶体管适用于具有耦接在电源电压端子与输出单元之间的源极-漏极路径，且具有耦接到第三镜像晶体管的漏极的栅极；以及
第一电流控制单元包括第一电阻器和第二电阻器，第一电阻器适用于耦接在第一镜像晶体管的漏极与栅极之间，第二电阻器适用于耦接在第三镜像晶体管的漏极与栅极之间。
16.如权利要求15所述的差分放大器电路，其中，第一电阻器和第二电阻器具有相同的电阻值。
17.如权利要求9所述的差分放大器电路，其中，第二电流控制单元包括：
第一偏置晶体管，适用于具有耦接在电源电压端子与第一节点之间的源极-漏极路径，且具有输入偏置信号的栅极；
第一尾电流控制单元，适用于耦接在第一节点与地电压端子之间，且响应于第一输入信号来控制第二主输入晶体管的尾电流；
第二偏置晶体管，适用于具有耦接在电源电压端子与第二节点之间的源极-漏极路径，且具有输入偏置信号的栅极；以及
第二尾电流控制单元，适用于耦接在第二节点与地电压端子之间，且响应于第二输入信号来控制第一主输入晶体管的尾电流。
18.如权利要求17所述的差分放大器电路，其中，第一尾电流控制单元包括：
第三子输入晶体管，适用于具有耦接在第一节点与第二主输入晶体管的源极之间的源极-漏极路径，且具有输入第一输入信号的栅极；以及
第一电流阱晶体管，适用于具有耦接在第二主输入晶体管的源极与地电压端子之间的源极-漏极路径，且具有输入第一节点的电压的栅极。
19.如权利要求17所述的差分放大器电路，其中，第二尾电流控制单元包括：
第四子输入晶体管，适用于具有耦接在第二节点与第一主输入晶体管的源极之间的源极-漏极路径，且具有输入第二输入信号的栅极；以及
第二电流阱晶体管，适用于具有耦接在第一主输入晶体管的源极与地电压端子之间的源极-漏极路径，且具有输入第二节点的电压的栅极。
20.如权利要求9所述的差分放大器电路，其中，输出单元适用于：
将由第二电流镜像单元镜像的第二输入信号的电流重新镜像，以及
通过将重新镜像的第二输入信号的电流加到由第一电流镜像单元镜像的第一输入信号的电流来产生输出电压。
21.一种半导体存储器件，包括：
存储单元阵列，适用于包括耦接到多个位线对和多个字线的多个存储单元；
外围电路，适用于在执行读取操作时从与输入地址相对应的存储单元读取数据，以及在执行编程操作时将数据编程至与输入地址相对应的存储单元中；以及
电压调节器，适用于将恒定供给电压供应给外围电路，
其中，电压调节器包括差分放大器，差分放大器适用于通过将响应于负输入信号而产生的第一补偿电流供应给正输入端子以及将响应于正输入信号而产生的第二补偿电流供应给负输入端子，来减小流经用于对正输入信号和负输入信号进行镜像的电流镜像单元的电流，以及适用于同时响应于正输入信号来控制负输入端子的尾电流以及响应于负输入信号来控制正输入端子的尾电流。
22.如权利要求21所述的半导体存储器件，其中，电压调节器包括：
差分放大器；
驱动晶体管，适用于响应于差分放大器的输出电压来导通，以及将外部电源电压输出作为供给电压；以及
电压分配电路，适用于将通过划分供给电压而产生的反馈电压输出作为差分放大器的正输入信号。
23.如权利要求21所述的半导体存储器件，其中，差分放大器包括：
第一主输入单元和第二主输入单元，适用于分别接收正输入信号和负输入信号；
第一电流镜像单元，适用于耦接到第一主输入单元的第一端子，且对输入至第一主输入单元的正输入信号的电流进行镜像；
第二电流镜像单元，适用于耦接到第二主输入单元的第一端子，且对输入至第二主输入单元的负输入信号的电流进行镜像；
输出单元，适用于基于第一电流镜像单元和第二电流镜像单元镜像的结果来产生输出电压；
第一电流控制单元，适用于通过将通过重新镜像负输入信号而产生的第一补偿电流供应给第一主输入单元的第一端子来减小由第一电流镜像单元镜像的电流，以及通过将通过重新镜像正输入信号而产生的第二补偿电流供应给第二主输入单元的第一端子来减小由第二电流镜像单元镜像的电流；以及
第二电流控制单元，适用于响应于负输入信号来控制第一主输入单元的尾电流，以及响应于正输入信号来控制第二主输入单元的尾电流。
24.如权利要求23所述的半导体存储器件，其中，第一电流控制单元包括：
第一子输入单元，适用于具有耦接到第一主输入单元的第二端子的第一端子，且接收正输入信号；
第二子输入单元，适用于具有耦接到第二主输入单元的第二端子的第一端子，且接收负输入信号；
第三电流镜像单元，适用于耦接到第一子输入单元的第二端子，且将通过对输入至第一子输入单元的正输入信号的电流重新镜像而产生的第二补偿电流供应给第二主输入单元的第一端子；以及
第四电流镜像单元，适用于耦接到第二子输入单元的第二端子，且将通过对输入至第二子输入单元的负输入信号的电流重新镜像而产生的第一补偿电流供应给第一主输入单元的第一端子。
25.如权利要求23所述的半导体存储器件，其中，第二电流控制单元包括：
第一偏置供应单元，适用于耦接在电源电压端子与第一节点之间，且响应于偏置信号来导通；
第一尾电流控制单元，适用于耦接在第一节点与地电压端子之间，且响应于正输入信号来控制第二主输入单元的尾电流；
第二偏置供应单元，适用于耦接在电源电压端子与第二节点之间，且响应于偏置信号来导通；以及
第二尾电流控制单元，适用于耦接在第二节点与地电压端子之间，且响应于负输入信号来控制第一主输入单元的尾电流。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108172253A (zh) * 2017-12-27 2018-06-15 睿力集成电路有限公司 存储器的驱动电路及应用其的存储器
CN109951168A (zh) * 2017-12-20 2019-06-28 德克萨斯仪器股份有限公司 运算放大器的转换促进禁用
CN111585524A (zh) * 2019-02-18 2020-08-25 爱思开海力士有限公司 放大器和接收电路及包括其的半导体装置和半导体系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10333501B2 (en) * 2017-06-29 2019-06-25 SK Hynix Inc. Buffer circuit and device including the same
US11228466B2 (en) * 2019-07-30 2022-01-18 Allegro Microsystems, Llc Digital capacitive isolator
KR102411633B1 (ko) * 2020-02-13 2022-06-20 숙명여자대학교산학협력단 차동 증폭 회로 및 전류 제한 방법
CN112034924B (zh) * 2020-08-10 2023-02-24 唯捷创芯(天津)电子技术股份有限公司 一种自适应快速响应的ldo电路及其芯片

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1797944A (zh) * 2004-12-23 2006-07-05 中国科学院电子学研究所 基于双模式的集成isfet传感器信号差分读出电路
US7184296B2 (en) * 2003-02-19 2007-02-27 Fujitsu Limited Memory device
CN101005273A (zh) * 2006-01-20 2007-07-25 深圳赛意法微电子有限公司 具有改善的转换速率的差分放大器
CN101242160A (zh) * 2007-02-08 2008-08-13 三星电子株式会社 具有推挽类输出级的两级运算放大器
CN101366174A (zh) * 2005-10-24 2009-02-11 新潟精密株式会社 差动放大器
EP2312751A1 (en) * 2009-10-13 2011-04-20 Sequans Communications Differential amplifier with common-mode feedback
CN102880219A (zh) * 2012-09-29 2013-01-16 无锡中科微电子工业技术研究院有限责任公司 一种具有动态补偿特性的线性稳压器
CN103163926A (zh) * 2011-12-15 2013-06-19 无锡中星微电子有限公司 高精度低压差电压调节器
CN103632710A (zh) * 2012-08-24 2014-03-12 爱思开海力士有限公司 半导体存储器件
CN104460801A (zh) * 2014-11-25 2015-03-25 无锡中星微电子有限公司 电压调节器
DE102013018076A1 (de) * 2013-11-26 2015-05-28 Elmos Semiconductor Aktiengesellschaft Vorrichtung zur Differenzverstärkung mit einer Erweiterung des Gleichtakteingangsspannungsbereiches

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100265574B1 (ko) * 1996-06-29 2000-09-15 김영환 반도체 메모리장치의 감지증폭기
KR100267012B1 (ko) * 1997-12-30 2000-10-02 윤종용 반도체 메모리 장치의 감지 증폭기
US7236415B2 (en) * 2004-09-01 2007-06-26 Micron Technology, Inc. Sample and hold memory sense amplifier
KR100877626B1 (ko) 2007-05-02 2009-01-09 삼성전자주식회사 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로
JP5690469B2 (ja) * 2008-08-28 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 差動増幅器、基準電圧発生回路、差動増幅方法及び基準電圧発生方法
KR20130068126A (ko) 2011-12-15 2013-06-25 한국전자통신연구원 정류기, 이를 이용한 수신 신호 강도 표시기 및 수신기

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184296B2 (en) * 2003-02-19 2007-02-27 Fujitsu Limited Memory device
CN1797944A (zh) * 2004-12-23 2006-07-05 中国科学院电子学研究所 基于双模式的集成isfet传感器信号差分读出电路
CN101366174A (zh) * 2005-10-24 2009-02-11 新潟精密株式会社 差动放大器
CN101005273A (zh) * 2006-01-20 2007-07-25 深圳赛意法微电子有限公司 具有改善的转换速率的差分放大器
CN101242160A (zh) * 2007-02-08 2008-08-13 三星电子株式会社 具有推挽类输出级的两级运算放大器
EP2312751A1 (en) * 2009-10-13 2011-04-20 Sequans Communications Differential amplifier with common-mode feedback
CN103163926A (zh) * 2011-12-15 2013-06-19 无锡中星微电子有限公司 高精度低压差电压调节器
CN103632710A (zh) * 2012-08-24 2014-03-12 爱思开海力士有限公司 半导体存储器件
CN102880219A (zh) * 2012-09-29 2013-01-16 无锡中科微电子工业技术研究院有限责任公司 一种具有动态补偿特性的线性稳压器
DE102013018076A1 (de) * 2013-11-26 2015-05-28 Elmos Semiconductor Aktiengesellschaft Vorrichtung zur Differenzverstärkung mit einer Erweiterung des Gleichtakteingangsspannungsbereiches
CN104460801A (zh) * 2014-11-25 2015-03-25 无锡中星微电子有限公司 电压调节器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109951168A (zh) * 2017-12-20 2019-06-28 德克萨斯仪器股份有限公司 运算放大器的转换促进禁用
CN109951168B (zh) * 2017-12-20 2024-05-14 德克萨斯仪器股份有限公司 运算放大器的转换促进禁用
CN108172253A (zh) * 2017-12-27 2018-06-15 睿力集成电路有限公司 存储器的驱动电路及应用其的存储器
CN111585524A (zh) * 2019-02-18 2020-08-25 爱思开海力士有限公司 放大器和接收电路及包括其的半导体装置和半导体系统
CN111585524B (zh) * 2019-02-18 2023-09-15 爱思开海力士有限公司 放大器和接收电路及包括其的半导体装置和半导体系统

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KR20170075892A (ko) 2017-07-04
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