KR20130068126A - 정류기, 이를 이용한 수신 신호 강도 표시기 및 수신기 - Google Patents

정류기, 이를 이용한 수신 신호 강도 표시기 및 수신기 Download PDF

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KR20130068126A
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웬충기엔
김세한
박태준
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Abstract

수신 신호 강도 표시기를 포함하는 수신기가 개시된다. 수신 신호 강도 표시기는 차동 신호를 증폭하는 증폭기 체인을 형성하는 복수의 차동 증폭기와, 복수의 차동 증폭기의 출력 신호와 차동 신호를 각각 정류하는 복수의 정류기와, 복수의 정류기의 출력 신호를 합쳐 수신 신호 강도를 출력하는 저역 통과 필터를 포함한다. 정류기는 차동 전압을 전류로 변환하는 클래스 AB 전압-전류 변환기와 2개의 트라이오드 트랜지스터를 포함한다.

Description

정류기, 이를 이용한 수신 신호 강도 표시기 및 수신기{RECTIFIER, RECEIVED SIGNAL STRENGTH INDICATOR, AND RECEIVER}
본 발명은 정류기, 수신 신호 강도 표시기 및 수신기에 관한 것이다.
무선 통신 송수신기에서 수신 신호 강도 표시기(received signal strength indicator, RSSI)는 수신기의 이득을 조절하는데 필요한 정보를 제공함으로써 수신 신호 파워를 검출하는데 중요한 역할을 갖는다. 또한, RSSI는 RF 파워와 거리와의 관계를 나타내기 때문에 위치 측정 시스템(localization system)에 사용될 수 있다.
RSSI의 설계에서 가장 중요한 성능은 저전력, 넓은 동적 동작 영역 및 정확도이다. 넓은 동적 동작 영역을 얻기 위하여, RSSI는 일반적으로 로그(logarithmic) 형태로 구현된다. 이는 수신 신호의 넓은 동적 변화가 제한된 표시 범위 내에서 표현될 수 있기 때문이다.
그러나, 종래의 로그 형태의 RSSI에 2V 이하의 낮은 전압이 공급되는 경우, 비선형 항목(nonlinear term)이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 낮은 전압을 공급받더라도 선형성을 향상시킬 수 있는 수신 신호 강도 표시기를 제공하는 것이다.
본 발명의 한 실시예에 따르면, 제1 입력 전압에 연결된 게이트 전극을 포함하는 제1 트랜지스터, 제2 입력 전압에 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제1 입력 전압에 연결된 게이트 전극을 포함하는 제3 트랜지스터, 그리고 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제2 입력 전압에 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함하는 정류기가 제공된다.
상기 정류기는, 상기 제1 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제5 트랜지스터, 그리고 상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
상기 정류기는, 상기 제2 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제7 트랜지스터, 상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제8 트랜지스터, 그리고 상기 제8 트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 제6 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제9 트랜지스터를 더 포함할 수 있다.
상기 정류기는, 바이어스 전압에 연결된 게이트 전극 및 상기 제1 트랜지스터의 드레인 전극에 연결된 제10 트랜지스터, 그리고 상기 바이어스 전압에 연결된 게이트 전극 및 상기 제2 트랜지스터의 드레인 전극에 연결된 제11 트랜지스터를 더 포함할 수 있다.
상기 정류기는, 상기 제1 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제12 트랜지스터, 그리고 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제13 트랜지스터를 더 포함할 수 있다.
상기 정류기는, 상기 제7 트랜지스터의 소스 전극에 연결된 드레인 전극과 상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제14 트랜지스터, 그리고 상기 제5 트랜지스터의 소스 전극에 연결된 드레인 전극과 상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제15 트랜지스터를 더 포함할 수 있다.
상기 정류기는, 상기 제8 트랜지스터의 드레인 전극에 연결된 드레인 전극 및 상기 제8 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제16 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 게이트 전극이 제1 입력 전압에 연결된 제1 트랜지스터와 게이트 전극이 제2입력 전압에 연결된 제2 트랜지스터를 포함하는 클래스 AB 전압-전류 변환기, 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제1 입력 전압에 연결된 게이트 전극을 포함하는 제3 트랜지스터, 그리고 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제2 입력 전압에 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함하는 정류기가 제공된다.
상기 정류기는, 상기 제1 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제5 트랜지스터, 그리고 상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
상기 정류기는, 상기 제2 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제7 트랜지스터, 상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제8 트랜지스터, 그리고 상기 제8 트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 제4 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제9 트랜지스터를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 차동 신호를 증폭하는 증폭기 체인을 형성하는 복수의 차동 증폭기, 상기 복수의 차동 증폭기의 출력 신호와 상기 차동 신호를 각각 정류하는 복수의 정류기, 그리고 상기 복수의 정류기의 출력 신호를 합쳐 수신 신호 강도를 출력하는 제1 저역 통과 필터를 포함하는 수신 신호 강도 표시기가 제공된다. 상기 복수의 정류기 중 적어도 하나의 입력은 제1 입력 전압과 제2 입력 전압이다. 이때, 상기 복수의 정류기 중 적어도 하나는, 제1 입력 전압에 연결된 게이트 전극을 포함하는 제1 트랜지스터와 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제1 트랜지스터의 드레인 전극에 연결된 드레인 전극 및 제2 입력 전압에 연결된 게이트 전극을 포함하는 제2 트랜지스터를 포함한다.
상기 복수의 정류기 중 적어도 하나는, 제1 입력 전압에 연결된 게이트 전극과 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극을 포함하는 제3 트랜지스터와 제2 입력 전압에 연결된 게이트 전극과 상기 제1 트랜지스터의 드레인 전극에 연결된 소스 전극을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
상기 수신 신호 강도 표시기는, 상기 제3 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제5 트랜지스터, 그리고 상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
상기 수신 신호 강도 표시기는, 상기 제4 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제7 트랜지스터, 상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제8 트랜지스터, 그리고 상기 제8 트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 제6 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제9 트랜지스터를 더 포함할 수 있다.
상기 복수의 차동 증폭기 중 적어도 하나는 제3 입력 전압을 입력으로 하며 제1 출력 전압을 출력할 수 있다. 이때, 상기 복수의 차동 증폭기 중 적어도 하나는, 상기 제3 입력 전압에 연결된 게이트 전극과 상기 제1 출력 전압에 연결된 드레인 전극을 포함하는 제5 트랜지스터와 상기 제5 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제6 트랜지스터를 포함할 수 있다.
상기 복수의 차동 증폭기 중 적어도 하나는 제4 입력 전압을 추가로 입력으로 하며 제2 출력 전압을 추가로 출력할 수 있다. 이때, 상기 복수의 차동 증폭기 중 적어도 하나는, 상기 제4 입력 전압에 연결된 게이트 전극과 상기 제2 출력 전압에 연결된 드레인 전극을 포함하는 제7 트랜지스터, 상기 제7 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제8 트랜지스터, 그리고 바이어스 전압에 연결된 게이트 전극을 포함하는 제9 트랜지스터를 더 포함할 수 있다.
상기 복수의 차동 증폭기 중 적어도 하나는, 제6 트랜지스터의 드레인 전극에 연결된 일단을 포함하는 제1 저항, 제8 트랜지스터의 드레인 전극에 연결된 일단을 포함하고, 상기 제1 저항의 타단에 연결된 타단을 포함하는 제2 저항, 제6 트랜지스터의 게이트 전극에 연결된 게이트 전극과 제6 트랜지스터의 게이트 전극에 연결된 드레인 전극을 포함하는 제10 트랜지스터, 상기 제10 트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 제1 저항의 타단에 연결된 게이트 전극을 포함하는 제11 트랜지스터, 상기 제11 트랜지스터의 소스 전극에 연결된 소스 전극과 참조 전압에 연결된 게이트 전극을 포함하는 제12 트랜지스터, 그리고 상기 제11 트랜지스터의 소스 전극에 연결된 드레인 전극과 바이어스 전압에 연결된 게이트 전극을 포함하는 제13 트랜지스터를 더 포함할 수 있다.
상기 수신 신호 강도 표시기는, 제2 저역 통과 필터와 제5 트랜지스터를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 동위상 신호를 필터링하는 제1 저역 통과 필터, 직교 위상 신호를 필터링하는 제2 저역 통과 필터, 수신 신호 강도 표시기를 포함하는 수신기가 제공된다. 이때, 상기 수신 신호 강도 표시기는, 필터링된 동위상 신호와 필터링된 직교 위상 신호를 차동 신호로 하여 증폭하는 증폭기 체인을 형성하는 복수의 차동 증폭기와 상기 복수의 차동 증폭기의 출력 신호와 상기 차동 신호를 각각 정류하는 복수의 정류기를 포함한다. 그리고 상기 복수의 정류기 중 적어도 하나는, 제1 입력 전압에 연결된 게이트 전극을 포함하는 제1 트랜지스터와 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제1 트랜지스터의 드레인 전극에 연결된 드레인 전극 및 제2 입력 전압에 연결된 게이트 전극을 포함하는 제2 트랜지스터를 포함한다.
상기 복수의 정류기 중 적어도 하나는, 제1 입력 전압에 연결된 게이트 전극과 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극을 포함하는 제3 트랜지스터와 제2 입력 전압에 연결된 게이트 전극과 상기 제1 트랜지스터의 드레인 전극에 연결된 소스 전극을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 저전력 광역 수신 신호 강도 표시기가 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 무선 송수신기의 블록도를 보여준다.
도 2는 본 발명의 실시예에 따른 수신 신호 강도 표시기를 나타낸 블록도이다.
도 3는 본 발명의 첫 번째 실시예에 따른 전파 정류 회로를 나타낸 회로도이다.
도 4는 본 발명의 두 번째 실시예에 따른 전파 정류 회로를 나타낸 회로도이다.
도 5는 본 발명의 실시예에 따른 차동 증폭기를 나타낸 회로도이다.
도 6은 본 발명의 실시예에 따른 DC 오프셋 상쇄기를 나타낸 회로도이다.
도 7은 본 발명의 실시예에 따른 전파 정류 회로의 전압-전류 특성을 나타낸다.
도 8은 본 발명의 실시예에 따른 수신 신호 강도 표시기(RSSI)의 시뮬레이션 결과를 나타낸다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 도면을 참고하여 본 발명의 실시예에 따른 무선 송수신기, 수신 신호 강도 표시기, 및 그 구성 요소를 설명한다.
도 1은 본 발명의 실시예에 따른 무선 송수신기의 블록도를 보여준다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 무선 송수신기는 무선 송수신 신호 스위치(T/R SW), 저잡음 증폭기(LNA), 2개의 수신 신호 하향 변환 믹서(RMIX1, RMIX2), 2개의 대역 통과 필터(BPF1, BPF2), 위상 고정 루프(PLL), 전압 조정 발진기(VCO), 위상 지연기(11), 수신 신호 강도 표시기(RSSI), 제1 아날로그-디지털 변환기(ADC1), 2개의 가변 이득 증폭기(VGA1, VGA2), 제2 아날로그-디지털 변환기(ADC2), CPU interface(12), 디지털-아날로그 변환기(DAC), 2개의 저역 통과 필터(LPF1, LPF2), 2개의 송신 신호 믹서(TMIX1, TMIX2), 및 파워 증폭기(PA)를 포함한다.
무선 송수신 신호 스위치(T/R SW)는 안테나에서 수신된 무선 신호를 저잡음 증폭기(LNA)에 제공하고, 파워 증폭기(PA)에서 증폭된 신호를 안테나에 제공한다.
수신된 무선 신호는 저잡음 증폭기(LNA)에 의해 증폭되고, 2개의 수신 신호 하향 변환 믹서(RMIX1, RMIX2)에 의해 각각 동위상 신호(in-phase signal)와 직교위상 신호(quadrature phase signal)로 하향 변환된다. 동위상 신호와 직교위상 신호는 2개의 대역 통과 필터(BPF1, BPF2)에 의해 각각 필터링되고, 2개의 가변 이득 증폭기(VGA1, VGA2)에 의해 각각 증폭된다. 증폭된 동위상 신호와 증폭된 직교위상 신호는 제2 아날로그-디지털 변환기(ADC2)에 의해 디지털화된다.
수신 신호 강도 표시기(RSSI)의 출력 신호는 위치 측정을 위하여 사용된다. 도 1에서, 수신 신호 강도 표시기(RSSI)는 채널 선택을 위한 2개의 대역 통과 필터(BPF1, BPF2) 뒤에 위치한다. 이 경우, 수신 신호 강도 표시기(RSSI)의 입력 신호는 2개의 대역 통과 필터(BPF1, BPF2)의 출력 신호이다. 한편, 수신 신호 강도 표시기(RSSI)는 저잡음 증폭기(LNA)나 2개의 수신 신호 하향 변환 믹서(RMIX1, RMIX2) 뒤에 위치할 수 있다. 수신 신호 강도 표시기(RSSI)의 아날로그 출력 신호는 제1 아날로그 디지털 변환기(ADC1)에 의해 디지털화되고 디지털 신호 처리에 사용된다.
송신을 위한 동위상 신호와 직교 위상 신호는 디지털-아날로그 변환기(DAC)에 의해 아날로그로 변환되고, 2개의 저역 통과 필터(LPF1, LPF2)에 의해 각각 필터링되고, 2개의 송신 신호 믹서(TMIX1, TMIX2)에 의해 상향 변황된다. 파워 증폭기(PA)는 상향 변환된 신호를 증폭하고 무선 송수신 신호 스위치(T/R SW)에 증폭된 신호를 제공한다.
다음은 도 2를 참조하여 본 발명의 실시예에 따른 수신 신호 강도 표시기(RSSI)를 설명한다.
도 2는 본 발명의 실시예에 따른 수신 신호 강도 표시기를 나타낸 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 수신 신호 강도 표시기(RSSI)는 6개의 차동 증폭기(AMP1 ~ AMP6), 7개의 전파 정류 회로(FWR1 ~ FWR7), 2차 저역 통과 필터(LPF3), 및 DC 오프셋 상쇄기(13)를 포함한다.
수신 신호 강도 표시기(RSSI)의 정확도는 주로 차동 증폭기의 개수에 의해 주로 결정된다. 1dB의 목표 에러를 위하여, 본 발명의 실시예에 따른 수신 신호 강도 표시기(RSSI)는 6개의 차동 증폭기(AMP1 ~ AMP6)의 사용으로 충분하지만, 이에 한정될 필요는 없다. 이 6개의 차동 증폭기(AMP1 ~ AMP6)는 증폭기 체인을 형성한다. 즉, 도 1에서의 2개의 대역 통과 필터(BPF1, BPF2)의 출력 신호는 일련의 6개의 차동 증폭기(AMP1 ~ AMP6)에 의해 증폭된다.
전파 정류 회로(FWR1)는 도 1에서의 2개의 대역 통과 필터(BPF1, BPF2)에 의해 출력되는 차동 신호를 정류한다. 6개의 전파 정류 회로(FWR2 ~ FWR7)는 6개의 차동 증폭기(AMP1 ~ AMP6)에 의해 출력되는 차동 신호를 각각 정류한다. 7개의 전파 정류 회로(FWR1 ~ FWR7)의 출력 신호는 2차 저역 통과 필터(LPF3)에 의해 합쳐지고 필터링되어 DC와 같은 표시 전압을 생성한다.
수신 신호 강도 표시기(RSSI)의 동작을 설명하면 다음과 같다. 예를 들어, 2개의 대역 통과 필터(BPF1, BPF2)에 의해 출력되는 차동 신호가 증폭기 체인의 4번째 스테이지를 포화시킬 때, 이 4번째 스테이지 이후의 전파 정류 회로는 전류가 흐르지 않고, 이 4번째 스테이지 이전의 전파 정류 회로는 전류(ISAT)가 흐르며, 4번째 스테이지의 전파 정류 회로는 전파 정류 회로의 V-I 커브에 따라 가변 전류가 흐른다. 따라서, 전파 정류 회로를 설계할 때, 트랜스컨덕턴스 Gm이 넓은 범위의 입력 전압에 걸쳐 일정할 필요가 있다. 즉, 넓은 선형 범위의 전파 정류 회로가 넓은 범위의 수신 신호 강도 표시기를 구현하는데 필요하다.
다음은 도 3을 참조하여 본 발명의 첫 번째 실시예에 따른 전파 정류 회로를 설명한다.
도 3는 본 발명의 첫 번째 실시예에 따른 전파 정류 회로를 나타낸 회로도이다.
도 3에 도시된 바와 같은 클래스 AB 전압-전류 변환기가 넓은 선형 범위의 전파 정류 회로를 구현하는데 사용될 수 있다. 본 발명의 첫 번째 실시예에 따른 전파 정류 회로는 8개의 NMOS 트랜지스터(M1, M2, M5 ~ M12), 및 4개의 PMOS 트랜지스터(M3, M4, M13, M14)를 포함한다. 본 발명의 첫 번째 실시예에 따른 전파 정류 회로의 입력은 제1 입력 전압 (Vin+)와 제2 입력 전압(Vin-)이고, 출력은 출력 전류(Iout)이다.
NMOS 트랜지스터(M1)는 PMOS 트랜지스터(M3)의 드레인 전극에 연결된 드레인 전극, 제1 입력 전압(Vin+)에 연결된 게이트 전극 및 NMOS 트랜지스터(M5)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M2)는 PMOS 트랜지스터(M4)의 드레인 전극에 연결된 드레인 전극, 제2 입력 전압(Vin-)에 연결된 게이트 전극 및 NMOS 트랜지스터(M6)의 드레인 전극에 연결된 소스 전극을 포함한다.
PMOS 트랜지스터(M3)는 공급 전압(Vdd)에 연결된 소스 전극, 바이어스 전압(Vb)에 연결된 게이트 전극 및 NMOS 트랜지스터(M1)의 드레인 전극에 연결된 드레인 전극을 포함한다.
PMOS 트랜지스터(M4)는 공급 전압(Vdd)에 연결된 소스 전극, 바이어스 전압(Vb)에 연결된 게이트 전극 및 NMOS 트랜지스터(M2)의 드레인 전극에 연결된 드레인 전극을 포함한다.
NMOS 트랜지스터(M5)는 NMOS 트랜지스터(M1)의 소스 전극에 연결된 드레인 전극, NMOS 트랜지스터(M8)의 소스 전극에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M6)는 NMOS 트랜지스터(M2)의 소스 전극에 연결된 드레인 전극, NMOS 트랜지스터(M7)의 소스 전극에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M7)는 공급 전압(Vdd)에 연결된 드레인 전극, PMOS 트랜지스터(M4)의 드레인 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M9)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M8)는 공급 전압(Vdd)에 연결된 드레인 전극, PMOS 트랜지스터(M3)의 드레인 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M10)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M9)는 NMOS 트랜지스터(M7)의 소스 전극에 연결된 드레인 전극, NMOS 트랜지스터(M7)의 소스 전극에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M10)는 NMOS 트랜지스터(M8)의 소스 전극에 연결된 드레인 전극, NMOS 트랜지스터(M8)의 소스 전극에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M11)는 PMOS 트랜지스터(M13)의 드레인 전극에 연결된 드레인 전극, NMOS 트랜지스터(M7)의 소스 전극에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M12)는 PMOS 트랜지스터(M14)의 드레인 전극에 연결된 드레인 전극, NMOS 트랜지스터(M8)의 소스 전극에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
PMOS 트랜지스터(M13)는 공급 전압(Vdd)에 연결된 소스 전극, PMOS 트랜지스터(M13)의 드레인 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M11)의 드레인 전극에 연결된 드레인 전극을 포함한다.
PMOS 트랜지스터(M14)는 공급 전압(Vdd)에 연결된 소스 전극, PMOS 트랜지스터(M13)의 게이트 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M12)의 드레인 전극에 연결된 드레인 전극을 포함한다. PMOS 트랜지스터(M14)의 드레인 전류가 전파 정류 회로의 출력 전류(Iout)에 해당한다.
트랜지스터(M3 ~ M6)는 트라이오드(triode) 영역에서 바이어스된다. 피드백 루프 트랜지스터(M9 ~ M12)는 NMOS 트랜지스터(M5, M6)가 트라이오드 동작을 유지할 수 있도록 NMOS 트랜지스터(M5, M6)의 게이트 전극을 바이어스한다. 따라서 NMOS 트랜지스터(M1, M2)의 드레인 전극에서의 전압(V1, V2)은 공급 전압(Vdd)에 매우 가깝다. NMOS 트랜지스터(M1, M2)의 소스 전압은 수십 mV만큼 공급 전압(Vdd)에 비해 낮지만, 무시될 수 있다. 전달 함수는 수학식 1과 같다.
Figure pat00001
수학식 1에서 Kn은 NMOS 트랜지스터(M1, M2)의 트랜스컨덕턴스 파라미터이고, Kn'는 NMOS 트랜지스터(M7, M8)의 트랜스컨덕턴스 파라미터이며, Kp는 PMOS 트랜지스터(M3, M4)의 트랜스컨덕턴스 파라미터이다. Vtp and Vtn 은 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 문턱 전압이다. Vid＝Vin +－Vin -이고, Vb'＝Vdd－Vb이고, Vnl≒V1＋V2－2Vs , M7 , M8이며, V1－V2＝Vd , M3－Vd , M4이다. 수학식 1에서 알 수 있듯이, 출력 전류(Iout)는 차동 입력 전압(Vin)의 함수이다.
위에서 언급하였듯이, NMOS 트랜지스터(M1, M2)의 드레인 전극에서의 전압(V1, V2)은 공급 전압(Vdd)에 매우 가깝다. 이와 같이, V1+V2 는 거의 상수이고, 이의 비선형 효과는 무시될 수 있다. 그러나, 2V 이하의 전압이 공급되는 경우, 비선형 항목이 여전히 발생할 수 있다. 특히, 공급 전압이 1.8V 이하인 경우, 비선형 문제는 더욱 중요해진다.
다음은 도 4를 참조하여 본 발명의 두 번째 실시예에 따른 전파 정류 회로를 설명한다.
도 4는 본 발명의 두 번째 실시예에 따른 전파 정류 회로를 나타낸 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 두 번째 실시예에 따른 전파 정류 회로는 도 3에 나타낸 전파 정류 회로에 덧붙여 2개의 NMOS 트랜지스터(MA, MB)를 더 포함한다.
NMOS 트랜지스터(MA)는 NMOS 트랜지스터(M2)의 소스 전극에 연결된 드레인 전극, 제1 입력 전압(Vin+)에 연결된 게이트 전극 및 NMOS 트랜지스터(M1)의 소스 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(MB)는 NMOS 트랜지스터(M2)의 소스 전극에 연결된 드레인 전극, 제2 입력 전압(Vin-)에 연결된 게이트 전극 및 NMOS 트랜지스터(M1)의 소스 전극에 연결된 소스 전극을 포함한다.
선형성을 향상시키기 위하여 MOS 트랜지스터를 이용한 source degeneration을 가진 class AB V-I 선형화 기술이 사용될 수 있다. NMOS 트랜지스터(MA, MB)의 게이트 전극은 바이어스 전압보다는 차동 입력 전압에 연결된다. 결과적으로 트라이오드 트랜지스터(MA, MB)는 회로의 선형성을 향상시키기 위하여 변하는 바이어스 조건을 경험한다. NMOS 트랜지스터(MA, MB)의 드레인-소스 전압은 0이다. 그러나, NMOS 트랜지스터(MA, MB)의 게이트-소스 전압은 NMOS 트랜지스터(M1, M2)의 게이트-소스 전압과 같고, 이는 NMOS 트랜지스터(MA, MB)가 트라이오드 영역에 있다는 것을 의미한다. NMOS 트랜지스터(MA, MB)의 소신호 드레인-소스 저항(r dsA , r dsB )은 수학식 2에 의해 결정된다.
Figure pat00002
NMOS 트랜지스터(M1, M2)가 동일하고 NMOS 트랜지스터(MA, MB)가 동일하다고 가정하면, NMOS 트랜지스터(M1, M2)의 트랜스컨덕턴스 파라미터 Kn1와 NMOS 트랜지스터(MA, MB)의 트랜스컨덕턴스 파라미터 KnA 는 수학식 3에 의해 주어진다.
Figure pat00003
수학식 3에서
Figure pat00004
는 전자 이동도(electron mobility)이고, C ox 는 oxide capacitance이고, W 는 채널의 폭이며, L 은 채널의 길이이다.
NMOS 트랜지스터(M1, M2)의 소신호 소스 저항(rs1, r s2 )은 수학식 4에 의해 주어진다.
Figure pat00005
소신호 T 모델을 사용하면 전파 정류 회로(FWR)의 트랜스컨덕턴스 G m 은 수학식 5에 의해 결정될 수 있다.
Figure pat00006
수학식 5에서 알 수 있듯이, 비선형 항목이 없으므로, 트랜스컨덕턴스 G m 은 넓은 범위의 입력 신호에 걸쳐 일정하다.
다음은 트라이오드 트랜지스터(MA, MB)가 어떻게 전파 정류 회로(FWR)의 선형성을 향상시키는데 도움을 주는지 설명한다.
작은 입력 신호에서, 트라이오드 트랜지스터(MA, MB)는 2개의 소스 디제너레이션 저항으로 동작한다. 이와 같이, 선형성은 작은 차동 배치(differential configuration)의 입력 신호에 걸쳐 향상된다. 이 경우에, 이 회로의 선형성은 트라이오드 트랜지스터(MA, MB)의 게이트 전극에 고정된 바이오스 전압이 연결되어 있는 회로의 선형성과 유사하다.
제1 입력 전압(Vin+)와 제2 입력 전압(Vin-)의 진폭이 증가되어 V1 또는 V2의 포화로 인하여 V1+V2 의 값이 감소하면, V1+V2 의 값은 큰 입력 신호에 대해 더 이상 일정하지 않다. 큰 입력 신호에 대한 이러한 감소를 완화하기 위하여 도 4에서 보여지는 바와 같은 입력 신호에 연결된 트랜지스터(MA, MB)의 게이트 전극이 도움이 될 수 있다. 만약 입력 신호가 증가되면, 트랜지스터(MA) 또는 트랜지스터(MB)의 드레인-소스 저항이 수학식 2에서 보여지는 바와 같이 감소한다. 이 감소된 저항은 V1+V2 의 값을 끌어 올리는 경항을 가지며, V1+V2 의 감소의 부분적인 상쇄를 가져온다. 따라서, 2개의 트라이오드 트랜지스터(MA, MB)를 사용함으로써 NMOS 트랜지스터(M1, M2)의 일정한 전류가 강제된다. 사용함으로써 NMOS 트랜지스터(M1, M2)의 일정한 전류는 V1+V2 의 값이 일정하게 유지된다는 것을 의미한다. 그리고 이것은 선형 범위를 유지하는데 도움을 준다. 이와 같이, K1/KA 의 적당한 비율이 선택된다면 더 안정적인 트랜스컨덕턴스가 얻어진다. 시뮬레이션 과정을 통해 K1/KA=5의 비율이 최적 비율임이 보여진다.
다음은 도 5를 참조하여 본 발명의 실시예에 따른 차동 증폭기를 설명한다.
도 5는 본 발명의 실시예에 따른 차동 증폭기를 나타낸 회로도이다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 차동 증폭기는 액티브 로딩(active loading)을 갖는 간단한 차동 페어를 채택한다. 차동 증폭기는 2개의 저항(R1, R2), 및 6개의 NMOS 트랜지스터(M21 ~ M23, M26 ~ M28), 3개의 PMOS 트랜지스터(M24, M25, M29)를 포함한다. 도 5에서, 차동 증폭기의 입력은 제1 입력 전압(In+)와 제2 입력 전압(In-)이고, 출력은 제1 출력 전압(Out+)과 제2 출력 전압(Out-)이다.
저항(R1)은 PMOS 트랜지스터(M25)의 드레인 전극에 연결된 일단을 포함한다. 저항(R2)은 PMOS 트랜지스터(M24)의 드레인 전극에 연결된 일단 및 저항(P1)의 타단에 연결된 타단을 포함한다.
NMOS 트랜지스터(M21)는 PMOS 트랜지스터(M25)의 드레인 전극에 연결된 드레인 전극, 제1 입력 전압(In+)에 연결된 게이트 전극 및 NMOS 트랜지스터(M23)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M22)는 PMOS 트랜지스터(M24)의 드레인 전극에 연결된 드레인 전극, 제2 입력 전압(In-)에 연결된 게이트 전극 및 NMOS 트랜지스터(M23)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M23)는 NMOS 트랜지스터(M21)의 소스 전극에 연결된 드레인 전극, 바이어스 전압(Vbias)에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
PMOS 트랜지스터(M24)는 공급 전압(Vdd)에 연결된 소스 전극, PMOS 트랜지스터(M29)의 드레인 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M22)의 드레인 전극에 연결된 드레인 전극을 포함한다.
PMOS 트랜지스터(M25)는 공급 전압(Vdd)에 연결된 소스 전극, PMOS 트랜지스터(M29)의 드레인 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M21)의 드레인 전극에 연결된 드레인 전극을 포함한다.
NMOS 트랜지스터(M26)는 NMOS 트랜지스터(M27)의 소스 전극에 연결된 드레인 전극, 바이어스 전압(Vbias)에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M27)는 PMOS 트랜지스터(M29)의 드레인 전극에 연결된 드레인 전극, 저항(R1)의 타단에 연결된 게이트 전극 및 NMOS 트랜지스터(M26)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M28)는 공급 전압(Vdd)에 연결된 드레인 전극, 참조 전압(Vref)에 연결된 게이트 전극 및 NMOS 트랜지스터(M26)의 드레인 전극에 연결된 소스 전극을 포함한다.
PMOS 트랜지스터(M29)는 공급 전압(Vdd)에 연결된 소스 전극, PMOS 트랜지스터(M29)의 드레인 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M27)의 드레인 전극에 연결된 드레인 전극을 포함한다.
NMOS 트랜지스터(M23)는 120 ㅅA를 구동하는 전류원으로서 동작한다. 트랜지스터(M26 ~ M29)는 DC 출력 전압을 안정화시키는 공통 모드 피드백(common-mode feedback)을 형성한다.
다음은 도 6을 참조하여 본 발명의 실시예에 따른 DC 오프셋 상쇄기를 설명한다.
도 6은 본 발명의 실시예에 따른 DC 오프셋 상쇄기를 나타낸 회로도이다.
본 발명의 실시예에 따른 DC 오프셋 상쇄기(13)는 도 2에 도시된 바와 같이 마지막 이득 스테이지의 출력과 첫 이득 스테이지의 입력 사이에 위치한다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 DC 오프셋 상쇄기(13)는 7개의 NMOS 트랜지스터(M31 ~ M37) 및 2개의 커패시터(C1, C2)를 포함한다. 도 6에서 DC 오프셋 상쇄기(13)의 입력은 증폭기 체인의 마지막 이득 스테이지의 제1 출력 전압(Vout+) 및 제2 출력 전압(Vout-)이고, DC 오프셋 상쇄기(13)의 출력은 증폭기 체인의 처음이득 스테이지의 제1 입력 전압(Vin+) 및 제2 입력 전압(Vin-)이다.
NMOS 트랜지스터(M31)는 제1 출력 전압(Vout+)에 연결된 드레인 전극, 바이어스 전압(Vbias2)에 연결된 게이트 전극 및 NMOS 트랜지스터(M36)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M32)는 제2 출력 전압(Vout-)에 연결된 드레인 전극, 바이어스 전압(Vbias2)에 연결된 게이트 전극 및 NMOS 트랜지스터(M37)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M33)는 NMOS 트랜지스터(M34)의 소스 전극에 연결된 드레인 전극, 바이어스 전압(Vbias1)에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M34)는 제1 입력 전압(Vin+)에 연결된 드레인 전극, NMOS 트랜지스터(M31)의 소스 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M33)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M35)는 제2 입력 전압(Vin-)에 연결된 드레인 전극, NMOS 트랜지스터(M32)의 소스 전극에 연결된 게이트 전극 및 NMOS 트랜지스터(M33)의 드레인 전극에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M36)는 NMOS 트랜지스터(M31)의 소스 전극에 연결된 드레인 전극, 그라운드(GND)에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
NMOS 트랜지스터(M37)는 NMOS 트랜지스터(M32)의 소스 전극에 연결된 드레인 전극, 그라운드(GND)에 연결된 게이트 전극 및 그라운드(GND)에 연결된 소스 전극을 포함한다.
커패시터(C1)는 NMOS 트랜지스터(M31)의 소스 전극에 연결된 일단 및 그라운드(GND)에 연결된 타단을 포함한다.
커패시터(C2)는 NMOS 트랜지스터(M32)의 소스 전극에 연결된 일단 및 그라운드(GND)에 연결된 타단을 포함한다.
NMOS 트랜지스터(M31, M32)는 큰 값의 저항으로 기능한다. 이 저항은 커패시터(C1, C2)와 함께 저역 통과 필터 특성을 형성한다. 저주파 신호는 필터링되고 트랜지스터(M33, M34)에 의해 형성되는 차동 페어의 게이트에 입력되며, 증폭되어 DC 오프셋 신호를 상쇄하기 위하여 증폭기 체인의 첫 이득 스테이지의 입력으로 피드백된다.
도 7은 본 발명의 실시예에 따른 전파 정류 회로의 전압-전류 특성을 나타낸다.
도 7에서, 점선은 도 3의 첫 번째 실시예에 따른 전파 정류 회로의 전압-전류 특성을 나타내고, 실선은 도 4의 두 번째 실시예에 따른 전파 정류 회로의 전압-전류 특성을 나타낸다.
도 7에서 알 수 있듯이, 도 3의 첫 번째 실시예에 따른 전파 정류 회로에 비해 도 4의 두 번째 실시예에 따른 전파 정류 회로가 더 넓은 선형 특성을 갖는다.
도 8은 본 발명의 실시예에 따른 수신 신호 강도 표시기(RSSI)의 시뮬레이션 결과를 나타낸다.
특히, 도 8은 넓은 선형 범위의 전압-전류 변환기에 기초하여 구현된 광역 전파 정류 회로를 채택하는 저전력 광역 수신 신호 강도 표시기의 시뮬레이션 결과를 나타낸다. 여기서, 앞서 설명한 바와 같이 넓은 선형 범위의 전압-전류 변환기는 MOS 트랜지스터를 사용하는 소스 디제너레이션을 가진 클래스 AB 전압-전류 기술(class AB voltage-to-current topology)을 채택함으로써 설계될 수 있다. 도 8의 시뮬레이션 결과에 따르면 수신 신호 강도 표시기는 ㅁ1.0 dB의 에러에서 -110 dBm 에서 -20 dBm까지 걸친 입력 신호를 검출 할 수 있다. 0.18 (m CMOS 기술로 구현된다면 수신 신호 강도 표시기는 1.8V의 공급 전압으로부터 약 2 mW를 소비한다. 구현된 수신 신호 강도 표시기의 시뮬레이션 결과를 정리하면 표 1과 같다.
Figure pat00007
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
무선 신호 스위치(T/R SW), 저잡음 증폭기(LNA),
수신 신호 하향 변환 믹서(RMIX1, RMIX2), 대역 통과 필터(BPF1, BPF2),
위상 고정 루프(PLL), 전압 조정 발진기(VCO), 위상 지연기(11),
수신 신호 강도 표시기(RSSI), 제1 아날로그-디지털 변환기(ADC1),
가변 이득 증폭기(VGA1, VGA2), 제2 아날로그-디지털 변환기(ADC2),
CPU interface(12), 디지털-아날로그 변환기(DAC),
저역 통과 필터(LPF1, LPF2), 송신 신호 믹서(TMIX1, TMIX2),
파워 증폭기(PA), 차동 증폭기(AMP1 ~ AMP6), 전파 정류 회로(FWR1 ~ FWR7),
2차 저역 통과 필터(LPF3), DC 오프셋 상쇄기(13),
NMOS 트랜지스터(M1, M2, M5 ~ M12), PMOS 트랜지스터(M3, M4, M13, M14),
NMOS 트랜지스터(MA, MB), 저항(R1, R2),
NMOS 트랜지스터(M21 ~ M23, M26 ~ M28), PMOS 트랜지스터(M24, M25, M29),
NMOS 트랜지스터(M31 ~ M37), 커패시터(C1, C2)

Claims (20)

  1. 제1 입력 전압에 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    제2 입력 전압에 연결된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제1 입력 전압에 연결된 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제2 입력 전압에 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함하는 정류기.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하는 정류기.
  3. 제2항에 있어서,
    상기 제2 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제7 트랜지스터;
    상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제8 트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 제6 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제9 트랜지스터를 더 포함하는 정류기.
  4. 제3항에 있어서,
    바이어스 전압에 연결된 게이트 전극 및 상기 제1 트랜지스터의 드레인 전극에 연결된 제10 트랜지스터; 및
    상기 바이어스 전압에 연결된 게이트 전극 및 상기 제2 트랜지스터의 드레인 전극에 연결된 제11 트랜지스터를 더 포함하는 정류기.
  5. 제4항에 있어서,
    상기 제1 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제12 트랜지스터; 및
    상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제13 트랜지스터를 더 포함하는 정류기.
  6. 제5항에 있어서,
    상기 제7 트랜지스터의 소스 전극에 연결된 드레인 전극과 상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제14 트랜지스터; 및
    상기 제5 트랜지스터의 소스 전극에 연결된 드레인 전극과 상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제15 트랜지스터를 더 포함하는 정류기.
  7. 제6항에 있어서,
    상기 제8 트랜지스터의 드레인 전극에 연결된 드레인 전극 및 상기 제8 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제16 트랜지스터를 더 포함하는 정류기.
  8. 게이트 전극이 제1 입력 전압에 연결된 제1 트랜지스터와 게이트 전극이 제2입력 전압에 연결된 제2 트랜지스터를 포함하는 클래스 AB 전압-전류 변환기;
    상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제1 입력 전압에 연결된 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제2 트랜지스터의 소스 전극에 연결된 드레인 전극 및 상기 제2 입력 전압에 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함하는 정류기.
  9. 제8항에 있어서,
    상기 제1 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하는 정류기.
  10. 제9항에 있어서,
    상기 제2 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제7 트랜지스터;
    상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제8 트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 제4 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제9 트랜지스터를 더 포함하는 정류기.
  11. 차동 신호를 증폭하는 증폭기 체인을 형성하는 복수의 차동 증폭기;
    상기 복수의 차동 증폭기의 출력 신호와 상기 차동 신호를 각각 정류하는 복수의 정류기; 및
    상기 복수의 정류기의 출력 신호를 합쳐 수신 신호 강도를 출력하는 제1 저역 통과 필터를 포함하고,
    상기 복수의 정류기 중 적어도 하나의 입력은 제1 입력 전압과 제2 입력 전압이고,
    상기 복수의 정류기 중 적어도 하나는,
    제1 입력 전압에 연결된 게이트 전극을 포함하는 제1 트랜지스터와,
    상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제1 트랜지스터의 드레인 전극에 연결된 드레인 전극 및 제2 입력 전압에 연결된 게이트 전극을 포함하는 제2 트랜지스터를 포함하는 수신 신호 강도 표시기.
  12. 제11항에 있어서,
    상기 복수의 정류기 중 적어도 하나는
    제1 입력 전압에 연결된 게이트 전극과 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극을 포함하는 제3 트랜지스터와,
    제2 입력 전압에 연결된 게이트 전극과 상기 제1 트랜지스터의 드레인 전극에 연결된 소스 전극을 포함하는 제4 트랜지스터를 더 포함하는 수신 신호 강도 표시기.
  13. 제12항에 있어서,
    상기 제3 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 제5 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하는 수신 신호 강도 표시기.
  14. 제13항에 있어서,
    상기 제4 트랜지스터의 드레인 전극에 연결된 게이트 전극을 포함하는 제7 트랜지스터;
    상기 제7 트랜지스터의 소스 전극에 연결된 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제8 트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 제6 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제9 트랜지스터를 더 포함하는 수신 신호 강도 표시기.
  15. 제12항에 있어서,
    상기 복수의 차동 증폭기 중 적어도 하나는 제3 입력 전압을 입력으로 하며 제1 출력 전압을 출력하고,
    상기 복수의 차동 증폭기 중 적어도 하나는
    상기 제3 입력 전압에 연결된 게이트 전극과 상기 제1 출력 전압에 연결된 드레인 전극을 포함하는 제5 트랜지스터와,
    상기 제5 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제6 트랜지스터를 포함하는 수신 신호 강도 표시기.
  16. 제15항에 있어서,
    상기 복수의 차동 증폭기 중 적어도 하나는 제4 입력 전압을 추가로 입력으로 하며 제2 출력 전압을 추가로 출력하고,
    상기 복수의 차동 증폭기 중 적어도 하나는
    상기 제4 입력 전압에 연결된 게이트 전극과 상기 제2 출력 전압에 연결된 드레인 전극을 포함하는 제7 트랜지스터와,
    상기 제7 트랜지스터의 드레인 전극에 연결된 드레인 전극을 포함하는 제8 트랜지스터와,
    바이어스 전압에 연결된 게이트 전극을 포함하는 제9 트랜지스터를 더 포함하는 수신 신호 강도 표시기.
  17. 제16항에 있어서,
    상기 복수의 차동 증폭기 중 적어도 하나는
    제6 트랜지스터의 드레인 전극에 연결된 일단을 포함하는 제1 저항,
    제8 트랜지스터의 드레인 전극에 연결된 일단을 포함하고, 상기 제1 저항의 타단에 연결된 타단을 포함하는 제2 저항,
    제6 트랜지스터의 게이트 전극에 연결된 게이트 전극과 제6 트랜지스터의 게이트 전극에 연결된 드레인 전극을 포함하는 제10 트랜지스터,
    상기 제10 트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 제1 저항의 타단에 연결된 게이트 전극을 포함하는 제11 트랜지스터,
    상기 제11 트랜지스터의 소스 전극에 연결된 소스 전극과 참조 전압에 연결된 게이트 전극을 포함하는 제12 트랜지스터,
    상기 제11 트랜지스터의 소스 전극에 연결된 드레인 전극과 바이어스 전압에 연결된 게이트 전극을 포함하는 제13 트랜지스터를 더 포함하는 수신 신호 강도 표시기.
  18. 제12항에 있어서,
    제2 저역 통과 필터, 그리고
    제5 트랜지스터를 포함하는 수신 신호 강도 표시기.
  19. 동위상 신호를 필터링하는 제1 저역 통과 필터;
    직교 위상 신호를 필터링하는 제2 저역 통과 필터; 및
    수신 신호 강도 표시기를 포함하고, 상기 수신 신호 강도 표시기는
    필터링된 동위상 신호와 필터링된 직교 위상 신호를 차동 신호로 하여 증폭하는 증폭기 체인을 형성하는 복수의 차동 증폭기와,
    상기 복수의 차동 증폭기의 출력 신호와 상기 차동 신호를 각각 정류하는 복수의 정류기를 포함하고,
    상기 복수의 정류기 중 적어도 하나는
    제1 입력 전압에 연결된 게이트 전극을 포함하는 제1 트랜지스터와,
    상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극, 상기 제1 트랜지스터의 드레인 전극에 연결된 드레인 전극 및 제2 입력 전압에 연결된 게이트 전극을 포함하는 제2 트랜지스터를 포함하는 수신기.
  20. 제19항에 있어서,
    상기 복수의 정류기 중 적어도 하나는
    제1 입력 전압에 연결된 게이트 전극과 상기 제1 트랜지스터의 소스 전극에 연결된 소스 전극을 포함하는 제3 트랜지스터와,
    제2 입력 전압에 연결된 게이트 전극과 상기 제1 트랜지스터의 드레인 전극에 연결된 소스 전극을 포함하는 제4 트랜지스터를 더 포함하는 수신기.
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