JP2827826B2 - 対数増幅回路 - Google Patents
対数増幅回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/001—Volume compression or expansion in amplifiers without controlling loop
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
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- General Physics & Mathematics (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【０００１】
【産業上の利用分野】本発明は対数増幅回路に関し、特
に半導体集積回路上に形成されて、広い入力ダイナミッ
クレンジを持ち、対数精度が優れ、温度安定度のよい対
数増幅回路に関する。
に半導体集積回路上に形成されて、広い入力ダイナミッ
クレンジを持ち、対数精度が優れ、温度安定度のよい対
数増幅回路に関する。
【０００２】
【従来の技術】従来の対数増幅器としては、トランジス
タのエミッタ面積比あるいはゲートＷ／Ｌ比を異ならせ
た２対の不平衡差動対の入力を交叉接続し出力を並列接
続した両波整流器から構成されるものがよく知られてい
る（特開昭６２−２９３８０７号、特開昭６２−２９２
０１０号、特開平４−１６５８０５号）。また、これら
の構成手法は「IEEE Transaction on Circuits and Sys
tems-I、 1992 年 9月、第39巻、第 9号、第771 頁〜第
777 頁」に詳しく述べられている。
タのエミッタ面積比あるいはゲートＷ／Ｌ比を異ならせ
た２対の不平衡差動対の入力を交叉接続し出力を並列接
続した両波整流器から構成されるものがよく知られてい
る（特開昭６２−２９３８０７号、特開昭６２−２９２
０１０号、特開平４−１６５８０５号）。また、これら
の構成手法は「IEEE Transaction on Circuits and Sys
tems-I、 1992 年 9月、第39巻、第 9号、第771 頁〜第
777 頁」に詳しく述べられている。
【０００３】
【発明が解決しようとする課題】このような構成の従来
の対数増幅回路では各差動対ごとに駆動電流が必要であ
り、また、それぞれのトランジスタのコレクタまたはド
レインもサイズの大きいものどうしが接続されるために
付加される容量が大きくなり、従って、周波数特性を伸
ばすためには駆動電流が多くなる傾向があり、低消費電
流化を図るには回路的に不利であった。
の対数増幅回路では各差動対ごとに駆動電流が必要であ
り、また、それぞれのトランジスタのコレクタまたはド
レインもサイズの大きいものどうしが接続されるために
付加される容量が大きくなり、従って、周波数特性を伸
ばすためには駆動電流が多くなる傾向があり、低消費電
流化を図るには回路的に不利であった。
【０００４】本発明の目的は、駆動電流が小さく且つコ
レクタまたはドレインの面積が小さいトランジスタを用
いて対数増幅回路を構成することにある。
レクタまたはドレインの面積が小さいトランジスタを用
いて対数増幅回路を構成することにある。
【０００５】
【課題を解決するための手段】本発明の対数増幅回路
を、多段に縦続接続される差動増幅器と、各々の差動増
幅器の入力信号または出力信号を検波するクァドリテー
ルセルと、すべての検波整流電流を加算する加算器とで
構成した。
を、多段に縦続接続される差動増幅器と、各々の差動増
幅器の入力信号または出力信号を検波するクァドリテー
ルセルと、すべての検波整流電流を加算する加算器とで
構成した。
【０００６】
【作用】クァドリテールセルの出力電流特性が両波整流
特性を有し、入力電圧範囲を限定すれば２乗特性に極め
て近似させることができるので整流器として用いること
ができる。
特性を有し、入力電圧範囲を限定すれば２乗特性に極め
て近似させることができるので整流器として用いること
ができる。
【０００７】
【実施例】図１は本発明による対数増幅回路の基本回路
のブロック図を示す。
のブロック図を示す。
【０００８】この対数増幅回路は、それぞれ前段からの
信号を差動増幅し次段へ伝達する縦続接続された複数段
の差動増幅器１１、１２、…１ｍと、入力電圧に対して
対数両波整流特性を有する電流ＩRS1 、ＩRS2 、ＩRS3
…ＩRSm 、ＩRS(m+1) をそれぞれ出力する複数の対数両
波整流器２１、２２、２３、…２ｍ、２（ｍ＋１）と、
これらの対数両波整流器２１、２２、２３、…２ｍ、２
（ｍ＋１）の出力電流ＩRSj （ｊ＝１〜ｍ＋１）を加算
し出力する加算器３とにより構成されている。
信号を差動増幅し次段へ伝達する縦続接続された複数段
の差動増幅器１１、１２、…１ｍと、入力電圧に対して
対数両波整流特性を有する電流ＩRS1 、ＩRS2 、ＩRS3
…ＩRSm 、ＩRS(m+1) をそれぞれ出力する複数の対数両
波整流器２１、２２、２３、…２ｍ、２（ｍ＋１）と、
これらの対数両波整流器２１、２２、２３、…２ｍ、２
（ｍ＋１）の出力電流ＩRSj （ｊ＝１〜ｍ＋１）を加算
し出力する加算器３とにより構成されている。
【０００９】対数両波整流器２ｊ（ｊ＝１〜ｍ＋１）
は、初段の入力端および各段の出力端の電圧を入力して
２乗両波整流特性を有する電流をそれぞれ出力する複数
の２乗両波整流器と、これら２乗両波整流器の出力電流
を加算する加算手段とにより構成されている。
は、初段の入力端および各段の出力端の電圧を入力して
２乗両波整流特性を有する電流をそれぞれ出力する複数
の２乗両波整流器と、これら２乗両波整流器の出力電流
を加算する加算手段とにより構成されている。
【００１０】図２は図１に示した対数増幅回路の各両波
整流器２１、２２、２３、…２ｍ、２（ｍ＋１）の出力
電流ＩRS1 、ＩRS2 、…ＩRSm 、ＩRS(m+1) と、加算器
３による加算電流ＩRSSIとを示しており、図中Ｇ0 は差
動増幅器１１、１２、…１ｍの増幅率である。この図か
ら総合増幅率は（ｍ＋１）Ｇ0 となり、対数増幅が実現
されることがわかる。したがって、このような対数近似
される対数増幅回路においては、両波整流器を構成する
回路とその整流特性とにより対数特性の多くが決定され
る。なお、差動増幅器１１、１２、…１ｍの各増幅率を
変えて総合増幅率を調整してもよい。
整流器２１、２２、２３、…２ｍ、２（ｍ＋１）の出力
電流ＩRS1 、ＩRS2 、…ＩRSm 、ＩRS(m+1) と、加算器
３による加算電流ＩRSSIとを示しており、図中Ｇ0 は差
動増幅器１１、１２、…１ｍの増幅率である。この図か
ら総合増幅率は（ｍ＋１）Ｇ0 となり、対数増幅が実現
されることがわかる。したがって、このような対数近似
される対数増幅回路においては、両波整流器を構成する
回路とその整流特性とにより対数特性の多くが決定され
る。なお、差動増幅器１１、１２、…１ｍの各増幅率を
変えて総合増幅率を調整してもよい。
【００１１】図３に、本発明の対数増幅回路の両波整流
器を構成するバイポーラ・クァドリテールセルを示す。
本明細書では、図示したように４つのトランジスタがエ
ミッタ結合またはソース結合され、共通の１つのテール
電流で駆動される回路をクァドリテールセルと呼ぶ。ベ
ース幅変調を無視すれば、クァドリテールセルを構成す
る各々のトランジスタのコレクタ電流ＩC1、ＩC2、ＩC3
は数１、数２および数３で表される。
器を構成するバイポーラ・クァドリテールセルを示す。
本明細書では、図示したように４つのトランジスタがエ
ミッタ結合またはソース結合され、共通の１つのテール
電流で駆動される回路をクァドリテールセルと呼ぶ。ベ
ース幅変調を無視すれば、クァドリテールセルを構成す
る各々のトランジスタのコレクタ電流ＩC1、ＩC2、ＩC3
は数１、数２および数３で表される。
【００１２】
【数１】
【００１３】
【数２】
【００１４】
【数３】 ここで、ＶT は熱電圧であり、ＶT ＝kT/qと表される。
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは単位
電子電荷である。また、ＶBE3 はトランジスタＱ３のベ
ース・エミッタ間電圧、ＩS は飽和電流、±Ｖi/2 は差
動入力電圧である。
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは単位
電子電荷である。また、ＶBE3 はトランジスタＱ３のベ
ース・エミッタ間電圧、ＩS は飽和電流、±Ｖi/2 は差
動入力電圧である。
【００１５】また、テール電流Ｉ0 は数４で表される。
【００１６】
【数４】ＩC1＋ＩC2＋ＩC3＋ＩC4＝αFIO ここでαF
はトランジスタの電流増幅率である。数１から数４を
解くと、バイポーラ・クァドリテールセルの差動出力電
流ΔＩQCB は数５で表される。
はトランジスタの電流増幅率である。数１から数４を
解くと、バイポーラ・クァドリテールセルの差動出力電
流ΔＩQCB は数５で表される。
【００１７】
【数５】 バイポーラ・クァドリテールセルの出力電流特性を図４
に示す。バイポーラ・クァドリテールセルの差動出力電
流ΔＩQCB は両波整流特性を持ち、たとえば、入力電圧
範囲を｜Ｖi ｜≦２ＶT に限定すればおよそ２乗特性に
近似できることがわかる。図５に、バイポーラ・クァド
リテールセルの出力特性を対数表示する。およそ１０ｄ
Ｂ程度の対数入力ダイナミックレンジを持つことがわか
る。したがって、バイポーラ・クァドリテールセルは対
数増幅回路の整流器に利用でき、図１のように回路を構
成することで対数増幅回路を実現できる。この時には、
バイポーラ・クァドリテールセルの動作入力電圧範囲を
考慮すると対数入力ダイナミックレンジはおよそ１０ｄ
Ｂ程度であるから、差動増幅器のゲインは１０ｄＢ程度
にせざるを得ない。
に示す。バイポーラ・クァドリテールセルの差動出力電
流ΔＩQCB は両波整流特性を持ち、たとえば、入力電圧
範囲を｜Ｖi ｜≦２ＶT に限定すればおよそ２乗特性に
近似できることがわかる。図５に、バイポーラ・クァド
リテールセルの出力特性を対数表示する。およそ１０ｄ
Ｂ程度の対数入力ダイナミックレンジを持つことがわか
る。したがって、バイポーラ・クァドリテールセルは対
数増幅回路の整流器に利用でき、図１のように回路を構
成することで対数増幅回路を実現できる。この時には、
バイポーラ・クァドリテールセルの動作入力電圧範囲を
考慮すると対数入力ダイナミックレンジはおよそ１０ｄ
Ｂ程度であるから、差動増幅器のゲインは１０ｄＢ程度
にせざるを得ない。
【００１８】次に、ＭＯＳ・クァドリテールセルを図６
に示す。素子間の整合性は良いと仮定し、基板効果を無
視し、飽和領域で動作するＭＯＳトランジスタのドレイ
ン電流ＩDj（ｊ＝１〜４）とゲート・ソース間の電圧Ｖ
GSj （ｊ＝１〜３）の関係は２乗則に従うものとすれ
ば、クァドリテールセルを構成するトランジスタＭ１、
Ｍ２、Ｍ３のドレイン電流ＩD1、ＩD2、ＩD3は数６、
７、８で表される。
に示す。素子間の整合性は良いと仮定し、基板効果を無
視し、飽和領域で動作するＭＯＳトランジスタのドレイ
ン電流ＩDj（ｊ＝１〜４）とゲート・ソース間の電圧Ｖ
GSj （ｊ＝１〜３）の関係は２乗則に従うものとすれ
ば、クァドリテールセルを構成するトランジスタＭ１、
Ｍ２、Ｍ３のドレイン電流ＩD1、ＩD2、ＩD3は数６、
７、８で表される。
【００１９】
【数６】
【００２０】
【数７】
【００２１】
【数８】ＩD3＝ＩD4＝β（ＶGS3 −ＶTH）2 また、テール電流Ｉ0 は数９で表される。
【００２２】
【数９】ＩD1＋ＩD2＋ＩD3＋ＩD4＝ＩO 数６から数９を解くと、ＭＯＳクァドリテールセルの差
動出力電流ΔＩQCM は数１０で表される。
動出力電流ΔＩQCM は数１０で表される。
【００２３】
【数１０】 ここで、β＝μ（ＣOX/2)(W/L)はトランスコンダクタン
スパラメータであり、μはキャリアの実効モビリティ、
ＣOXは単位面積当たりのゲート酸化膜容量、Ｗ、Ｌ、は
それぞれゲート幅、ゲート長である。
スパラメータであり、μはキャリアの実効モビリティ、
ＣOXは単位面積当たりのゲート酸化膜容量、Ｗ、Ｌ、は
それぞれゲート幅、ゲート長である。
【００２４】ＭＯＳクァドリテールセルの出力電流特性
を図７に示す。
を図７に示す。
【００２５】ＭＯＳクァドリテールセルの差動出力ΔＩ
QCM は両波整流特性を持ち、例え れることがわかる。
QCM は両波整流特性を持ち、例え れることがわかる。
【００２６】図８に、ＭＯＳクァドリテールセルの出力
電流特性を対数表示する。およそ８ｄＢ程度の対数入力
ダイナミックレンジを持つことがわかる。したがって、
ＭＯＳクァドリテールセルは対数増幅回路の整流器に利
用でき、図１のように回路を構成することで対数増幅回
路を実現できる。このときには、ＭＯＳクァドリテール
セルの動作入力電圧範囲を考慮すると、対数入力ダイナ
ミックレンジはおよそ８ｄＢ程度であるから、差動増幅
器のゲインは８ｄＢ程度にせざるを得ない。
電流特性を対数表示する。およそ８ｄＢ程度の対数入力
ダイナミックレンジを持つことがわかる。したがって、
ＭＯＳクァドリテールセルは対数増幅回路の整流器に利
用でき、図１のように回路を構成することで対数増幅回
路を実現できる。このときには、ＭＯＳクァドリテール
セルの動作入力電圧範囲を考慮すると、対数入力ダイナ
ミックレンジはおよそ８ｄＢ程度であるから、差動増幅
器のゲインは８ｄＢ程度にせざるを得ない。
【００２７】上述した実施例では、対数増幅回路の対数
精度を確保するためには、差動増幅器のゲインを８〜１
０ｄＢ程度までしか高くできない。一般に差動増幅器の
ゲインは２０ｄＢ程度に設定できるから、その分差動増
幅器の段数を減らすことができ、全体の消費電流を低減
できる。差動増幅器のゲインを２０ｄＢ程度に設定する
ためには、整流器の対数入力ダイナミックレンジを差動
増幅器のゲインに合わせて２０ｄＢ程度間で拡張しなけ
ればならない。
精度を確保するためには、差動増幅器のゲインを８〜１
０ｄＢ程度までしか高くできない。一般に差動増幅器の
ゲインは２０ｄＢ程度に設定できるから、その分差動増
幅器の段数を減らすことができ、全体の消費電流を低減
できる。差動増幅器のゲインを２０ｄＢ程度に設定する
ためには、整流器の対数入力ダイナミックレンジを差動
増幅器のゲインに合わせて２０ｄＢ程度間で拡張しなけ
ればならない。
【００２８】図９は、本発明の別の実施例に用いる整流
器で、バイポーラ・クァドリテールセルにエミッタ抵抗
ＲiMを入力電圧範囲を拡張した複数個のバイポーラ・ク
ァドリテールセルと並列接続して対数特性を近似した整
流器の回路図である。一般に、エミッタ抵抗を挿入する
とエミッタ抵抗とテール電流値の積に応じて入力電圧範
囲が拡張されるから、入力電圧範囲を指数的あるいは等
比数列的に設定すれば、並列接続されたバイポーラ・ク
ァドリテールセルの全体の整流特性を対数特性に近づけ
ることができ、対数入力ダイナミックレンジを差動増幅
器のゲインに合わせられる。
器で、バイポーラ・クァドリテールセルにエミッタ抵抗
ＲiMを入力電圧範囲を拡張した複数個のバイポーラ・ク
ァドリテールセルと並列接続して対数特性を近似した整
流器の回路図である。一般に、エミッタ抵抗を挿入する
とエミッタ抵抗とテール電流値の積に応じて入力電圧範
囲が拡張されるから、入力電圧範囲を指数的あるいは等
比数列的に設定すれば、並列接続されたバイポーラ・ク
ァドリテールセルの全体の整流特性を対数特性に近づけ
ることができ、対数入力ダイナミックレンジを差動増幅
器のゲインに合わせられる。
【００２９】以上はバイポーラの実施例を説明したが、
バイポーラプロセスにおいては、トランジスタのエミッ
タ抵抗を挿入するエミッタデジェネレーションが有効で
ある。また、エミッタ抵抗の代わりにダイオードを挿入
すれば、入力電圧範囲はいずれも２倍に拡大される。こ
のダイオードをｍ個直列接続されたダイオードに代える
と入力電圧は（ｍ＋１）倍に拡大されるが、電源電圧は
および０．７ボルト×ｍだけ高くなる。特に、クァドリ
テールセルを２乗回路に用いる場合に、バイポーラ差動
対を構成するトランジスタのエミッタにダイオードを挿
入すると、クァドリテールセルへの入力電圧はバイポー
ラ差動対の入力電圧よりも小さくできる。すなわち、ク
ァドリテールセルへの入力電圧は抵抗で分圧して印加で
きることになる。
バイポーラプロセスにおいては、トランジスタのエミッ
タ抵抗を挿入するエミッタデジェネレーションが有効で
ある。また、エミッタ抵抗の代わりにダイオードを挿入
すれば、入力電圧範囲はいずれも２倍に拡大される。こ
のダイオードをｍ個直列接続されたダイオードに代える
と入力電圧は（ｍ＋１）倍に拡大されるが、電源電圧は
および０．７ボルト×ｍだけ高くなる。特に、クァドリ
テールセルを２乗回路に用いる場合に、バイポーラ差動
対を構成するトランジスタのエミッタにダイオードを挿
入すると、クァドリテールセルへの入力電圧はバイポー
ラ差動対の入力電圧よりも小さくできる。すなわち、ク
ァドリテールセルへの入力電圧は抵抗で分圧して印加で
きることになる。
【００３０】図１０は、本発明のさらに別の実施例に用
いる整流器で、動作入力電圧を異ならせた複数個のＭＯ
Ｓクァドリテールセルを並列接続して対数特性を近似し
た整流器の回路図である。
いる整流器で、動作入力電圧を異ならせた複数個のＭＯ
Ｓクァドリテールセルを並列接続して対数特性を近似し
た整流器の回路図である。
【００３１】一般にＭＯＳプロセスではソース抵抗を用
いることは稀にしかない。したがって、図１０の回路例
では、すべてのＭＯＳクァドリテールセルの整流特性は
相似となり、テール電流とトランスコンダクタンス・パ
ラメータの商の平行根倍されているだけである。したが
って、入力電圧を対数表示すれば、単に入力電圧軸が移
動するだけであり、整流特性のスロープは図８と変わら
ない。したがって、テール電流とトランスコンダクタン
ス・パラメータの商を６倍ずつ異なれせて設定すれば、
およそ８ｄＢずつ対数入力電圧範囲を異ならせれば並列
接続されたＭＯＳクァドリテールセルの全体の整流特性
を対数特性に近づけられ、対数入力ダイナミックレンジ
を差動増幅器のゲインに合わせられる。
いることは稀にしかない。したがって、図１０の回路例
では、すべてのＭＯＳクァドリテールセルの整流特性は
相似となり、テール電流とトランスコンダクタンス・パ
ラメータの商の平行根倍されているだけである。したが
って、入力電圧を対数表示すれば、単に入力電圧軸が移
動するだけであり、整流特性のスロープは図８と変わら
ない。したがって、テール電流とトランスコンダクタン
ス・パラメータの商を６倍ずつ異なれせて設定すれば、
およそ８ｄＢずつ対数入力電圧範囲を異ならせれば並列
接続されたＭＯＳクァドリテールセルの全体の整流特性
を対数特性に近づけられ、対数入力ダイナミックレンジ
を差動増幅器のゲインに合わせられる。
【００３２】
【発明の効果】以上説明したように、本発明の対数増幅
回路は、電流源の数を減らせられ、しかも、出力対に接
続されるトランジスタの個数も最小面積の単位トランジ
スタ２個のコレクタあるいはドレインとすることもで
き、付加される容量値を小さくできるので、同じ入力周
波数でみた場合に消費電流を減らすことができるという
効果がある。
回路は、電流源の数を減らせられ、しかも、出力対に接
続されるトランジスタの個数も最小面積の単位トランジ
スタ２個のコレクタあるいはドレインとすることもで
き、付加される容量値を小さくできるので、同じ入力周
波数でみた場合に消費電流を減らすことができるという
効果がある。
【図１】本発明による対数増幅回路の基本構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示す対数増幅回路の整流電流特性であ
る。
る。
【図３】本発明による対数増幅回路の整流器を構成する
バイポーラ・クァドリテールセルの回路図である。
バイポーラ・クァドリテールセルの回路図である。
【図４】図３に示したバイポーラ・クァドリテールセル
の入出力特性である。
の入出力特性である。
【図５】図３に示したバイポーラ・クァドリテールセル
の入出力特性のデジベル表示である。
の入出力特性のデジベル表示である。
【図６】本発明による対数増幅回路の整流器を構成する
ＭＯＳクァドリテールセルの回路図である。
ＭＯＳクァドリテールセルの回路図である。
【図７】図６に示したＭＯＳクァドリテールセルの入力
特性である。
特性である。
【図８】図６に示したＭＯＳクァドリテールセルの入力
特性のデシベル表示である。
特性のデシベル表示である。
【図９】本発明による対数増幅回路に用いられる複数個
のバイポーラ・クァドリテールセルで構成された整流器
である。
のバイポーラ・クァドリテールセルで構成された整流器
である。
【図１０】本発明による対数増幅回路に用いられる複数
個のＭＯＳクァドリテールで構成された整流器である。
個のＭＯＳクァドリテールで構成された整流器である。
１１、１２、…１ｍ 差動増幅器 ２１、１１、…２ｍ 対数両波整流器 ３ 加算器 Ｍ１、Ｍ２、Ｍ３、Ｍ４ トランジスタ Ｑ１、Ｑ２、Ｑ３、Ｑ４ トランジスタ
Claims (4)
- 【請求項１】 多段に縦続接続される差動増幅器と、各
々の差動増幅器の入力信号を検波する整流器と、前記整
流器から出力されるすべての検波整流電流を加算する加
算器とを有し、前記加算器の出力が対数特性を有する対
数増幅器において、前記整流器が、前記差動増幅器の入
力信号を２分圧して検波し、１つのテール電流で駆動さ
れるエミッタ結合またはソース結合された４つのトラン
ジスタから成り、入力対を構成する２つのトランジスタ
のコレクタまたはドレインは共通接続されて整流器の差
動出力の一方の出力を構成し、残りの２つのトランジス
タのコレクタまたはドレインは共通接続されて整流器の
差動出力の他方の出力を構成し、前記トランジスタのベ
ースまたはゲートは共通接続されて入力信号の中点電圧
が印加されるＭＯＳクァドリテールセルで構成され、前
記整流器への入力電圧範囲を、前記クァドリテールセル
の２乗特性から外れた範囲とすることを特徴とする対数
増幅回路。 - 【請求項２】前記クァドリテールセルをＭＯＳトランジ
スタで構成し、前記整流器への入力電圧範囲の絶対値
は、テール電流を２倍した第１の値をトランスコンダク
タンスパラメータを３倍した第２の値で割って得られる
第３の値の平方根より大きいことを特徴とする請求項１
に記載の対数増幅回路。 - 【請求項３】前記クァドリテールセルをバイポーラトラ
ンジスタで構成し、前記整流器への入力電圧範囲の絶対
値は、熱電圧の２倍よりより大きいことを特徴とする請
求項１に記載の対数増幅回路。 - 【請求項４】 動作入力電圧範囲が異なる複数個のＭＯ
Ｓまたはバイポーラクァドリテールセルが並列接続され
て整流器を構成し、前記整流器の整流特性が対数特性に
近似されることを特徴とする請求項１に記載の対数増幅
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5196936A JP2827826B2 (ja) | 1993-07-13 | 1993-07-13 | 対数増幅回路 |
| CA002127856A CA2127856C (en) | 1993-07-13 | 1994-07-12 | Logarithmic amplifying circuit using quadritail cells |
| GB9414054A GB2280053B (en) | 1993-07-13 | 1994-07-12 | Logarithmic amplifying circuit using quadritail cells |
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