CN104460801A - 电压调节器 - Google Patents

Abstract

本发明涉及一种电压调节器，包括：偏置电路，为放大器的一端和电流镜电路提供第一偏置电流，为放大器的另一端提供第二偏置电流；电流镜电路，将第一偏置电流镜像为镜像电流，并将镜像电流提供给箝位电路；放大器，对在第一偏置电流下产生的第一节点电压和在第二偏置电流下产生的第二节点电压进行调整，使得第二节点电压等于第一节点电压；箝位电路对电压调节器的输出电压和第二节点电压的电压差箝位，以产生箝位电压；输出电路，为电压调节器的输出电压VO提供驱动电流。本发明实施例提供的电压调节器无需外接电容即可稳定，结构简单、占用芯片面积更小，输出电压随负载电流的变化较小，能跟踪工艺变化和温度变化，且静态电流较小。

Description

电压调节器

技术领域

本发明涉及电子电路领域，尤其涉及一种电压调节器。 

背景技术

传统的电压调节器如图1所示，一般由带隙基准电路Bandga_p提供温度系数较小的参考电压VR，误差放大器EA调整使得反馈电压FB等于参考电压VR，此时输出电压VO等于VR*(R1+R2)/R1，其中VR为参考电压的电压值，R1和R2分别为电阻R1和R2的电阻值。在该传统的电压调节器中，需要外接电容C1，该外接电容C1使得传统的电压调节器浪费了一个电容，而且当该传统的电压调节器为内部电路供电时，该电容C1需要占用一个芯片管脚，从而增加了芯片面积，增加了生产成本。 

发明内容

本发明的目的是解决传统的电压调节器由于需要外接电容C1，而造成生产的成本高，占用芯片面积大的问题。 

第一方面，本发明实施例提供了一种电压调节器，所述电压调节器包括：偏置电路，电流镜电路，放大器，箝位电路，输出电路； 

偏置电路，与电源相连接，用于为所述放大器的一端和所述电流镜电路提供第一偏置电流，为所述放大器的另一端提供第二偏置电流； 

电流镜电路，与放大器和箝位电路相连接，用于将所述第一偏置电流镜像为镜像电流，并将所述镜像电流提供给所述箝位电路，以作为所述箝位电路的偏置电流； 

放大器，与偏置电路和输出电路相连接，用于对在所述第一偏置电流下产生的第一节点电压V1和在所述第二偏置电流下产生的第二节点电压V2进行调整，使得所述第二节点电压V2等于第一节点电压V1，并将所述第二节点电压V2作为所述电压调节器的输出电压VO的一部分； 

箝位电路，与放大器相连接，用于对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压，所述箝位电压作为所述电压调节器的输出电压VO的另一部分； 

输出电路，其第一端与放大器相连接，第二端与箝位电路相连接，第三端与电源相连接，用于为所述电压调节器的输出电压VO提供驱动电流。 

优选地，所述偏置电路包括第一电流源I1和第二电流源I2，所述电流镜电路包括第一NMOS晶体管MN1和第二NMOS晶体管MN2，所述放大器包括第三NMOS晶体管MN3和第四NMOS晶体管MN4，所述输出电路包括第一PMOS晶体管MP1； 

所述第一PMOS晶体管MP1的栅极为所述输出电路的第一端，所述第一PMOS晶体管MP1的漏极为所述输出电路的第二端，所述第一PMOS晶体管MP1的源极为所述输出电路的第三端； 

所述第一NMOS晶体管MN1和所述第二NMOS晶体管MN2共栅共源连接，所述第一NMOS晶体管MN1的栅极和所述第三NMOS晶体管MN3的源极连接，所述第三NMOS晶体管MN3和所述第四NMOS晶体管共栅连接，所述第三NMOS晶体管MN3的漏极和所述第一电流源I1、第一PMOS晶体管MP1的栅极连接，所述第四NMOS晶体管MN4的漏极和所述第二电流源I2连接，所述第四NMOS晶体管MN4的源极和所述第二NMOS晶体管MN2的漏极连接，所述第一PMOS晶体管MP1的源极和所述第一电流源I1的正端相连接； 

所述第一电流源I1为所述第三NMOS晶体管MN3和所述第一NMOS晶体管MN1提供第一偏置电流； 

所述第二电流源I2为所述第四NMOS晶体管MN4提供第二偏置电流。 

优选地，所述箝位电路包括第二PMOS晶体管MP2； 

所述第二PMOS晶体管MP2的漏极和栅极连接，并和所述第二NMOS晶体管MN2的源极、第四NMOS晶体管MN4的漏极连接，所述第二PMOS晶体管MP2的源极和所述第一PMOS晶体管MP1的漏极连接； 

所述第二PMOS晶体管MP2对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。 

优选地，所述箝位电路包括第五NMOS晶体管MN5； 

所述第五NMOS晶体管MN5的栅极和漏极连接，并和所述第一PMOS晶体管MP1的漏极连接，所述第五NMOS晶体管MN5的源极和所述第二NMOS晶体管MN2的漏极连接； 

所述第五NMOS晶体管MN5对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。 

优选地，所述箝位电路包括第一电阻R1； 

所述第一电阻R1的一端和所述第四NMOS晶体管MN4的源极、所述第二NMOS晶体管MN2的漏极连接，所述第一电阻R1的另一端和所述第一PMOS晶体管MP1的漏极、电压调节器的输出端连接； 

所述第一电阻R1对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。 

优选地，所述电压调节器还包括第一电容C1和第二电容C2； 

所述第一电容C1的一端和第一PMOS晶体管MP1的栅极、第二电流源I2的负端、第四NMOS晶体管MN4的漏极连接，所述第一电容C1的另一端和所述第一PMOS晶体管MP1的漏极、第二PMOS晶体管MP2的源极、电压调节器的输出端连接； 

所述第二电容C2的一端接地，所述第二电容C2的另一端和所述电压调节器的输出端连接。 

优选地，所述电压调节器还包括:第二电阻R2； 

所述第二电阻R2的一端和第一NMOS晶体管MN1的栅极、第三NMOS晶体管MN3的漏极连接，所述第二电阻R2的另一端和第三NMOS晶体管MN3的栅极、第四NMOS晶体管MN4的栅极、第一电流源I1的负端连接； 

所述第二电阻R2，用于为所述第三NMOS晶体管MN3提供栅极偏置电压。 

第二方面，本发明实施例提供了一种电压调节器，所述电压调节器包括： 

第一电流源，提供第一偏置电流，其包括第一连接端和连接至第一电源端的第二连接端； 

第二电流源，提供第二偏置电流，其包括第一连接端和连接至第一电源端的第二连接端； 

第一钳制晶体管，其源级作为第一节点，其漏极与第一电流源的第一连接端相连； 

第二钳制晶体管，其源级作为第二节点，其漏极与第二电流源的第一连接端相连，其栅极与第一钳制晶体管的栅极相连； 

第一镜像晶体管，其源级接第二电源端，其漏极与第一节点相连； 

第二镜像晶体管，其源级接第二电源端，其漏极与第二节点相连，其栅极与第一镜像晶体管的栅极相连； 

输出晶体管，其源级与第一电源端相连，其漏极作为电压调节器的输出端，其栅极与第二电流源的第一连接端相连； 

钳位电路，其连接于第二节点和电压调节器的输出端之间。 

优选地，所述钳位电路为电阻、PMOS晶体管和NMOS晶体管中的一个； 

在钳位电路为PMOS晶体管时，所述PMOS晶体管的栅极和漏极与第二节点相连接，所述PMOS晶体管的源极与电压调节器的输出端相连接； 

在钳位电路为NMOS晶体管时，所述NMOS晶体管的栅极和漏极与电压调节器的输出端相连接，所述NMOS晶体管的源极与第二节点相连接； 

在钳位电路为电阻时，所述电阻的一端与电压调节器的输出端相连接，所述电阻的另一端与第二节点相连接。 

优选地，所述第一钳制晶体管的栅极与其漏极相连，所述第一镜像晶体管的栅极与其漏极相连。 

优选地，第一钳制晶体管、第二钳制晶体管、第一镜像晶体管和第二镜像晶体管为NMOS晶体管，第一电源端为输入电源端，第二电源端为接地端。 

优选地，所述电压调节器还包括：第一电容和第二电容； 

所述第一电容，其一端与第二电流源的第一连接端、输出晶体管的栅极相连，其另一端与电压调节器的输出端相连； 

所述第二电容，其一端与第二电源端相连，其另一端与电压调节器的输出端相连。 

本发明实施例提供的电压调节器，无需外接电容即可稳定，且结构简单、占用芯片面积更小，节省了成本，该电压调节器的输出电压随负载电流的变化较小，而且输出电压能跟踪工艺变化和温度变化，以更优化的电压值为负载供电，且该电压调节器的静态电流(除去负载电流消耗外电压调节器自身消耗的电流)较小。 

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。 

图1为现有技术中电压调节器电路图； 

图2为本发明实施例一提供的电压调节器的结构图； 

图3为本发明实施例二提供的电压调节器电路图； 

图4为本发明实施例三提供的电压调节器电路图； 

图5为本发明实施例四提供的电压调节器电路图； 

图6为本发明实施例五提供的电压调节器电路图； 

图7为本发明实施例六提供的电压调节器电路图。 

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 

为便于对本发明实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本发明实施例的限定。 

实施例一 

图2为本发明实施例一提供的电压调节器的结构图，如图2所示，该电压调节器包括：偏置电路201，放大器202，电流镜电路203，箝位电路204，输出电路205； 

偏置电路201，与电源相连接，用于为放大器202的一端和电流镜电路203提供第一偏置电流，为放大器202的另一端提供第二偏置电流； 

电流镜电路203，与放大器和箝位电路相连接，用于将第一偏置电流镜像为镜像电流，并将镜像电流提供给箝位电路204，以作为所述箝位电路204的偏置电流； 

放大器202，与偏置电路201和输出电路205相连接，用于对在第一偏置电流下产生的第一节点电压V1和在第二偏置电流下产生的第二节点电压V2进行调整，使得第二节点电压V2等于第一节点电压V1，并将第二节点电压V2作为电压调节器的输出电压VO的一部分； 

箝位电路204，与放大器202和电流镜电路203相连接，用于对电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压，所述 箝位电压作为所述电压调节器的输出电压VO的另一部分； 

输出电路205，其第一端与放大器202相连接，第二端与箝位电路204相连接，第三端与电源相连接，用于为所述电压调节器的输出电压VO提供驱动电流。 

进一步地，输出电路205包括第一PMOS晶体管MP1； 

第一PMOS晶体管MP1的栅极为输出电路205的第一端，第一PMOS晶体管MP1的漏极为输出电路205的第二端，第一PMOS晶体管MP1的源极为输出电路205的第三端；其中，第一PMOS晶体管MP1，用于为电压调节器的输出电压VO提供驱动电流。 

该电压调节器为低压差调节器，无需外接电容即可实现电压的稳定，而且结构简单，占用芯片面积小，而且输出电压随负载电流变化较小，且输出电压能跟踪工艺变化和温度变化，以更优的电压值为负载供电，且静态电流小。 

下面结合图3至图7对电压调节器的电路结构做具体的说明。 

实施例二 

图3为本发明实施例二提供的电压调节器的电路图，即电压调节器的一种具体的实现，如图3所示，在图3中，偏置电路201包括第一电流源I1和第二电流源I2，放大器202包括第三NMOS晶体管MN3和第四NMOS晶体管MN4，电流镜电路203包括第一NMOS晶体管MN1和第二NMOS晶体管MN2，箝位电路包括第二PMOS晶体管MP2。 

第一NMOS晶体管MN1和第二NMOS晶体管MN2共栅共源连接，且第一NMOS晶体管MN1的源极和第二NMOS晶体管MN2的源极接地，第一NMOS晶体管MN1的栅极和第三NMOS晶体管MN3的源极连接，第三NMOS晶体管MN3和第四NMOS晶体管共栅连接，第三NMOS晶体管MN3的漏极和所述第一电流源I1连接，所述第四NMOS晶体管MN4的漏极和所述第二电流源I2连接，第四NMOS晶体 管MN4的源极和所述第二NMOS晶体管MN2的漏极连接。 

第二PMOS晶体管MP2的漏极和栅极连接，并和第二NMOS晶体管MN2的源极、第四NMOS晶体管MN4的漏极连接，第二PMOS晶体管MP2的源极和所述第一PMOS晶体管MP1的漏极连接。 

第一PMOS晶体管MP1的栅极和第二电流源I2的负端连接，第一PMOS晶体管MP1的源极和第二电流源I2的正端相连，第一PMOS晶体管MP1的漏极和第二PMOS晶体管MP2的源极、电压调节器的输出端连接。 

其中，第一NNOS晶体管MN1为第一镜像晶体管，第二NMOS晶体管MN2为第二镜像晶体管，第三NMOS晶体管MN3为第一钳制晶体管，第四NMOS晶体管MN4为第二钳制晶体管，第一PMOS晶体管MP1为输出晶体管；第一电流源I1包括第一连接端和连接至第一电源端的第二连接端，第二电流源I2，其包括第一连接端和连接至第一电源端的第二连接端；第一钳制晶体管，其源级作为第一节点，其漏极与第一电流源的第一连接端相连；第二钳制晶体管，其源级作为第二节点，其漏极与第二电流源的第一连接端相连，其栅极与第一钳制晶体管的栅极相连；第一镜像晶体管，其源级接第二电源端，其漏极与第一节点相连；第二镜像晶体管，其源级接第二电源端，其漏极与第二节点相连，其栅极与第一镜像晶体管的栅极相连；输出晶体管，其源级与第一电源端相连，其漏极作为电压调节器的输出端，其栅极与第二电流源的第一连接端相连；钳位电路，其连接与第二节点和电压调节器的输出端之间。第一钳制晶体管的栅极与其漏极相连，第一镜像晶体管的栅极与其漏极相连。 

当钳位电路为第二PMOS晶体管MP2时，所述PMOS晶体管的栅极和漏极与第二节点相连接，所述PMOS晶体管的源极与电压调节器的输出端相连接。 

第一钳制晶体管、第二钳制晶体管、第一镜像晶体管和第二镜像晶体管为NMOS晶体管，第一电源端为输入电源端，第二电源端为接地端。 

第一电流源I1为第三NMOS晶体管MN3和第一NMOS晶体管MN1提供第一偏置电流，以使第三NMOS晶体管MN3和第一NMOS晶体管MN1稳定的工作在 线性范围，并产生第一NMOS晶体管MN1的栅源电压VGSN1，即第一节点电压V1，该第一节点电压V1也为第一NMOS晶体管MN1和第二NMOS晶体管构成匹配的电流镜的输入电压；第二电流源I2为第四NMOS晶体管MN4提供第二偏置电流，以使第四NMOS晶体管MN4工作在线性范围，并产生第二节点电压V2。第三NMOS晶体管MN3和第四NMOS晶体管MN4构成的放大器对第一节点电压V1和第二节点电压V2进行调整，使得第二节点电压V2等于第一节点电压V1。该第二节点电压V2，即第一NMOS晶体管MN1的栅源电压VGSN1为电压调节器的输出电压VO的一部分。 

第一NMOS晶体管MN1和第二NMOS晶体管MN2构成匹配的电流镜，使得第一偏置电流镜像为镜像电流，该镜像电流为第二PMOS晶体管MP2的偏置电流，使得第二PMOS晶体管MP2的电流复制第一NMOS晶体管MN1的电流，复制比例可以为N，该第二PMOS晶体管MP2的电流也等于第一电流源I1的电流的N倍，N可以是1或其他值。第二PMOS晶体管MP2将第二节点电压V2和电压调节器的输出电压VO的电压差箝位等于第二PMOS晶体管MP2的栅源电压的绝对值，即|VGSP2|。该第二PMOS晶体管MP2的栅源电压的绝对值|VGSP2|为电压调节器的输出电压VO的另一部分。此时，电压调节器的输出电压为VO＝VGSN1+|VGSP2|。 

其中，第一PMOS晶体管MP1为电压调节器的输出电压VO提供足够的驱动电流。 

在图3中，电压调节器为低压差电压调节器，无需外接电容即可稳定电压，当将该调节器为内部电路供电时，由于无外接电容，从而节省了管脚，因此占用了较小的芯片面积，而且该电压调节器输出电压随负载电流变化较小，且输出电压能跟踪工艺变化和温度变化，以更优的电压值为负载供电，且静态电流小。 

实施例三 

图4为本发明实施例三提供的电压调节器的电路图，即电压调节器的另一种具体的实现，如图4所示，在图4中，将图3箝位电路204中的第二PMOS晶体管MP2替换为第五NMOS晶体管MN5。 

第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第一电流源I1、第二电流源I2间的电路连接关系和图3相同。 

其中，第一NNOS晶体管MN1为第一镜像晶体管，第二NMOS晶体管MN2为第二镜像晶体管，第三NMOS晶体管MN3为第一钳制晶体管，第四NMOS晶体管MN4为第二钳制晶体管，第一PMOS晶体管MP1为输出晶体管；第一电流源I1包括第一连接端和连接至第一电源端的第二连接端，第二电流源I2包括第一连接端和连接至第一电源端的第二连接端；第一钳制晶体管，其源级作为第一节点，其漏极与第一电流源的第一连接端相连；第二钳制晶体管，其源级作为第二节点，其漏极与第二电流源的第一连接端相连，其栅极与第一钳制晶体管的栅极相连；第一镜像晶体管，其源级接第二电源端，其漏极与第一节点相连；第二镜像晶体管，其源级接第二电源端，其漏极与第二节点相连，其栅极与第一镜像晶体管的栅极相连；输出晶体管，其源级与第一电源端相连，其漏极作为电压调节器的输出端，其栅极与第二电流源的第一连接端相连；钳位电路，其连接与第二节点和电压调节器的输出端之间。第一钳制晶体管的栅极与其漏极相连，第一镜像晶体管的栅极与其漏极相连。 

当钳位电路为NMOS晶体管，该NMOS晶体管为第五NMOS晶体管MN5，所述NMOS晶体管的栅极和漏极与电压调节器的输出端相连接，该NMOS晶体管的源极与第二节点相连接。 

第一钳制晶体管、第二钳制晶体管、第一镜像晶体管和第二镜像晶体管为NMOS晶体管，第一电源端为输入电源端，第二电源端为接地端。 

第五NMOS晶体管MN5的栅极和漏极连接，并和第一PMOS晶体管MP1的漏极连接，第五NMOS晶体管MN5的源极和第二NMOS晶体管MN2的漏极连接。 

第一PMOS晶体管MP1的栅极和第二电流源I2的负端连接，第一PMOS晶体管MP1的源极和第二电流源I2的正端相连，第一PMOS晶体管MP1的漏极和第五NMOS晶体管MN5的漏极、第五NMOS晶体管MN5的栅极、电压调节器的输出端连接。 

在图4中，和图3一样，第一NMOS晶体管MN1的栅源电压VGSN1为电压调节器的输出电压VO的一部分。 

第一NMOS晶体管MN1和第二NMOS晶体管MN2构成匹配的电流镜，使得第一偏置电流镜像为镜像电流，该镜像电流为第五NMOS晶体管MN5的偏置电流。第五NMOS晶体管MN5将第二节点电压V2和电压调节器的输出电压VO的电压差箝位等于第五NMOS晶体管MN5的栅源电压，即VGSN5。该第五NMOS晶体管MN5的栅源电压为电压调节器的输出电压VO的另一部分。此时，电压调节器的输出电压为VO＝VGSN1+VGSN5。 

其中，第一PMOS晶体管MP1为电压调节器的输出电压VO提供足够的驱动电流。 

在图4中，电压调节器为低压差电压调节器，无需外接电容即可稳定电压，当将该调节器为内部电路供电时，由于无外接电容，从而节省了管脚，因此占用了较小的芯片面积，而且该电压调节器输出电压随负载电流变化较小，且输出电压能跟踪工艺变化和温度变化，以更优的电压值为负载供电，且静态电流小。 

实施例四 

图5为本发明实施例四提供的电压调节器的电路图，即电压调节器的再一种具体的实现，如图5所示，将图3箝位电路204中的第二PMOS晶体管MP2替换为第一电阻R1。 

第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第一电流源I1、第二电流源I2间的电路连接关系和图3 相同。 

第一电阻R1的一端和所述第四NMOS晶体管MN4的源极、第二NMOS晶体管MN2的漏极连接，第一电阻R1的另一端和所述第一PMOS晶体管MP1的漏极、电压调节器的输出端连接。 

第一PMOS晶体管MP1的栅极和第二电流源I2的负端连接，第一PMOS晶体管MP1的源极和第二电流源I2的正端相连，第一PMOS晶体管MP1的漏极和电压调节器的输出端连接。 

在图5中，和图3一样，第一NMOS晶体管MN1的栅源电压VGSN1为电压调节器的输出电压VO的一部分。 

其中，第一NNOS晶体管MN1为第一镜像晶体管，第二NMOS晶体管MN2为第二镜像晶体管，第三NMOS晶体管MN3为第一钳制晶体管，第四NMOS晶体管MN4为第二钳制晶体管，第一PMOS晶体管MP1为输出晶体管；第一电流源I1包括第一连接端和连接至第一电源端的第二连接端，第二电流源I2包括第一连接端和连接至第一电源端的第二连接端；第一钳制晶体管，其源级作为第一节点，其漏极与第一电流源的第一连接端相连；第二钳制晶体管，其源级作为第二节点，其漏极与第二电流源的第一连接端相连，其栅极与第一钳制晶体管的栅极相连；第一镜像晶体管，其源级接第二电源端，其漏极与第一节点相连；第二镜像晶体管，其源级接第二电源端，其漏极与第二节点相连，其栅极与第一镜像晶体管的栅极相连；输出晶体管，其源级与第一电源端相连，其漏极作为电压调节器的输出端，其栅极与第二电流源的第一连接端相连；钳位电路，其连接与第二节点和电压调节器的输出端之间。第一钳制晶体管的栅极与其漏极相连，第一镜像晶体管的栅极与其漏极相连。 

当钳位电路为电阻时，该电阻为第一电阻R1，所述电阻的一端与电压调节器的输出端相连接，所述电阻的另一端与第二节点相连接。 

第一钳制晶体管、第二钳制晶体管、第一镜像晶体管和第二镜像晶体管为NMOS晶体管，第一电源端为输入电源端，第二电源端为接地端。 

第一NMOS晶体管MN1和第二NMOS晶体管MN2构成匹配的电流镜，第二NMOS晶体管MN2复制第一NMOS晶体管MN1的电流，复制比例为N，N可以为1或其它值，第二NMOS晶体管MN2复制第一NMOS晶体管MN1的电流后的镜像电流，作为第一电阻R1的输入电流，第一电阻R1将第二节点电压V2和电压调节器的输出电压VO的电压差箝位等于IN2*R1，其中，IN2为第二NMOS晶体管MN2的漏极电流，此时，该箝位电压IN2*R1作为电压调节器的输出电压VO的另一部分。此时，电压调节器的输出电压为VO＝VGSN1+IN2*R1。 

其中，第一PMOS晶体管MP1为电压调节器的输出电压VO提供足够的驱动电流。 

在图5中，电压调节器为低压差电压调节器，无需外接电容即可稳定电压，当将该调节器为内部电路供电时，由于无外接电容，从而节省了管脚，因此占用了较小的芯片面积，而且该电压调节器输出电压随负载电流变化较小，且输出电压能跟踪工艺变化和温度变化，以更优的电压值为负载供电，且静态电流小。 

在一个优选的实施例中，N大于1，这样第一电阻R1在选择时可以选电阻值较小的电阻，可以进一步减小占用芯片的面积。 

实施例五 

图6为本发明实施例五提供的电压调节器的电路图，即电压调节器的再一种具体的实现，如图6所示，电压调节器还包括第一电容C1和第二电容C2。 

第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一电流源I1、第二电流源I2间的电路连接关系和图3相同。 

其中，第一镜像晶体管为第一NMOS晶体管MN1，第二镜像晶体管为第二NMOS晶体管MN2，第一钳制晶体管为第三NMOS晶体管MN3，第二钳制晶体管为第四NMOS晶体管MN4，输出晶体管为第一PMOS晶体管MP1，钳位电路为第 二PMOS晶体管MP2，第一电源端为输入电源端，第二电源端为接地端。第一电容C1，其一端和第二电流源I2的第一连接端、输出晶体管的栅极相连，其另一端电压调节器的输出端相连； 

所述第二电容，其一端和第二电源端相连，其另一端和电压调节器的输出端相连。 

和图3的电路连接不同之处在于，第一电容C1的一端和第一PMOS晶体管MP1的栅极、第二电流源I2的负端、第四NMOS晶体管MN4的漏极连接，第一电容C1的另一端和所述第一PMOS晶体管MP1的漏极、第二PMOS晶体管MP2的源极、电压调节器的输出端连接； 

第二电容C2的一端接地，所述第二电容C2的另一端和所述电压调节器的输出端连接。 

当将该电压调节器应用于供电电路时，在电压调节器的输出电压VO和第一PMOS晶体管MP2之间连接第一电容C1，在电压调节器的输出电压VO和地之间连接第二电容C2，有助于稳定电压调节器的输出电压VO，减小输出电压VO的波动。当供电电路的负载瞬间增大时，电压调压器环路自身反应较慢时，第一电容C1和第二电容C2可以临时提供电荷，避免输出电压VO下降太多。其中，第一电容C1和第二电容C2的作用是不同的，第二电容C2提供电压调节器的负反馈环路的稳定性补偿，其提供的稳定性补偿与第一电容C1维持输出电压稳定是完全不同的概念，在电压调节器的负反馈环路的相位裕度不足时，会导致自激振荡，通过相位补偿，则可以增加相位裕度，从而保证较好的环路稳定性。从频率上看第一电容C1为电压调节器产生一个低频主极点，同时将位于输出的次极点推向更高频，实现极点分离效果，这样有助于增加相位裕度，提高环路稳定性。 

可以理解的是，在图6中，可以仅添加第一电容C1，或者仅添加第二电容C2，以稳定电压调节器的输出电压。 

需要说明的是，在图4和图5的电压调节器电路中，也可以添加第一电 容C1以稳定电压调节器的输出电压，减小输出电压波动，或者，添加第二电容C2，以提供负反馈环路的稳定性补偿，提高环路稳定性，或者，同时添加第一电容C1和第二电容C2，以稳定电压调节器的输出电压。 

在图6中，电压调节器无需外接电容即可稳定，当将该调节器为内部电路供电时，节省了管脚，从而减小了芯片面积，输出电压随负载电流变化较小，且输出电压能跟踪工艺变化和温度变化，以更优化的输出电压为负载供电，且该电压调节器的静态电流较小。 

实施例六 

图7为本发明实施例六提供的电压调节器的电路图，即电压调节器的再一种具体的实现，如图6所示，在图3电路的基础上，第一NMOS晶体管MN1和第二NMOS晶体管MN2共源共栅连接，第一NMOS晶体管MN1的栅极和第三NMOS晶体管MN3的漏极连接，在电压调节器电路中添加第二电阻R2。 

第二电阻R2的一端和第一NMOS晶体管MN1的栅极、第三NMOS晶体管MN3的漏极连接，所述第二电阻R2的另一端和第三NMOS晶体管MN3的栅极、第四NMOS晶体管MN4的栅极、第一电流源I1的负端连接。 

其中，第一镜像晶体管为第一NMOS晶体管MN1，第二镜像晶体管为第二NMOS晶体管MN2，第一钳制晶体管为第三NMOS晶体管MN3，第二钳制晶体管为第四NMOS晶体管MN4，输出晶体管为第一PMOS晶体管MP1，钳位电路为第二PMOS晶体管MP2，第一电源端为输入电源端，第二电源端为接地端。 

第一电容C1，其一端和第二电流源I2的第一连接端、输出晶体管的栅极相连，其另一端电压调节器的输出端相连； 

所述第二电容，其一端和第二电源端相连，其另一端和电压调节器的输出端相连。 

图7中的连接方式，有助于比图3中的最低电源工作电压更低。 

在图3中的第一电流源I1、第三NMOS晶体管MN3、第一NMOS晶体管MN1 构成第一支路，该第一支路所需要的最低电源工作电压为VGSN1+VGSN3+Vdsat，其中，VGSN1为第一NMOS晶体管MN1的栅源电压，VGSN3为第三NMOS晶体管MN3的栅源电压，Vdsat为第一电流源I1的饱和压降。 

对于5V器件来说，第一NMOS晶体管MN1的栅源电压VGSN1和第三NMOS晶体管MN3的栅源电压VGSN3分别需要最大1V左右的电压，而第一电流源I1对应的饱和压降Vdsat约需0.2V，则该第一支路的最低工作电压至少需要2.2V。 

在图7中，第一电流源I1、第一NMOS晶体管MN1、第二电阻R2构成第一支路，该第一支路所需要的最低电源工作电压为VGSN1+VR2+Vdsat，其中VGSN1为第一NMOS晶体管MN1的栅源电压，VR2为第二电阻上的电压降，Vdsat为电流源I1的饱和压降。第二电阻R2的作用是为第三NMOS晶体管MN3提供栅极偏置电压，使得第三NMOS晶体管MN3在工作状态下能起到放大作用。 

对于5V器件为例，第一NMOS晶体管MN1的栅源电压VGSN1需至少1V，第二电阻R2的电压VR2需0.1V，第一电流源I1的饱和压降Vdsat需0.2V，则最低工作电压为1.3V，因此，图7中的最低电源工作电压低于图3中最低电源工作电压。 

图7中第三NMOS晶体管MN3和第四NMOS晶体管MN4的功能仍为调整第一节点电压V1等于第二节点电压V2。第一NMOS晶体管MN1和第二NMOS晶体管MN2构成的电流镜作用和图3相同，即其镜像电流作为第二PMOS晶体管MP2的偏置电流，使得第二PMOS晶体管MP2的电流复制第一NMOS晶体管MN1的电流，复制比例可以为N，N为1或任意值。 

第一PMOS晶体管MP1为电压调节器的输出电压VO提供驱动电流。 

需要说明的是，第二电阻R2的连接方式同样适用于图4-图6中，使得电压调节器的最低工作电源更低。 

在图7中，电压调节器无需外接电容即可稳定，当将该调节器为内部电路供电时，节省了管脚，从而减小了芯片面积，，输出电压随负载电流变化 较小，且输出电压能跟踪工艺变化和温度变化，以更优化的输出电压为负载供电，且该电压调节器的静态电流较小。 

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。 

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。 

Claims (12)

1.一种电压调节器，其特征在于，所述电压调节器包括：偏置电路，电流镜电路，放大器，箝位电路，输出电路；

偏置电路，与电源相连接，用于为所述放大器的一端和所述电流镜电路提供第一偏置电流，为所述放大器的另一端提供第二偏置电流；

电流镜电路，与放大器和箝位电路相连接，用于将所述第一偏置电流镜像为镜像电流，并将所述镜像电流提供给所述箝位电路，以作为所述箝位电路的偏置电流；

放大器，与偏置电路和输出电路相连接，用于对在所述第一偏置电流下产生的第一节点电压V1和在所述第二偏置电流下产生的第二节点电压V2进行调整，使得所述第二节点电压V2等于第一节点电压V1，并将所述第二节点电压V2作为所述电压调节器的输出电压VO的一部分；

箝位电路，与放大器相连接，用于对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压，所述箝位电压作为所述电压调节器的输出电压VO的另一部分；

输出电路，其第一端与放大器相连接，第二端与箝位电路相连接，第三端与电源相连接，用于为所述电压调节器的输出电压VO提供驱动电流。

2.根据权利要求1项所述的电压调节器，其特征在于，所述偏置电路包括第一电流源I1和第二电流源I2，所述电流镜电路包括第一NMOS晶体管MN1和第二NMOS晶体管MN2，所述放大器包括第三NMOS晶体管MN3和第四NMOS晶体管MN4，所述输出电路包括第一PMOS晶体管MP1；

所述第一PMOS晶体管MP1的栅极为所述输出电路的第一端，所述第一PMOS晶体管MP1的漏极为所述输出电路的第二端，所述第一PMOS晶体管MP1的源极为所述输出电路的第三端；

所述第一NMOS晶体管MN1和所述第二NMOS晶体管MN2共栅共源连接，所述第一NMOS晶体管MN1的栅极和所述第三NMOS晶体管MN3的源极连接，所述第三NMOS晶体管MN3和所述第四NMOS晶体管共栅连接，所述第三NMOS晶体管MN3的漏极和所述第一电流源I1、第一PMOS晶体管MP1的栅极连接，所述第四NMOS晶体管MN4的漏极和所述第二电流源I2连接，所述第四NMOS晶体管MN4的源极和所述第二NMOS晶体管MN2的漏极连接，所述第一PMOS晶体管MP1的源极和所述第一电流源I1的正端相连接；

所述第一电流源I1为所述第三NMOS晶体管MN3和所述第一NMOS晶体管MN1提供第一偏置电流；

所述第二电流源I2为所述第四NMOS晶体管MN4提供第二偏置电流。

3.根据权利要求1-2任一项所述的电压调节器，其特征在于，所述箝位电路包括第二PMOS晶体管MP2；

所述第二PMOS晶体管MP2的漏极和栅极连接，并和所述第二NMOS晶体管MN2的源极、第四NMOS晶体管MN4的漏极连接，所述第二PMOS晶体管MP2的源极和所述第一PMOS晶体管MP1的漏极连接；

所述第二PMOS晶体管MP2对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。

4.根据权利要求1-2任一项所述的电压调节器，其特征在于，所述箝位电路包括第五NMOS晶体管MN5；

所述第五NMOS晶体管MN5的栅极和漏极连接，并和所述第一PMOS晶体管MP1的漏极连接，所述第五NMOS晶体管MN5的源极和所述第二NMOS晶体管MN2的漏极连接；

所述第五NMOS晶体管MN5对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。

5.根据权利要求1-2任一项所述的电压调节器，其特征在于，所述箝位电路包括第一电阻R1；

所述第一电阻R1的一端和所述第四NMOS晶体管MN4的源极、所述第二NMOS晶体管MN2的漏极连接，所述第一电阻R1的另一端和所述第一PMOS晶体管MP1的漏极、电压调节器的输出端连接；

所述第一电阻R1对所述电压调节器的输出电压VO和第二节点电压V2的电压差箝位，以产生箝位电压。

6.根据权利要求3所述的电压调节器，其特征在于，所述电压调节器还包括第一电容C1和第二电容C2；

所述第一电容C1的一端和第一PMOS晶体管MP1的栅极、第二电流源I2的负端、第四NMOS晶体管MN4的漏极连接，所述第一电容C1的另一端和所述第一PMOS晶体管MP1的漏极、第二PMOS晶体管MP2的源极、电压调节器的输出端连接；

所述第二电容C2的一端接地，所述第二电容C2的另一端和所述电压调节器的输出端连接。

7.根据权利要求1-6任一项所述的电压调节器，其特征在于，所述电压调节器还包括:第二电阻R2；

所述第二电阻R2的一端和第一NMOS晶体管MN1的栅极、第三NMOS晶体管MN3的漏极连接，所述第二电阻R2的另一端和第三NMOS晶体管MN3的栅极、第四NMOS晶体管MN4的栅极、第一电流源I1的负端连接；

所述第二电阻R2，用于为所述第三NMOS晶体管MN3提供栅极偏置电压。

8.一种电压调节器，其特征在于，所述电压调节器包括：

第一电流源，提供第一偏置电流，其包括第一连接端和连接至第一电源端的第二连接端；

第二电流源，提供第二偏置电流，其包括第一连接端和连接至第一电源端的第二连接端；

第一钳制晶体管，其源级作为第一节点，其漏极与第一电流源的第一连接端相连；

第二钳制晶体管，其源级作为第二节点，其漏极与第二电流源的第一连接端相连，其栅极与第一钳制晶体管的栅极相连；

第一镜像晶体管，其源级接第二电源端，其漏极与第一节点相连；

第二镜像晶体管，其源级接第二电源端，其漏极与第二节点相连，其栅极与第一镜像晶体管的栅极相连；

输出晶体管，其源级与第一电源端相连，其漏极作为电压调节器的输出端，其栅极与第二电流源的第一连接端相连；

钳位电路，其连接于第二节点和电压调节器的输出端之间。

9.根据权利要求8所述的电压调节器，其特征在于，

所述钳位电路为电阻、PMOS晶体管和NMOS晶体管中的一个；

在钳位电路为PMOS晶体管时，所述PMOS晶体管的栅极和漏极与第二节点相连接，所述PMOS晶体管的源极与电压调节器的输出端相连接；

在钳位电路为NMOS晶体管时，所述NMOS晶体管的栅极和漏极与电压调节器的输出端相连接，所述NMOS晶体管的源极与第二节点相连接；

在钳位电路为电阻时，所述电阻的一端与电压调节器的输出端相连接，所述电阻的另一端与第二节点相连接。

10.根据权利要求8所述的电压调节器，其特征在于，

所述第一钳制晶体管的栅极与其漏极相连，所述第一镜像晶体管的栅极与其漏极相连。

11.根据权利要求8所述的电压调节器，其特征在于，

第一钳制晶体管、第二钳制晶体管、第一镜像晶体管和第二镜像晶体管为NMOS晶体管，第一电源端为输入电源端，第二电源端为接地端。

12.根据权利要求8所述的电压调节器，其特征在于，所述电压调节器还包括：第一电容和第二电容；

所述第一电容，其一端与第二电流源的第一连接端、输出晶体管的栅极相连，其另一端与电压调节器的输出端相连；

所述第二电容，其一端与第二电源端相连，其另一端与电压调节器的输出端相连。