JP2021034084A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に動作可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、実装基板、並びに、第１及び第２のメモリダイを備える。第１及び第２のメモリダイは、データの入出力に使用可能な第１パッド電極、第１パッド電極に接続された第１プルアップ回路、第１プルアップ回路に第１パラメータを出力する第１出力回路、第１パッド電極に接続された第１プルダウン回路、第１プルダウン回路に第２パラメータを出力する第２出力回路、第２パッド電極、第２パッド電極に接続された第２プルアップ回路、第２パッド電極に接続され第２プルアップ回路に第１パラメータを出力する第３出力回路、第３パッド電極、及び、第３パッド電極に接続された第２プルダウン回路、第３パッド電極に接続され第２プルダウン回路に第２パラメータを出力する第４出力回路を備える。また、第２のメモリダイの第２パッド電極は第１のメモリダイの第３パッド電極に接続される。【選択図】図８

Description

本実施形態は、半導体記憶装置に関する。
実装基板と、この実装基板に搭載された複数のメモリダイと、を備える半導体記憶装置が知られている。
特開２０１３−０９８２４０号公報
好適に動作可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、実装基板と、実装基板に搭載された第１及び第２のメモリダイと、を備える。第１及び第２のメモリダイは、データの入出力に使用可能な複数の第１パッド電極と、複数の第１パッド電極に接続された複数の第１プルアップ回路と、複数の第１プルアップ回路に第１パラメータを出力する第１出力回路と、複数の第１パッド電極に接続された複数の第１プルダウン回路と、複数の第１プルダウン回路に第２パラメータを出力する第２出力回路と、を備える。また、第１及び第２のメモリダイは、第２パッド電極と、第２パッド電極に接続された第２プルアップ回路と、第２パッド電極に接続され、第２プルアップ回路に第１パラメータを出力する第３出力回路と、を備える。また、第１及び第２のメモリダイは、第３パッド電極と、第３パッド電極に接続された第２プルダウン回路と、第３パッド電極に接続され、第２プルダウン回路に第２パラメータを出力する第４出力回路と、を備える。また、第２のメモリダイの第２パッド電極は第１のメモリダイの第３パッド電極に接続されている。
第１実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の模式的な斜視図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 ＯＣＤ回路１５の構成を示す模式的な回路図である。 ＯＣＤ回路１５の動作を示す模式的な表である。 キャリブレーション回路１７の構成を示す模式的な回路図である。 キャリブレーション回路１７の構成を示す模式的な回路図である。 キャリブレーション動作について説明するための模式的な図である。 比較例に係る半導体記憶装置の構成を示す模式的な平面図である。 第２実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な斜視図である。 キャリブレーション回路１７Ａ，１７Ｂの構成を示す模式的な回路図である。 キャリブレーション動作について説明するための模式的な図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［全体構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図２は、同半導体記憶装置の構成を示す模式的な斜視図である。
本実施形態に係る半導体記憶装置は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤ０〜ＭＤ７と、を備える。これらの構成は、上面に形成されたパッド電極Ｐが露出する様にＹ方向にずらして積層され、接着剤等を介してお互いに接続されている。
実装基板ＭＳＢ及び複数のメモリダイＭＤ０〜ＭＤ７は、図１に示す様に、それぞれ、複数のパッド電極Ｐを備えている。実装基板ＭＳＢ及び複数のメモリダイＭＤ０〜ＭＤ７に設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
複数のパッド電極Ｐは、図２に示す様に、メモリダイＭＤ０〜ＭＤ７に電源電圧を供給する電源電圧供給電極ＶＳＳ，ＶＤＤ，ＶＤＤＱと、メモリダイＭＤ０〜ＭＤ７のデータの送受信に使用可能なデータ送受信電極ＤＱ０〜ＤＱ７，ＤＱＳ，ＤＱＳｂと、メモリダイＭＤ０〜ＭＤ７の制御に使用可能な制御電極ＣＡ，ＣＳｂ，ＣＫＥ，ＣＫｂと、を含む。尚、図示の例において、実装基板ＭＳＢ及び複数のメモリダイＭＤ０〜ＭＤ７は、それぞれ、電源電圧供給電極ＶＳＳを６つずつ備えている。これら複数のパッド電極Ｐに接続されたボンディングワイヤＢは、図１に示す様に、それぞれ、Ｚ方向から見てＹ方向に延伸する。
また、実装基板ＭＳＢは、上記データ送受信電極ＤＱ０〜ＤＱ７の出力インピーダンスの調整に際して使用可能なキャリブレーション電極ＺＱを含む。また、複数のメモリダイＭＤは、それぞれ、キャリブレーション電極ＺＱｍ，ＺＱｓを備える。キャリブレーション電極ＺＱｍ，ＺＱｓは、Ｘ方向に並ぶ複数のパッド電極Ｐのうち、お互いに隣り合う２つのパッド電極Ｐである。実装基板ＭＳＢから数えて１番目のメモリダイＭＤ０のキャリブレーション電極ＺＱｍは、実装基板ＭＳＢのキャリブレーション電極ＺＱ及び２４０Ω程度の抵抗値を有する直列抵抗３００を介して、半導体記憶装置の外部の電源電圧供給電極ＶＳＳに接続されている。２番目のメモリダイＭＤ１のキャリブレーション電極ＺＱｍは、１番目のメモリダイＭＤ０のキャリブレーション電極ＺＱｓに接続されている。３番目のメモリダイＭＤ２のキャリブレーション電極ＺＱｍは、２番目のメモリダイＭＤ１のキャリブレーション電極ＺＱｓに接続されている。以下同様に、各メモリダイＭＤ３〜ＭＤ７のキャリブレーション電極ＺＱｍは、一つ下のメモリダイＭＤ２〜ＭＤ６のキャリブレーション電極ＺＱｓに接続されている。尚、各メモリダイＭＤ０〜ＭＤ７のキャリブレーション電極ＺＱｍ，ＺＱｓに接続されたボンディングワイヤＢは、Ｚ方向から見て、斜め方向（Ｘ方向及びＹ方向の間の方向）に延伸する。
尚、以下の説明では、メモリダイＭＤ０〜ＭＤ７を、単に「メモリダイＭＤ」と呼ぶ場合がある。
図３は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
図３に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイ１１と、メモリセルアレイ１１を制御する周辺回路１２と、データの入出力を行う入出力制御回路１３と、入出力制御回路１３を制御するチップ制御回路１４と、を備える。
メモリセルアレイ１１は、複数のメモリセルを含む。これら複数のメモリセルは、１ビット又は複数ビットのデータを記憶する。メモリセルアレイとしては、種々の構成を適用可能である。例えば、メモリセルアレイは、ゲート絶縁膜に電荷蓄積膜、強誘電体膜又はその他のメモリ膜を含むメモリトランジスタを含むものであっても良い。また、メモリセルアレイは、ＧｅＳｂＴｅ等のカルコゲナイド膜を含み、書込動作に応じてカルコゲナイド膜の結晶状態が変化する相変化メモリであっても良い。また、メモリセルアレイは、対向配置された一対の強磁性膜と、これら強磁性膜の間に設けられたトンネル絶縁膜と、を含み、書込動作に応じて上記強磁性膜の磁化方向が変化するＭＲＡＭであっても良い。また、メモリセルアレイは、一対の電極と、これら電極の間に設けられた金属酸化物等と、を含み、書込動作に応じて酸素欠陥等のフィラメント等を介して上記電極同士が導通するＲｅＲＡＭであっても良い。また、メモリセルアレイは、キャパシタ及びトランジスタを備え、書込動作及び読出動作に際してキャパシタへの充放電を行うＤＲＡＭであっても良い。また、メモリセルアレイは、その他の構成を有していても良い。
周辺回路１２は、例えば、上記電源電圧供給電極ＶＳＳ，ＶＤＤ，ＶＤＤＱに接続され、メモリセルアレイ１１の制御に必要な電圧を生成する電圧生成回路と、生成された電圧をアドレスデータに応じてメモリセルアレイ１１中の所望の配線に転送する電圧転送回路と、メモリセルアレイ１１中の配線の電圧又は電流に応じてメモリセルに記録されたデータを判定するセンスアンプ回路と、コマンドデータに応じてこれらの制御を行うシーケンサと、を備える。また、周辺回路１２は、例えば、読出データ及び書込データを保持するキャッシュメモリ、アドレスデータを保持するアドレスレジスタ、及び、コマンドデータを保持するコマンドレジスタを備える。
入出力制御回路１３は、データ送受信電極ＤＱ０〜ＤＱ７，ＤＱＳ，ＤＱＳｂと、これらデータ送受信電極ＤＱ０〜ＤＱ７，ＤＱＳ，ＤＱＳｂにそれぞれ接続されたＯＣＤ（Off Chip Driver）回路１５及びデータ受信回路１６と、キャリブレーション回路１７と、を備える。また、入出力制御回路１３は、ＯＣＤ回路１５及びデータ受信回路１６と、周辺回路１２中のキャッシュメモリ、アドレスレジスタ及びコマンドレジスタと、の間でデータの転送を行うＦＩＦＯバッファ及びシフトレジスタを備える。データ送受信電極ＤＱ０〜ＤＱ７及びデータ受信回路１６を介して受信されたデータは、チップ制御回路１４からの制御信号に応じてキャッシュメモリ、アドレスレジスタ又はコマンドレジスタに転送される。また、データ送受信電極ＤＱ０〜ＤＱ７及びＯＣＤ回路１５を介して送信されるデータは、チップ制御回路１４からの制御信号に応じてキャッシュメモリから転送される。
チップ制御回路１４は、制御電極ＣＡ，ＣＳｂ，ＣＫＥ，ＣＫを介して外部から制御信号を受信し、これに応じて入出力制御回路１３を制御する。
［ＯＣＤ回路１５］
図４は、ＯＣＤ回路１５の構成を示す模式的な回路図である。
ＯＣＤ回路１５は、各メモリダイＭＤから実装基板ＭＳＢにデータを送信する際の出力インピーダンスを調整する。
ＯＣＤ回路１５は、データ送受信電極ＤＱ０〜ＤＱ７，ＤＱＳ，ＤＱＳｂに並列に接続された７つのＯＣＤユニット２１０と、これら７つのＯＣＤユニット２１０に接続された７つのＯＣＤユニット制御回路２２０と、を備える。
７つのＯＣＤユニット２１０は、それぞれ、２４０Ωのインピーダンスを有する。また、７つのＯＣＤユニット２１０は、それぞれ信号線ＯＣＤ＿ＥＮ＜６：０＞に接続されており、信号線ＯＣＤ＿ＥＮ＜６：０＞に応じて駆動するＯＣＤユニット２１０の数が制御される。例えば信号線ＯＣＤ＿ＥＮ＜６：０＞に信号００００００１（１６進数で０１）が入力される場合、図５に示す様に、ＯＣＤ回路１５のインピーダンスＺＤＲＶは２４０Ω程度に設定される。また、例えば信号線ＯＣＤ＿ＥＮ＜６：０＞に信号００１１１１１（１６進数で１Ｆ）が入力される場合、ＯＣＤ回路１５のインピーダンスＺＤＲＶは２４０Ω／５＝４８Ω程度に設定される。信号線ＯＣＤ＿ＥＮ＜６：０＞の信号は、例えば、ユーザによって制御される。
ＯＣＤユニット２１０は、例えば図４に示す様に、それぞれ、電源電圧供給電極ＶＤＤＱと、データ送受信電極ＤＱ０〜ＤＱ７，ＤＱＳ，ＤＱＳｂと、の間に接続されたプルアップ回路２１１を備える。また、ＯＣＤユニット２１０は、それぞれ、データ送受信電極ＤＱ０〜ＤＱ７，ＤＱＳ，ＤＱＳｂと、電源電圧供給電極ＶＳＳと、の間に接続されたプルダウン回路２１２を備える。
プルアップ回路２１１は、データ送受信電極ＤＱ０〜ＤＱ７，ＤＱＳ，ＤＱＳｂに接続された抵抗素子２１３と、抵抗素子２１３及び電源電圧供給電極ＶＤＤＱの間に並列に接続されたｎ＋１（ｎは自然数）個のトランジスタ２１４と、を備える。トランジスタ２１４はＰＭＯＳトランジスタである。ｎ＋１個のトランジスタ２１４は、それぞれ異なるチャネル幅及びチャネル長の少なくとも一方を備え、ｎ＋１通りの異なる抵抗値を有する。ｎ＋１個のトランジスタ２１４のゲート電極は、それぞれ、信号線Ｕｐ※＜０＞〜Ｕｐ※＜ｎ＞（※は０〜６のいずれか）に接続されている。信号線Ｕｐ※＜０＞〜Ｕｐ※＜ｎ＞に入力されるｎ＋１ビットのデータは、プルアップ回路２１１の駆動時のインピーダンスが２４０Ω程度となる様に調整される。
プルダウン回路２１２は、データ送受信電極ＤＱ０〜ＤＱ７，ＤＱＳ，ＤＱＳｂに接続された抵抗素子２１５と、抵抗素子２１５及び電源電圧供給電極ＶＳＳの間に並列に接続されたｍ＋１（ｍは自然数）個のトランジスタ２１６と、を備える。トランジスタ２１６はＮＭＯＳトランジスタである。ｍ＋１個のトランジスタ２１６は、それぞれ異なるチャネル幅及びチャネル長の少なくとも一方を備え、ｍ＋１通りの異なる抵抗値を有する。ｍ＋１個のトランジスタ２１６のゲート電極は、それぞれ、信号線Ｄｎ※＜０＞〜Ｄｎ※＜ｍ＞（※は０〜６のいずれか）に接続されている。信号線Ｄｎ※＜０＞〜Ｄｎ※＜ｍ＞に入力されるｍ＋１ビットのデータは、プルダウン回路２１２の駆動時のインピーダンスが２４０Ω程度となる様に調整される。
ＯＣＤユニット制御回路２２０は、例えば、ｎ＋１個のＯＲ回路２２１と、ｍ＋１個のＡＮＤ回路２２２と、を備える。
ｎ＋１個のＯＲ回路２２１の一方の入力端子には、データ送受信電極ＤＱ０〜ＤＱ７から出力される“１”若しくは“０”の信号、又は、データ送受信電極ＤＱＳ，ＤＱＳｂから出力されるクロック信号が入力される。また、ｎ＋１個のＯＲ回路２２１の他方の入力端子には、プルアップ回路２１１に含まれるｎ＋１個のＰＭＯＳトランジスタに対応するｎ＋１ビットのデータＰＣＯＤＥ＜ｎ：０＞（第１パラメータ）のうちの対応するビットが入力される。
ｍ＋１個のＡＮＤ回路２２２の一方の入力端子には、データ送受信電極ＤＱ０〜ＤＱ７から出力される“１”若しくは“０”の信号、又は、データ送受信電極ＤＱＳ，ＤＱＳｂから出力されるクロック信号が入力される。また、ｍ＋１個のＡＮＤ回路２２２の他方の入力端子には、プルダウン回路２１２に含まれるｍ＋１個のＮＭＯＳトランジスタに対応するｍ＋１ビットのデータＮＣＯＤＥ＜ｍ：０＞（第２パラメータ）のうちの対応するビットが入力される。
［キャリブレーション回路１７］
図６及び図７は、キャリブレーション回路１７の構成を示す模式的な回路図である。
キャリブレーション回路１７は、上記プルアップ回路２１１及び上記プルダウン回路２１２の駆動時のインピーダンスが２４０Ω程度となる様に、データＰＣＯＤＥ＜ｎ：０＞及びデータＮＣＯＤＥ＜ｍ：０＞を調整する。
キャリブレーション回路１７は、図６に示す様に、キャリブレーション電極ＺＱｍに接続された第１レプリカユニット３１０と、第１レプリカユニット３１０に接続された第１レプリカユニット制御回路３２０と、キャリブレーション電極ＺＱｓに接続された第２レプリカユニット３３０と、第２レプリカユニット３３０に接続された第２レプリカユニット制御回路３４０と、参照電圧生成回路３５０と、データラッチ回路３６０と、キャリブレーション制御回路３７０と、を備える。
第１レプリカユニット３１０は、電源電圧供給電極ＶＤＤＱと、キャリブレーション電極ＺＱｍと、の間に接続されたプルアップ回路３１１を備える。
プルアップ回路３１１は、図７に示す様に、キャリブレーション電極ＺＱｍに接続された抵抗素子３１３と、抵抗素子３１３及び電源電圧供給電極ＶＤＤＱの間に並列に接続されたｎ＋１個のトランジスタ３１４と、を備える。トランジスタ３１４はＰＭＯＳトランジスタである。ｎ＋１個のトランジスタ３１４は、それぞれ異なるチャネル幅及びチャネル長の少なくとも一方を備え、ｎ＋１通りの異なる抵抗値を有する。ｎ＋１個のトランジスタ３１４のゲート電極は、それぞれ、ｎ＋１個の信号線に接続されている。これらｎ＋１個の信号線には、データＰＣＯＤＥ＜ｎ：０＞が入力される。
第１レプリカユニット制御回路３２０は、図６に示す様に、データＰＣＯＤＥ＜ｎ：０＞を出力するカウンタ３２１と、カウンタ３２１を制御するコンパレータ３２２と、コンパレータ３２２の入力端子に接続されたＥＳＤ対策回路３２３と、を備える。
カウンタ３２１は、クロック信号と同期してデータＰＣＯＤＥ＜ｎ：０＞を調整する。例えば、コンパレータ３２２の出力信号が“Ｌ”状態である場合にはｎ＋１ビットのデータＰＣＯＤＥ＜ｎ：０＞が示す値から１を減算する。また、カウンタ３２１は、コンパレータ３２２の出力信号が“Ｈ”状態である場合にはｎ＋１ビットのデータＰＣＯＤＥ＜ｎ：０＞が示す値に１を加算する。
コンパレータ３２２の反転入力端子は、ＥＳＤ対策回路３２３を介して参照電圧生成回路３５０に接続されている。コンパレータ３２２の非反転入力端子は、ＥＳＤ対策回路３２３を介してキャリブレーション電極ＺＱｍに接続されている。また、コンパレータ３２２は、キャリブレーション制御回路３７０によって制御される。
ＥＳＤ対策回路３２３は、静電気等に起因する急激な充放電からコンパレータ３２２を保護する。
第２レプリカユニット３３０は、電源電圧供給電極ＶＤＤＱと、キャリブレーション電極ＺＱｓと、の間に接続されたプルアップ回路３３１を備える。また、第２レプリカユニット３３０は、キャリブレーション電極ＺＱｓと、電源電圧供給電極ＶＳＳと、の間に接続されたプルダウン回路３３２を備える。
プルアップ回路３３１は、図７に示す様に、キャリブレーション電極ＺＱｓに接続された抵抗素子３３３と、抵抗素子３３３及び電源電圧供給電極ＶＤＤＱの間に並列に接続されたｎ＋１個のトランジスタ３３４と、を備える。トランジスタ３３４はＰＭＯＳトランジスタである。ｎ＋１個のトランジスタ３３４は、それぞれ異なるチャネル幅及びチャネル長の少なくとも一方を備え、ｎ＋１通りの異なる抵抗値を有する。ｎ＋１個のトランジスタ３３４のゲート電極は、それぞれ、ｎ＋１個の信号線に接続されている。これらｎ＋１個の信号線には、データＰＣＯＤＥ＜ｎ：０＞が入力される。
プルダウン回路３３２は、図７に示す様に、キャリブレーション電極ＺＱｍに接続された抵抗素子３３５と、抵抗素子３３５及び電源電圧供給電極ＶＳＳの間に並列に接続されたｍ＋１個のトランジスタ３３６と、を備える。トランジスタ３３６はＮＭＯＳトランジスタである。ｍ＋１個のトランジスタ３３６は、それぞれ異なるチャネル幅及びチャネル長の少なくとも一方を備え、ｍ＋１通りの異なる抵抗値を有する。ｍ＋１個のトランジスタ３３６のゲート電極は、それぞれ、ｍ＋１個の信号線に接続されている。これらｍ＋１個の信号線には、データＮＣＯＤＥ＜ｍ：０＞が入力される。
第２レプリカユニット制御回路３４０は、図６に示す様に、データＮＣＯＤＥ＜ｍ：０＞を出力するカウンタ３４１と、カウンタ３４１を制御するコンパレータ３４２と、コンパレータ３４２の入力端子に接続されたＥＳＤ対策回路３４３と、を備える。
カウンタ３４１は、クロック信号と同期してデータＮＣＯＤＥ＜ｍ：０＞を調整する。例えば、コンパレータ３４２の出力信号が“Ｌ”状態である場合にはｍ＋１ビットのデータＮＣＯＤＥ＜ｍ：０＞が示す値に１を加算する。また、カウンタ３４１は、コンパレータ３４２の出力信号が“Ｈ”状態である場合にはｎ＋１ビットのデータＮＣＯＤＥ＜ｍ：０＞が示す値から１を減算する。
コンパレータ３４２の反転入力端子は、ＥＳＤ対策回路３４３を介して参照電圧生成回路３５０に接続されている。コンパレータ３４２の非反転入力端子は、ＥＳＤ対策回路３４３を介してキャリブレーション電極ＺＱｓに接続されている。また、コンパレータ３４２は、キャリブレーション制御回路３７０によって制御される。
ＥＳＤ対策回路３４３は、静電気等に起因する急激な充放電からコンパレータ３４２を保護する。
参照電圧生成回路３５０は、例えば、分圧回路を備える。分圧回路は、電源電圧供給電極ＶＤＤＱ，ＶＳＳの間に直列に接続された２つの抵抗素子と、これら２つの抵抗素子の間に接続された出力端子と、を備える。２つの抵抗素子は同一の抵抗値を有し、出力端子の電圧は電源電圧供給電極ＶＤＤＱの電圧の半分の電圧となる。
データラッチ回路３６０は、第１レプリカユニット制御回路３２０から出力されたＰＣＯＤＥ＜ｎ：０＞と、第２レプリカユニット制御回路３４０から出力されたＮＣＯＤＥ＜ｍ：０＞と、を保持し、ＯＣＤ回路１５に出力する。
キャリブレーション制御回路３７０は、第１レプリカユニット制御回路３２０及び第２レプリカユニット制御回路３４０を制御する。例えば、第１レプリカユニット制御回路３２０を制御してＰＣＯＤＥ＜ｎ：０＞を調整し、その次に第２レプリカユニット制御回路３４０を制御してＮＣＯＤＥ＜ｍ：０＞を調整する。
［キャリブレーション動作］
次に、図８を参照して、本実施形態に係る半導体記憶装置のキャリブレーション動作について説明する。
本実施形態に係る半導体記憶装置のキャリブレーション動作では、例えば図８（ａ）に示す様に、メモリダイＭＤ０の第１レプリカユニット制御回路３２０を制御して、データＰＣＯＤＥ＜ｎ：０＞を調整する。ここで、メモリダイＭＤ０のキャリブレーション電極ＺＱｍはプルアップ回路３１１を介して電源電圧供給電極ＶＤＤＱに接続され、２４０Ω程度の抵抗値を有する直列抵抗３００を介して半導体記憶装置の外部の電源電圧供給電極ＶＳＳに接続されている。また、第１レプリカユニット制御回路３２０を制御すると、メモリダイＭＤ０のキャリブレーション電極ＺＱｍの電圧が参照電圧（１／２ＶＤＤＱ）程度となる様に、データＰＣＯＤＥ＜ｎ：０＞が調整される。これにより、データＰＣＯＤＥ＜ｎ：０＞は、プルアップ回路３１１の駆動時のインピーダンスが２４０Ω程度となる様に調整される。その後、メモリダイＭＤ０の第１レプリカユニット制御回路３２０は、調整後のデータＰＣＯＤＥ＜ｎ：０＞を出力する。
尚、メモリダイＭＤ０のデータＰＣＯＤＥ＜ｎ：０＞の調整が開始されるタイミングでは、メモリダイＭＤ０のキャリブレーション電極ＺＱｍの電圧の変動が開始される。また、このタイミングでは、メモリダイＭＤ０のキャリブレーション電極ＺＱｓ及びメモリダイＭＤ１のキャリブレーション電極ＺＱｍの電圧の変動も開始される場合がある。メモリダイＭＤ０のデータＰＣＯＤＥ＜ｎ：０＞の調整が終了するタイミングでは、メモリダイＭＤ０のキャリブレーション電極ＺＱｍの電圧の変動も終了する。
次に、例えば図８（ａ）に示す様に、メモリダイＭＤ０の第２レプリカユニット制御回路３４０を制御して、メモリダイＭＤ０のデータＮＣＯＤＥ＜ｍ：０＞を調整する。ここで、メモリダイＭＤ０のキャリブレーション電極ＺＱｓはプルアップ回路３３１を介して電源電圧供給電極ＶＤＤＱに接続され、プルダウン回路３３２を介して電源電圧供給電極ＶＳＳに接続されている。また、プルアップ回路３３１のインピーダンスは２４０Ω程度に調整されている。また、第２レプリカユニット制御回路３４０を制御すると、メモリダイＭＤ０のキャリブレーション電極ＺＱｓの電圧が参照電圧（１／２ＶＤＤＱ）程度となる様に、データＮＣＯＤＥ＜ｍ：０＞が調整される。これにより、データＮＣＯＤＥ＜ｍ：０＞は、プルダウン回路３３２の駆動時のインピーダンスが２４０Ω程度となる様に調整される。その後、メモリダイＭＤ０の第１レプリカユニット制御回路３２０は、第１レプリカユニット３１０をＯＦＦ状態とする。また、メモリダイＭＤ０の第２レプリカユニット制御回路３４０は、調整後のデータＮＣＯＤＥ＜ｍ：０＞を出力する。
尚、メモリダイＭＤ０のデータＮＣＯＤＥ＜ｍ：０＞の調整に際しては、メモリダイＭＤ０のキャリブレーション電極ＺＱｓの電圧だけでなく、メモリダイＭＤ１のキャリブレーション電極ＺＱｍの電圧も変動する。
次に、例えば図８（ｂ）に示す様に、メモリダイＭＤ１の第１レプリカユニット制御回路３２０を制御して、データＰＣＯＤＥ＜ｎ：０＞を調整する。ここで、メモリダイＭＤ１のキャリブレーション電極ＺＱｍはプルアップ回路３１１を介して電源電圧供給電極ＶＤＤＱに接続され、メモリダイＭＤ０のプルダウン回路３３２を介して電源電圧供給電極ＶＳＳに接続されている。また、メモリダイＭＤ０のプルダウン回路３３２のインピーダンスは２４０Ω程度に調整されている。また、第１レプリカユニット制御回路３２０を制御すると、メモリダイＭＤ１のキャリブレーション電極ＺＱｍの電圧が参照電圧（１／２ＶＤＤＱ）程度となる様に、データＰＣＯＤＥ＜ｎ：０＞が調整される。これにより、データＰＣＯＤＥ＜ｎ：０＞は、プルアップ回路３１１の駆動時のインピーダンスが２４０Ω程度となる様に調整される。その後、メモリダイＭＤ０の第２レプリカユニット制御回路３４０は、メモリダイＭＤ０の第２レプリカユニット３３０をＯＦＦ状態とする。また、メモリダイＭＤ１の第１レプリカユニット制御回路３２０は、調整後のデータＰＣＯＤＥ＜ｎ：０＞を出力する。
尚、メモリダイＭＤ１のデータＰＣＯＤＥ＜ｎ：０＞の調整に際しては、メモリダイＭＤ１のキャリブレーション電極ＺＱｍの電圧だけでなく、メモリダイＭＤ０のキャリブレーション電極ＺＱｓの電圧も変動する。また、メモリダイＭＤ１のデータＰＣＯＤＥ＜ｎ：０＞の調整が開始されるタイミングでは、メモリダイＭＤ１のキャリブレーション電極ＺＱｓ及びメモリダイＭＤ２のキャリブレーション電極ＺＱｍの電圧の変動も開始される場合がある。メモリダイＭＤ１のデータＰＣＯＤＥ＜ｎ：０＞の調整が終了するタイミングでは、メモリダイＭＤ１のキャリブレーション電極ＺＱｍ及びメモリダイＭＤ０のキャリブレーション電極ＺＱｓの電圧の変動も終了する。
次に、例えば図８（ｂ）に示す様に、メモリダイＭＤ１の第２レプリカユニット制御回路３４０を制御して、メモリダイＭＤ１のデータＮＣＯＤＥ＜ｍ：０＞を調整する。ここで、メモリダイＭＤ１のキャリブレーション電極ＺＱｓはプルアップ回路３３１を介して電源電圧供給電極ＶＤＤＱに接続され、プルダウン回路３３２を介して電源電圧供給電極ＶＳＳに接続されている。また、プルアップ回路３３１のインピーダンスは２４０Ω程度に調整されている。また、第２レプリカユニット制御回路３４０を制御すると、メモリダイＭＤ１のキャリブレーション電極ＺＱｓの電圧が参照電圧（１／２ＶＤＤＱ）程度となる様に、データＮＣＯＤＥ＜ｍ：０＞が調整される。これにより、データＮＣＯＤＥ＜ｍ：０＞は、プルダウン回路３３２の駆動時のインピーダンスが２４０Ω程度となる様に調整される。その後、メモリダイＭＤ１の第１レプリカユニット制御回路３２０は、第１レプリカユニット３１０をＯＦＦ状態とする。また、メモリダイＭＤ１の第２レプリカユニット制御回路３４０は、調整後のデータＮＣＯＤＥ＜ｍ：０＞を出力する。
尚、メモリダイＭＤ１のデータＮＣＯＤＥ＜ｍ：０＞の調整に際しては、メモリダイＭＤ１のキャリブレーション電極ＺＱｓの電圧だけでなく、メモリダイＭＤ２のキャリブレーション電極ＺＱｍの電圧も変動する。
以下同様に、メモリダイＭＤ２〜ＭＤ７についても、データＰＣＯＤＥ＜ｎ：０＞及びデータＮＣＯＤＥ＜ｍ：０＞を順次調整する。
［比較例］
図９は、比較例に係る半導体記憶装置の構成を示す模式的な平面図である。
比較例に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、比較例に係る半導体記憶装置においては、メモリダイＭＤ０〜ＭＤ７のキャリブレーション電極ＺＱｍが、全て実装基板ＭＳＢのキャリブレーション電極ＺＱ及び２４０Ω程度の抵抗値を有する直列抵抗３００を介して、半導体記憶装置の外部の電源電圧供給電極ＶＳＳに接続されている。また、比較例に係る半導体記憶装置においては、メモリダイＭＤ０〜ＭＤ７にキャリブレーション電極ＺＱｓが設けられていない。
比較例に係る半導体記憶装置のキャリブレーション動作は、基本的には第１実施形態に係る半導体記憶装置のキャリブレーション動作と同様に行われる。しかしながら、第１実施形態においては、メモリダイＭＤ１〜ＭＤ７のデータＰＣＯＤＥ＜ｎ：０＞の調整に際して、メモリダイＭＤ０〜ＭＤ６の第２レプリカユニット制御回路３４０からデータＮＣＯＤＥ＜ｍ：０＞を出力していた。一方、第２実施形態においては、メモリダイＭＤ１〜ＭＤ７のデータＰＣＯＤＥ＜ｎ：０＞の調整に際して、メモリダイＭＤ０〜ＭＤ６の第２レプリカユニット制御回路３４０は、第２レプリカユニット３３０をＯＦＦ状態とする。
［効果］
半導体記憶装置の高集積化に伴い、実装基板ＭＳＢに積層されるメモリダイＭＤの数が増大しつつある。これに伴い、ボンディングワイヤＢの配線長も長くなりつつあり、ボンディングワイヤＢの配線抵抗も大きくなりつつある。
ここで、例えば比較例に係る半導体記憶装置においてメモリダイＭＤ７のデータＰＣＯＤＥ＜ｎ：０＞を調整する場合には、メモリダイＭＤ７の第１レプリカユニット制御回路３２０（図６）を駆動する。これにより、キャリブレーション電極ＺＱｍの電圧が、参照電圧に近づく様に、データＰＣＯＤＥ＜ｎ：０＞が調整される。
ここで、比較例に係るメモリダイＭＤ７のキャリブレーション電極ＺＱｍは、ボンディングワイヤＢ及び抵抗値２４０Ω程度の直列抵抗３００を介して、半導体記憶装置の外部の電源電圧供給電極ＶＳＳに接続されている。また、ボンディングワイヤＢは、所定の配線抵抗を有する。従って、メモリダイＭＤ７のキャリブレーション電極ＺＱｍから半導体記憶装置の外部の電源電圧供給電極ＶＳＳまでのインピーダンスは、２４０Ωよりも大きい。
従って、比較例に係るメモリダイＭＤ７のキャリブレーション電極ＺＱｍの電圧が参照電圧と同程度となる様にデータＰＣＯＤＥ＜ｎ：０＞を調整すると、プルアップ回路３１１の駆動時のインピーダンスが２４０Ωよりも大きくなってしまう場合がある。この様な場合、実装基板ＭＳＢに積層された複数のメモリダイＭＤのうち、上方に位置するものほど高い出力インピーダンスを有することになってしまい、駆動力の低下を招いてしまう場合がある。
一方、第１実施形態に係る半導体記憶装置においてメモリダイＭＤ７のデータＰＣＯＤＥ＜ｎ：０＞を調整する場合には、メモリダイＭＤ６の第２レプリカユニット制御回路３４０からデータＮＣＯＤＥ＜ｍ：０＞を出力した状態で、メモリダイＭＤ７の第１レプリカユニット制御回路３２０（図６）を駆動する。これにより、キャリブレーション電極ＺＱｍの電圧が参照電圧に近づく様に、データＰＣＯＤＥ＜ｎ：０＞が調整される。
ここで、第１実施形態に係るメモリダイＭＤ７のキャリブレーション電極ＺＱｍは、ボンディングワイヤＢ、メモリダイＭＤ６の第２レプリカユニット３３０のプルダウン回路３３２、及び、メモリダイＭＤ６の電源電圧供給電極ＶＳＳを介して、半導体記憶装置の外部の電源電圧供給電極ＶＳＳに接続されている。ここで、ボンディングワイヤＢはメモリダイＭＤ７及びメモリダイＭＤ６のみに接続されており、配線抵抗は比較例よりも小さい。また、メモリダイＭＤ６の電源電圧供給電極ＶＳＳは複数のボンディングワイヤＢを介して半導体記憶装置の外部の電源電圧供給電極ＶＳＳに接続されているため、配線抵抗が小さい。従って、メモリダイＭＤ７のキャリブレーション電極ＺＱｍから半導体記憶装置の外部の電源電圧供給電極ＶＳＳまでのインピーダンスは、比較例よりも２４０Ωに近い。
従って、第１実施形態に係るメモリダイＭＤ７のキャリブレーション電極ＺＱｍの電圧が参照電圧と同程度となる様にデータＰＣＯＤＥ＜ｎ：０＞を調整すると、プルアップ回路３１１の駆動時のインピーダンスが２４０Ω程度に調整される。従って、上方に積層されたメモリダイＭＤの駆動力の低下を抑制して、好適に動作する半導体記憶装置を提供することが可能である。
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態と同様の部分には第１実施形態と同様の符号を付し、説明を省略する。
［全体構成］
図１０は、第２実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。図１１は、同半導体記憶装置の構成を示す模式的な斜視図である。
本実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成される。しかしながら、本実施形態に係る半導体記憶装置においては、各メモリダイＭＤ０〜ＭＤ７が、キャリブレーション電極ＺＱｍ，ＺＱｓではなく、キャリブレーション電極ＺＱｒ，ＺＱｌを備えている。図１０、図１１の例において、キャリブレーション電極ＺＱｒはキャリブレーション電極ＺＱｌの右側に設けられている。また、メモリダイＭＤ０のキャリブレーション電極ＺＱｒは実装基板ＭＳＢのキャリブレーション電極ＺＱに接続されている。また、メモリダイＭＤ１，ＭＤ３，ＭＤ５，ＭＤ７のキャリブレーション電極ＺＱｌは、それぞれ、メモリダイＭＤ０，ＭＤ２，ＭＤ４，ＭＤ６のキャリブレーション電極ＺＱｌに接続されている。また、メモリダイＭＤ２，ＭＤ４，ＭＤ６のキャリブレーション電極ＺＱｒは、それぞれ、メモリダイＭＤ１，ＭＤ３，ＭＤ５のキャリブレーション電極ＺＱｒに接続されている。また、メモリダイＭＤのキャリブレーション電極ＺＱｒ，ＺＱｌを接続するボンディングワイヤＢが、それぞれ、Ｚ方向から見てＹ方向に延伸する。
［キャリブレーション回路１７ｒ，１７ｌ］
図１２は、本実施形態に係るキャリブレーション回路１７ｒ，１７ｌの構成を示す模式的な回路図である。
本実施形態に係る半導体記憶装置は、キャリブレーション電極ＺＱｒに接続されたキャリブレーション回路１７ｒと、キャリブレーション電極ＺＱｌに接続されたキャリブレーション回路１７ｌと、を備える。
キャリブレーション回路１７ｒは、基本的には第１実施形態に係るキャリブレーション回路１７と同様に構成されている。しかしながら、キャリブレーション回路１７ｒにおいては、第１レプリカユニット３１０及び第１レプリカユニット制御回路３２０が、キャリブレーション電極ＺＱｒに接続されている。また、第２レプリカユニット３３０及び第２レプリカユニット制御回路３４０が、キャリブレーション電極ＺＱｌに接続されている。
キャリブレーション回路１７ｌは、基本的には第１実施形態に係るキャリブレーション回路１７と同様に構成されている。しかしながら、キャリブレーション回路１７ｌにおいては、第１レプリカユニット３１０及び第１レプリカユニット制御回路３２０が、キャリブレーション電極ＺＱｌに接続されている。また、第２レプリカユニット３３０及び第２レプリカユニット制御回路３４０が、キャリブレーション電極ＺＱｒに接続されている。
［キャリブレーション動作］
次に、図１３を参照して、本実施形態に係る半導体記憶装置のキャリブレーション動作について説明する。
本実施形態に係る半導体記憶装置のキャリブレーション動作は、基本的には第１実施形態に係る半導体記憶装置のキャリブレーション動作と同様に行われる。しかしながら、本実施形態に係る半導体記憶装置のキャリブレーション動作では、メモリダイＭＤ０，ＭＤ２，ＭＤ４，ＭＤ６のキャリブレーション回路１７ｒと、メモリダイＭＤ１，ＭＤ３，ＭＤ５，ＭＤ７のキャリブレーション回路１７ｌとが、第１実施形態に係る各メモリダイＭＤ０〜ＭＤ７のキャリブレーション回路１７として機能する。尚、メモリダイＭＤ０，ＭＤ２，ＭＤ４，ＭＤ６のキャリブレーション回路１７ｌと、メモリダイＭＤ１，ＭＤ３，ＭＤ５，ＭＤ７のキャリブレーション回路１７ｒとは、キャリブレーション動作に使用されない。
［効果］
図１等を参照して説明した様に、第１実施形態に係る半導体記憶装置では、メモリダイＭＤ０〜ＭＤ６のキャリブレーション電極ＺＱｓと、メモリダイＭＤ１〜ＭＤ７のキャリブレーション電極ＺＱｍと、に接続されたボンディングワイヤＢが、Ｚ方向から見て斜め方向に延伸していた。この様な構成を採用する場合、ボンディングワイヤＢの製造工程数の増大につながる恐れがある。
一方、図１０等を参照して説明した様に、第２実施形態に係る半導体記憶装置では、メモリダイＭＤ０〜ＭＤ６のキャリブレーション電極ＺＱｒに接続されたボンディングワイヤＢも、メモリダイＭＤ０〜ＭＤ７のキャリブレーション電極ＺＱｍに接続されたボンディングワイヤＢも、Ｚ方向から見てＹ方向に延伸している。この様な構成を採用する場合、ボンディングワイヤＢの製造工程数の増大を抑制出来る場合がある。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、上述の実施形態に係る半導体記憶装置は、実装基板ＭＳＢと、この実装基板ＭＳＢに積層された８枚のメモリダイＭＤ０〜ＭＤ７と、を備えていた。しかしながら、実装基板ＭＳＢに積層されるメモリダイＭＤの数は適宜調整可能である。同様に、各メモリダイＭＤ上に設けられる複数のパッド電極Ｐ、及び、これら複数のパッド電極Ｐに接続されるボンディングワイヤＢの数等も、適宜調整可能である。また、ＯＣＤ回路１５に含まれるＯＣＤユニット２１０の数等も、適宜調整可能である。
また、上述の実施形態では、実装基板ＭＳＢ上にメモリダイＭＤのみが積層されている例について説明した。しかしながら、実装基板ＭＳＢ上には、メモリダイＭＤ以外のダイが積層されていても良い。例えば、メモリダイＭＤの上方又は下方に、メモリダイＭＤを制御するコントローラのダイが積層されていても良い。この場合、コントローラのダイは、メモリダイＭＤと同様のキャリブレーション電極ＺＱｍ，ＺＱｓ又はＺＱｒ，ＺＱｌを備えていても良い。また、コントローラのダイは、メモリダイＭＤと同様のＯＣＤ回路１５及びキャリブレーション回路１７，１７ｒ，１７ｌを備えていても良い。
また、上述の実施形態では、各メモリダイＭＤにおいてデータＰＣＯＤＥ＜ｎ：０＞を調整し、次に、調整されたデータＰＣＯＤＥ＜ｎ：０＞を基準としてデータＮＣＯＤＥ＜ｍ：０＞を調整する構成について説明した。しかしながら、例えば、各メモリダイＭＤにおいてデータＮＣＯＤＥ＜ｍ：０＞を調整し、次に、調整されたデータＮＣＯＤＥ＜ｍ：０＞を基準としてデータＰＣＯＤＥ＜ｎ：０＞を調整する構成を採用することも可能である。この様な場合、例えば、図６の第１レプリカユニット３１０にプルアップ回路３１１ではなくプルダウン回路を設け、第１レプリカユニット制御回路３２０はデータＰＣＯＤＥ＜ｎ：０＞でなくデータＮＣＯＤＥ＜ｍ：０＞を調整する構成とし、第２レプリカユニット制御回路３４０はデータＮＣＯＤＥ＜ｍ：０＞でなくデータＰＣＯＤＥ＜ｎ：０＞を調整する構成とすることが考えられる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…メモリシステム、１１…メモリセルアレイ、１２…周辺回路、１３…入出力制御回路、１４…チップ制御回路、１５…ＯＣＤ回路、１６…データ受信回路、１７…キャリブレーション回路、２１０…ＯＣＤユニット、２１１…プルアップ回路、２１２…プルダウン回路、２２０…ＯＣＤユニット制御回路、３１０…第１レプリカユニット、３１１…プルアップ回路、３２０…第１レプリカユニット制御回路、３３０…第２レプリカユニット、３３１…プルアップ回路、３３２…プルダウン回路、３４０…第２レプリカユニット制御回路、Ｂ…ボンディングワイヤ、ＤＱ０〜ＤＱ７…データ送受信電極、ＭＤ…メモリダイ、ＭＳＢ…実装基板、ＮＣＯＤＥ…データ（第２パラメータ）、Ｐ…パッド電極、ＰＣＯＤＥ…データ（第１パラメータ）、ＺＱ…キャリブレーション電極。

Claims (6)

  1. 実装基板と、
    前記実装基板に搭載された第１及び第２のメモリダイと
    を備え、
    前記第１及び第２のメモリダイは、
    データの入出力に使用可能な複数の第１パッド電極と、
    前記複数の第１パッド電極に接続された複数の第１プルアップ回路と、
    前記複数の第１プルアップ回路に第１パラメータを出力する第１出力回路と、
    前記複数の第１パッド電極に接続された複数の第１プルダウン回路と、
    前記複数の第１プルダウン回路に第２パラメータを出力する第２出力回路と、
    第２パッド電極と、
    前記第２パッド電極に接続された第２プルアップ回路と、
    前記第２パッド電極に接続され、前記第２プルアップ回路に前記第１パラメータを出力する第３出力回路と、
    第３パッド電極と、
    前記第３パッド電極に接続された第２プルダウン回路と、
    前記第３パッド電極に接続され、前記第２プルダウン回路に前記第２パラメータを出力する第４出力回路と
    をそれぞれ備え、
    前記第２のメモリダイの前記第２パッド電極は前記第１のメモリダイの前記第３パッド電極に接続されている
    半導体記憶装置。
  2. 前記第３パッド電極に接続された第３プルアップ回路と、
    前記第３プルアップ回路に前記第１パラメータを出力する第５出力回路と
    を備える請求項１記載の半導体記憶装置。
  3. 前記第３出力回路は、
    前記第２パッド電極の電圧と第１参照電圧との大小関係を示す信号を出力する第１比較回路と、
    前記第１比較回路の出力信号に応じて前記第１パラメータを調整する第１演算回路と
    を備え、
    前記第４出力回路は、
    前記第３パッド電極の電圧と第２参照電圧との大小関係を示す信号を出力する第２比較回路と、
    前記第２比較回路の出力信号に応じて前記第２パラメータを調整する第２演算回路と
    を備える
    請求項１又は２記載の半導体記憶装置。
  4. 前記第１パラメータ及び前記第２パラメータの調整に際して、
    第１のタイミングから、前記第１のタイミングより後の第２のタイミングにかけて、前記第１のメモリダイの前記第２パッド電極の電圧が変動し、
    前記第１のタイミング又は前記第１のタイミングより後の第３のタイミングから、前記第２のタイミング及び前記第３のタイミングより後の第４のタイミングにかけて、前記第１のメモリダイの前記第３パッド電極及び前記第２のメモリダイの前記第２パッド電極の電圧が変動し、
    前記第２のタイミング及び前記第３のタイミングより後の第５のタイミングから、前記第４のタイミング及び前記第５のタイミングより後の第６のタイミングにかけて、前記第２のメモリダイの前記第３パッド電極の電圧が変動する
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記第１のメモリダイの前記複数の第１パッド電極と、前記第２のメモリダイの前記複数の第１パッド電極と、を接続する複数の第１配線と、
    前記第１のメモリダイの前記第３パッド電極と、前記第２のメモリダイの前記第２パッド電極と、を接続する第２配線と
    を備え、
    前記第１及び第２のメモリダイの積層方向から見て、
    前記複数の第１配線はそれぞれ第１方向に延伸し、
    前記第２配線は前記第１方向と交差する第２方向に延伸する
    請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記第１のメモリダイの前記複数の第１パッド電極と、前記第２のメモリダイの前記複数の第１パッド電極と、を接続する複数の第１配線と、
    前記第１のメモリダイの前記第３パッド電極と、前記第２のメモリダイの前記第２パッド電極と、を接続する第２配線と
    を備え、
    前記第１及び第２のメモリダイの積層方向から見て、
    前記複数の第１配線はそれぞれ第１方向に延伸し、
    前記第２配線は前記第１方向に延伸する
    請求項１〜４のいずれか１項記載の半導体記憶装置。
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