KR20000002393A - 임피던스 조정회로를 구비한 반도체 장치 - Google Patents

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Abstract

본 발명은 임피던스 조정회로를 구비한 반도체 장치를 공개한다. 그 장치는 복수개의 신호선들로 구성되는 버스와 연결되어 사용되는 반도체 장치에 있어서, 신호선들의 임피던스에 대응하는 저항과 연결된 제1 패드, 신호들에 각각 연결되는 제2의 복수개의 패드들, 제1코드 신호에 응답하여 제1 패드로 가변 가능한 양의 전류를 공급하는 전류원, 제1패드상의 전압과 비교 기준전압을 비교하여 두 전압들이 서로 상이할 때 제1제어신호를 발생하는 제1비교기, 제1제어신호에 응답하여 제1코드 신호를 발생하는 제1코드 신호 발생부, 제1코드 신호 및 제2코드 신호에 응답하여 기준전압을 발생하기 위한 기준전압 발생부, 기준전압과 비교 기준전압을 비교하여 두 전압들이 서로 상이할 때 제2제어신호를 발생하기 위한 제2비교기, 제2제어신호에 응답하여 제2코드 신호를 발생하는 제2코드 신호 발생부, 및 제1코드 신호 및 제2코드 신호에 응답하여 복수개의 제2패드들과 각각 연결된 신호선들 상에 출력 데이터 신호들을 각각 출력하는 복수개의 데이터 구동기들로 구성되어 있다. 또한, 데이터 구동기의 풀업 트랜지스터와 풀다운 트랜지스터를 제어하는 제어신호를 각각 발생함으로써 공정 변화에 둔감하게 된다.

Description

임피던스 조정회로를 구비한 반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 버스의 신호선들 각각의 임피던스와 데이터 구동기의 임피던스를 자동적으로 내부적으로 조절하는 임피던스 조정회로를 구비한 반도체 장치에 관한 것이다.
종래의 임피던스 조정회로를 구비한 반도체 장치는 국내 특허 번호 제97-81003호에 개시되어 있다.
도1은 종래의 임피던스 조정회로를 구비한 반도체 장치의 구성을 나타내는 블록도로서, 데이터 구동기(101), 및 임피던스 조정회로(impedance adjusting circuit)(102)를 포함하는 반도체 장치(100)로 구성되어 있다. 데이터 구동기(101)는 입출력 패드(103)에 연결되어 있고, 임피던스 조정회로(102)는 ZQ패드(104)에 연결되어 있다. ZQ패드(104)에는 별도의 저항(RZQ)이 연결되어 있다. 별도의 저항(RZQ)은 버스의 신호선들 각각의 임피던스에 대응하는 저항값을 갖는다.
데이터 구동기(101)는 입출력 패드(103)를 통해서 연결되는 버스의 신호선(105)을, 도면에는 도시되지 않았지만, 메모리 셀 어레이의 선택된 셀로부터 리드되는 데이터(DOU/DOD)로 구동한다. 이때, 데이터 구동기(101)의 임피던스가 버스의 신호선(105)의 임피던스와 정합되지 않은 경우, 데이터 구동시 반사로 인한 에러가 유발될 수 있다. 데이터 구동기(101)의 임피던스는 사용자에 의해서 측정 조건(예컨대, 데이터 구동기에 공급되는 전원의 1/2에 해당하는 레벨)하에서 측정된다. 데이터 구동기(101)를 구성하는 MOS트랜지스터들의 온-저항값은 VDDQ/2에서 결정된다. 전압(VDDQ)은 데이터 구동기(101)에 제공되는 전원으로 출력 전원전압을 나타낸다.
도4는 도3에 나타낸 데이터 구동기의 회로도로서, 입출력 패드(103)에 상호 병렬 연결된 3개의 구동기들(101a, 101b, 101c)을 포함한다. 구동기들(101a, 101b, 101c) 각각은 2개의 NAND게이들(2, 8), 2개의 인버터들(4, 10), 및 2개의 NMOS트랜지스터들(6, 12)로 구성되어 있다.
인버터들(4, 10)은 대응하는 NAND게이트들(2, 8)의 출력단자들에 각각 연결되어 있다. NAND게이트들은 두 개의 입력단자들을 가지며, 하나의 입력단자들은 라인(110a)에 공통으로 연결되어 있다. NAND게이트들의 다른 입력단자들은 신호들(DOU, DOD)을 각각 제공받는다. 신호들(DOU, DOD)은 앞서 설명된 바와 같이, 메모리 셀 어레이의 선택된 셀에서 감지 증폭된 데이터로서, 최종단의 감지 증폭회로(미도시된)로부터 제공된다. 신호들(DOU, DOD)은 상보적인 신호들이다. NMOS트랜지스터들(6, 12)의 전류 통로들은 전원(VDDQ)과 접지(VSSQ)사이에 직렬로 순차적으로 연결되고, 트랜지스터들(6, 12)의 게이트들은 대응하는 인버터들(4, 10)에 각각 연결되어 있다. 그리고, 트랜지스터들(6, 12)의 전류 통로들의 일단들은 입출력 패드(103)에 공통으로 연결되어 있다.
구동기들(101a, 101b, 101c)은 상기 라인들(110a, 110b, 110c)의 전압 레벨 조합에 따라 선택되고, 그에 따라 데이터 구동기(101)의 임피던스가 결정된다. 예를 들면, 라인들(110a, 110b, 110c)의 전압 레벨 조합이 "100"이면, 구동기(101a)만이 선택되어 데이터 구동기(101)의 임피던스가 단지 선택된 구동기(101a)에 의해서 결정된다.
종래의 임피던스 조정회로를 구비한 반도체 장치에 대한 상세한 설명은 국내 특허 번호 제97-81003호에 개시된 설명을 참고로 하기 바란다.
그런데, 반도체 장치의 출력 전원전압(VDDQ)의 레벨이 3.3V에서 2.5V로 낮아지게 되고, 향후에는 2.5V에서 1.8V로 낮아지게 되는데, 도2에 나타낸 데이터 구동기의 풀업 트랜지스터들이 NMOS트랜지스터로 구성되어 있음으로 인해서 문제가 발생하게 된다. 즉, NMOS트랜지스터들은 구조상 게이트와 소스간의 전압 강하(NMOS트랜지스터들의 문턱전압이 약 0.5V정도)로 전원전압 동작 마아진(margin)이 나빠지게 된다. NMOS트랜지스터의 경우에 NMOS트랜지스터의 게이트와 소스간의 전압이 전원전압에서 문턱전압을 뺀값이 되고, 전원전압이 낮아질수록 문턱전압의 변화에 민감하게 되기 때문이다.
따라서, 풀업 트랜지스터를 PMOS트랜지스터로 바꾸어야 하는데 이를 PMOS트랜지스터로 변경할 경우 도1에 나타낸 임피던스 조정회로도 변경되어야 한다.
본 발명의 목적은 출력 전원전압의 레벨이 낮아지더라도 데이터 구동기의 임피던스와 버스의 신호선의 임피던스를 정확하게 일치시킬 수 있는 임피던스 조정회로를 구비한 반도체 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 임피던스 조정회로를 구비한 반도체 장치는 복수개의 신호선들로 구성되는 버스와 연결되어 사용되는 반도체 장치에 있어서, 상기 신호선들의 임피던스에 대응하는 저항과 연결된 제1 패드, 상기 신호들들에 각각 연결되는 제2의 복수개의 패드들, 제1코드 신호에 응답하여 상기 제1 패드로 가변 가능한 양의 전류를 공급하는 전류원, 상기 제1패드상의 전압과 비교 기준전압을 비교하여 상기 두 전압들이 서로 상이할 때 제1제어신호를 발생하는 제1비교수단, 상기 제1제어신호에 응답하여 상기 제1코드 신호를 발생하는 제1코드 신호 발생수단, 상기 제1코드 신호 및 제2코드 신호에 응답하여 기준전압을 발생하기 위한 기준전압 발생수단, 상기 기준전압과 상기 비교 기준전압을 비교하여 상기 두 전압들이 서로 상이할 때 제2제어신호를 발생하기 위한 제2비교수단, 상기 제2제어신호에 응답하여 상기 제2코드 신호를 발생하는 제2코드 신호 발생수단, 및 상기 제1코드 신호 및 제2코드 신호에 응답하여 상기 복수개의 제2패드들과 각각 연결된 상기 신호선들 상에 출력 데이터 신호들을 각각 출력하는 복수개의 데이터 구동수단들을 구비한 것을 특징으로 한다.
도1은 종래의 반도체 장치의 임피던스 조정회로의 실시예의 구성을 나타내는 것이다.
도2는 도1에 나타낸 데이터 구동기의 실시예의 회로도이다.
도3은 본 발명의 반도체 장치의 임피던스 조정회로의 실시예의 구성을 나타내는 것이다.
도4는 도3에 나타낸 데이터 구동기의 실시예의 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 임피던스 조정회로를 구비한 반도체 장치를 설명하면 다음과 같다.
도3은 본 발명의 반도체 장치의 임피던스 조정회로의 구성을 나타내는 것으로, 복수개의 데이터 구동기들(201), 임피던스 조정회로(202), 복수개의 입출력 패드들(203), ZQ패드(204)로 구성된 반도체 장치(200), 버스의 신호선(205), 및 저항(RZQ)로 구성되어 있다.
도3으로 부터 알 수 있듯이, 복수개의 데이터 구동기들(201)은 복수개의 입출력 패드들(203)에 각각 연결되어 있다. 그리고, 임피던스 조정회로(202) 및 ZQ패드(204)는 하나씩만 존재하여 복수개의 데이터 구동기들(201)의 임피던스를 조정하게 된다.
임피던스 조정회로(202)는 기준전압 발생기(206), 전류원(209), 비교기들(211, 213), 코드 발생기들(212, 214), 및 코드 발생 신호라인들(210a, 210b, 210c, 220a, 220b, 220c)로 구성되어 있다.
임피던스 조정회로(202)는 ZQ패드(204)에 연결되어 있다. 임피던스 조정회로(202)는 패드(204)에 연결된 저항(RZQ)의 값이 변경됨에 따라서 코드 발생 신호라인들(210a)-(210c), (220a)-(220c)상의 전압 레벨이 다르게 설정된다. 아울러, 데이터 구동기(201)의 임피던스 역시 재조정된다.
전류원(209)은 출력 전원전압(VDDQ)과 ZQ패드(204)사이에 병렬 연결된 크기가 다른 3개의 PMOS트랜지스터들(42, 43, 44)로 구성되어 있다. PMOS트랜지스터들(42, 43, 44)의 각각의 게이트는 라인들(210c)-(210a)상의 전압 레벨에 응답하여 제어되고, 각각의 트랜지스터들의 폭은 4X, 2X, 1X의 크기를 가진다. X는 배수(times)를 의미한다.
기준전압 발생기(206)는 전원전압(VDDQ)과 기준전압 발생단자(Vref)사이에 병렬 연결된 3개의 PMOS트랜지스터들(33, 34, 35)로 구성된 제1의 트랜지스터 어레이(207)와, 기준전압 발생단자(Vref)와 접지전압(VSSQ)사이에 병렬로 연결된 3개의 NMOS트랜지스터들(36, 37, 38)로 구성된 제2의 트랜지스터 어레이(208)로 구성되어 있다. PMOS트랜지스터들(33, 34, 35)의 각각의 게이트는 라인들(210a)-(210c)상의 전압 레벨에 응답하여 각각 제어되고, 각각의 트랜지스터들의 폭은 1X, 2X, 4X이고, NMOS트랜지스터들(36, 37, 38)의 각각의 게이트는 라인들(220c)-(220a)상의 전압 레벨에 응답하여 각각 제어되고, 각각의 트랜지스터들의 폭은 1Y, 2Y, 4Y이다. X, 및 Y는 각각 배수(times)를 의미한다. PMOS트랜지스터들의 배수(X)는 NMOS트랜지스터들의 배수(Y)와 다를 수 있으므로 다르게 표기한 것이다.
만일, 배수(X)가 배수(Y)와 동일하다면, PMOS트랜지스터들(33, 34, 35)과 NMOS트랜지스터들(36, 37, 38)의 폭이 동일하기 때문에 만일 라인들(210a, 210b, 210c)과 라인들(220c, 220b, 220a)의 전압 레벨이 서로 동일하다면 출력 기준전압(Vref)은 VDDQ/2레벨이 된다.
그리고, 도3에서는 전류원(209), 제1의 트랜지스터 어레이(207), 및 제2의 트랜지스터 어레이(208)를 구성하는 트랜지스터들의 수를 3개씩 병렬 연결하여 구성한 것을 나타내었으나, 이들 트랜지스터들의 수를 증가하여 구성할 수도 있다.
비교기(211)는 전류원(209)의 출력전압(VZQ)과 전압(VDDQ/2)의 레벨이 동일한지 상이한지를 비교한다. 비교기(213)는 기준전압 발생기(206)의 출력 기준전압(Vref)과 전압(VDDQ/2)의 레벨이 동일한지 상이한지를 비교한다. 그래서, 비교기들(211, 213)은 만일 입력되는 전압이 전압(VDDQ/2)보다 낮을 경우에는 하강 제어신호(D CTL)을 발생하고, 높을 경우에는 상승 제어신호(U CTL)를 발생한다.
코드 발생기(212)는 전압(VZQ)의 레벨이 전압(VDDQ/2)보다 높다면 상승 제어신호(U CTL)에 응답하여 상승 계수를 하고, 전압(VZQ)의 레벨이 전압(VDDQ/2)보다 낮다면 하강 제어신호(D CTL)에 응답하여 하강 계수를 하여 신호 라인들(210a)-(210c)로 제어신호를 출력한다. 코드 발생기(214)는 전압(Vref)의 레벨이 전압(VDDQ/2)보다 높다면 상승 제어신호(U CTL)에 응답하여 상승 계수를 하고, 전압(Vref)의 레벨이 전압(VDDQ/2)보다 낮다면 하강 제어신호(D CTL)에 응답하여 하강 계수를 하여 신호 라인들(220c)-(220a)로 제어신호를 출력한다.
만일 비교기들(211, 213)이 비교 결과가 동일함을 나타내는 신호를 출력하는 경우에는 코드 발생기들(212, 214)의 출력은 고정된다. 이때, 코드 발생기들(212, 214)의 출력신호들에 의해서 데이터 구동기(201)의 임피던스가 대응하는 버스의 신호선 임피던스와 동일하게 된다.
도4는 도3에 나타낸 데이터 구동기의 실시예의 회로도로서, 3개의 병렬 연결된 구동기들(201a, 201b, 201c)로 구성되어 있다.
각각의 구동기들은 인버터들(50, 53), NAND게이트들(51, 52), PMOS트랜지스터(54), 및 NMOS트랜지스터(55)로 구성되어 있다. 인버터들(50)은 신호 라인들(210c)-(210a)로 부터의 신호를 각각 반전한다. NAND게이트들(51)은 데이터 출력신호(DOU)와 인버터들(50)의 출력신호들을 각각 비논리곱한다. NAND게이트들(52) 및 인버터들(53)는 반전 데이터 출력신호(DOD)와 신호 라인들(220c)-(220a)로 부터의 신호를 각각 비논리곱한다. PMOS트랜지스터들(54)은 NAND게이들(51)의 출력신호에 각각 응답하여 입출력 패드(203)로 출력되는 신호를 풀업한다. NMOS트랜지스터들(55)은 인버터들(53)의 출력신호에 각각 응답하여 입출력 패드(203)로 출력되는 신호를 풀다운한다.
즉, 신호 라인들(210c)-(210a)로 전송되는 신호는 구동기들(201c, 201b, 201a)의 PMOS트랜지스터들(54)의 게이트로 인가되는 신호(DOU)의 입력을 제어한다. 예를 들어 설명하면, 신호 라인들(210c)-(210a)로 전송되는 신호가 "100"이면 인버터들(50)의 출력신호가 "11"이 된다. 그래서, 구동기들(201b, 201a)의 PMOS트랜지스터들(54)의 게이트로만 신호(DOU)가 출력되고, 구동기(201c)의 PMOS트랜지스터(54)는 오프된다. 그리고, 신호 라인들(220c)-(220a)로 전송되는 신호는 구동기들(201c, 201b, 201a)의 NMOS트랜지스터들(55)의 게이트로 인가되는 신호(DOD)의 입력을 제어한다. 예를 들어 설명하면, 신호 라인들(220c)-(220a)로 전송되는 신호가 "110"이면 구동기(201c, 201b)의 NMOS트랜지스터들(55)의 게이트로만 신호(DOD)가 출력된다. 그리고, 구동기(201c)의 NMOS트랜지스터(55)는 오프된다. 이와같은 방법으로 데이터 구동기(201)의 임피던스가 결정된다.
상술한 설명을 참고로 하여 본 발명의 임피던스 조정회로를 구비한 반도체 장치의 전체적인 동작을 설명하면 다음과 같다.
버스의 신호선 임피던스에 대응하는 저항(RZQ)의 값이 변화하면 ZQ패드(204)에 유기되는 전압(VZQ)이 역시 변화한다. 이때, 변화된 전압(VZQ)이 전압(VDDQ/2)에 비해 낮으면, 비교기(211)는 하강 계수 제어신호(D CTL)를 발생한다. 코드 발생기(212)는 제어신호에 응답하여 하강 계수를 수행하고, 그 값을 신호 라인들(210c)-(210a)로 출력한다. 이 값들은 전류원(209)을 구성하는 PMOS트랜지스터들의 채널을 넓혀 임피던스를 작게 하고, 기준전압 발생부(206)를 구성하는 제1 트랜지스터 어레이(207)로 출력되어 PMOS트랜지스터들의 채널을 넓혀 임피던스를 작게 한다. 그래서, 전압(VZQ) 및 기준전압(Vref)을 증가한다. 또한, 이 값들은 데이터 구동기(201)를 구성하는 PMOS트랜지스터들(54)의 채널을 넓혀 임피던스를 작게 한다.
그리고, 변화된 전압(VZQ)이 전압(VDDQ/2)에 비해 높으면, 비교기(211)는 상승 계수 제어신호(U CTL)를 발생한다. 코드 발생기(212)는 제어신호에 응답하여 상승 계수를 수행하고, 그 값을 신호 라인들(210c)-(210a)로 출력한다. 이 값들은 전류원(209)을 구성하는 PMOS트랜지스터들의 채널을 좁혀 임피던스를 크게 하고, 또한, 기준전압 발생부(206)를 구성하는 제1 트랜지스터 어레이(207)로 출력되어 PMOS트랜지스터들의 채널을 좁혀 임피던스를 크게 한다. 그래서, 전압(VZQ) 및 기준전압(Vref)이 감소하게 된다. 또한, 데이터 구동기를 구성하는 PMOS트랜지스터들의 채널을 좁혀 임피던스를 크게 한다.
그리고, 비교기(213)는 기준전압(Vref)과 전압(VDDQ/2)을 비교하여 기준전압(Vref)이 전압(VDDQ/2)보다 낮으면, 하강 계수 제어신호(D CTL)를 발생한다. 코드 발생기(214)는 하강 계수를 수행하고, 그 값을 신호 라인들(220a)-(220c)로 출력한다. 이 값들은 NMOS트랜지스터들(36, 37, 38)의 채널을 좁혀 임피던스를 크게한다. 그래서, 기준전압(Vref)을 증가하게 된다. 또한, 이 값들은 데이터 구동기를 구성하는 NMOS트랜지스터들의 임피던스를 크게한다.
반대로, 기준전압(Vref)이 전압(VDDQ/2)보다 높으면, 상승 계수 제어신호(U CTL)를 발생한다. 코드 발생기(214)는 상승 계수를 수행하고, 그 값을 신호 라인들(220a)-(220c)로 출력한다. 이 값들은 NMOS트랜지스터들(36, 37, 38)의 채널을 넓혀 임피던스를 작게한다. 그래서, 기준전압(Vref)을 감소하게 된다. 또한, 이 값들은 데이터 구동기를 구성하는 NMOS트랜지스터들의 임피던스를 작게한다.
상술한 바와 같은 동작을 반복함에 의해서 ZQ패드(204)의 전압(VZQ)이 데이터 구동기(201)의 임피던스 측정 전압과 동일한 레벨로 변화된다.
반대로, 버스의 신호선 임피던스에 대응하는 저항(RZQ)의 값을 변화함에 의해서 ZQ패드(204)에 유기되는 전압(VZQ)이 사용자의 임피던스 측정 레벨에 비해서 높아진다면 이 경우에 변화된 전압(VZQ)은 상술한 동작을 통해서 데이터 구동기의 임피던스 측정 전압으로 변화된다.
본 발명의 임피던스 조정회로는 종래의 임피던스 조정회로와는 달리 PMOS트랜지스터와 NMOS트랜지스터를 하나의 제어신호를 이용하여 동시에 제어하도록 구성한 것이 아니라, PMOS트랜지스터와 NMOS트랜지스터를 서로 다른 제어신호를 이용하여 제어하도록 구성한 것이다.
따라서, 이와같이 구성함으로써 저전원전압으로 동작하는 반도체 장치에서 NMOS트랜지스터의 문턱전압이나 PMOS트랜지스터의 문턱전압만 변화할 때에 대처하기 힘든 문제점을 해결할 수 있다.
그리고, 상술한 실시예에서는 하나의 ZQ패드(204)와 하나의 임피던스 조정회로(202)를 사용하여 복수개의 입출력 패드들(203)에 연결된 복수개의 데이터 구동기들(201)의 임피던스를 버스의 신호선의 임피던스와 일치시키는 회로를 나타내었지만, ZQ패드 및 임피던스 조정회로의 수를 증가하여 구성할 수도 있다.
본 발명에 따른 회로의 구성 및 동작을 상술한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
본 발명의 반도체 장치의 임피던스 조정회로는 데이터 구동기의 풀업 트랜지스터로 PMOS트랜지스터를 사용하여 저전원전압으로 동작하는 반도체 장치의 데이터 구동기의 임피던스와 버스의 신호선 임피던스의 오차를 최소화할 수 있다.
또한, 데이터 구동기의 풀업 트랜지스터와 풀다운 트랜지스터를 제어하는 제어신호를 각각 발생함으로써 공정 변화에 둔감하게 된다.

Claims (8)

  1. 복수개의 신호선들로 구성되는 버스와 연결되어 사용되는 반도체 장치에 있어서,
    상기 신호선들의 임피던스에 대응하는 저항과 연결된 제1 패드;
    상기 신호들들에 각각 연결되는 제2의 복수개의 패드들;
    제1코드 신호에 응답하여 상기 제1 패드로 가변 가능한 양의 전류를 공급하는 전류원;
    상기 제1패드상의 전압과 비교 기준전압을 비교하여 상기 두 전압들이 서로 상이할 때 제1제어신호를 발생하는 제1비교수단;
    상기 제1제어신호에 응답하여 상기 제1코드 신호를 발생하는 제1코드 신호 발생수단;
    상기 제1코드 신호 및 제2코드 신호에 응답하여 기준전압을 가변하기 위한 기준전압 발생수단;
    상기 기준전압과 상기 비교 기준전압을 비교하여 상기 두 전압들이 서로 상이할 때 제2제어신호를 발생하기 위한 제2비교수단;
    상기 제2제어신호에 응답하여 상기 제2코드 신호를 발생하는 제2코드 신호 발생수단; 및
    상기 제1코드 신호 및 제2코드 신호에 응답하여 상기 복수개의 제2패드들과 각각 연결된 상기 신호선들 상에 출력 데이터 신호들을 각각 출력하는 복수개의 데이터 구동수단들을 구비한 것을 특징으로 하는 임피던스 조정회로를 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 제1코드 신호 발생수단은
    업/다운 카운터로 구성된 것을 특징으로 하는 임피던스 조정회로를 구비한 반도체 장치
  3. 제1항에 있어서, 상기 제2코드 신호 발생수단은
    업/다운 카운터로 구성된 것을 특징으로 하는 임피던스 조정회로를 구비한 반도체 장치.
  4. 제1항에 있어서, 상기 기준전압 발생수단은
    전원전압이 인가되는 제1전원 단자;
    접지전압이 인가되는 제2전원 단자;
    상기 기준전압을 출력하기 위한 출력단자;
    상기 제1전원 단자와 출력단자사이에 병렬로 연결되고 상기 제1코드 신호에 의해서 각각 제어되는 제1트랜지스터들을 구비한 제1트랜지스터 어레이; 및
    상기 출력단자와 상기 제2전원 단자사이에 병렬로 연결되고 상기 제2코드 신호에 의해서 각각 제어되는 제2트랜지스터들을 구비한 제2트랜지스터 어레이를 구비한 것을 특징으로 하는 임피던스 조정회로를 구비한 반도체 장치.
  5. 제1항에 있어서, 상기 복수개의 데이터 구동수단들 각각은
    상기 제1전원 단자와 상기 제2패드사이에 각각 연결되고 상기 제1코드 신호에 각각 응답하여 데이터 출력신호를 상기 제2패드로 출력하기 위한 제1트랜지스터들로 구성된 제3트랜지스터 어레이; 및
    상기 제2패드와 상기 제2전원 단자사이에 각각 연결되고 상기 제2코드 신호에 각각 응답하여 반전 데이터 출력신호를 상기 제2패드로 출력하기 위한 제2트랜지스터들로 구성된 제4트랜지스터 어레이를 구비한 것을 특징으로 하는 임피던스 조정회로를 구비한 반도체 장치.
  6. 제4항 또는 제5항에 있어서, 상기 제1트랜지스터들은
    각각의 폭들이 서로 상이한 NMOS트랜지스터들로 구성된 것을 특징으로 하는 임피던스 조정회로를 구비한 반도체 장치.
  7. 제4항 또는 제5항에 있어서, 상기 제2트랜지스터들은
    각각의 폭들이 서로 상이한 PMOS트랜지스터들로 구성된 것을 특징으로 하는 임피던스 조정회로를 구비한 반도체 장치.
  8. 제1항 또는 제4항에 있어서, 상기 전류원은
    상기 제1전원 단자와 상기 제1패드 사이에 병렬로 연결되고 상기 제1코드 신호에 의해서 각각 제어되고 폭들이 서로 상이한 PMOS트랜지스터들로 구성된 것을 특징으로 하는 임피던스 조정회로를 구비한 반도체 장치.
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