CN108074594A - 存储设备、包括其的存储系统及其压摆率校准方法 - Google Patents

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Abstract

存储设备包括主驱动器和预驱动器。主驱动器基于多个驱动信号向主机提供输出信号。预驱动器向主驱动器提供多个驱动信号，以便基于主驱动器的输出电阻值和主机的片内端接电路的电阻值校准输出信号的压摆率。预驱动器被配置为响应于输入信号而不管控制信号来生成多个驱动信号的第一驱动信号，并且响应于输入信号和控制信号生成多个驱动信号的第二驱动信号。

Description

存储设备、包括其的存储系统及其压摆率校准方法
相关申请的交叉引用
本申请要求于2016年11月7日提交到韩国知识产权局的第10-2016-0147678号韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
示例性实施例涉及半导体存储设备，更具体地，涉及存储设备、包括其的存储系统及其压摆率(slew rate)校准方法。
背景技术
根据移动趋势，半导体存储设备期望高集成度、高性能和低功率。由于高性能存储设备以非常高的速度工作，因此期望更高的信号质量和稳定性。使用端接电阻器(termination resistor)是高信号质量和稳定性的方法之一。
端接电阻器是用于存储系统的内部和外部之间的阻抗匹配的元件，以减少数据信号的反射并防止数据信号质量的降低。包括端接电阻器的端接电路可以主要用于以高速运行的动态随机存取存储器(DRAM)。近年来，已经使用用于将端接电阻器定位到DRAM内部的片内端接(on-die termination)技术来防止DRAM之间的信号干扰。
期望存储设备支持用于满足在与主机通信时的各种标准或接口的各种信令方案。标准或接口可以定义存储设备的片内端接方案和输出电阻值。这样，存储设备可以被设计为提供各种输出电阻值。通过上述描述，存储设备驱动各种片内端接方案并保持输出数据的质量，同时提供系统需要的输出电阻值。
发明内容
示例性实施例提供了一种通过校准压摆率来提高输出信号的质量的存储设备、包括其的存储系统及其压摆率校准方法。
根据实施例的一个方面，存储设备包括主驱动器和预驱动器。主驱动器基于多个驱动信号向主机提供输出信号。预驱动器向主驱动器提供多个驱动信号，以便基于主驱动器的输出电阻值和主机的片内端接电路的电阻值来校准输出信号的压摆率。预驱动器被配置为响应于输入信号而不管控制信号来生成多个驱动信号的第一驱动信号，并且响应于输入信号和控制信号生成多个驱动信号的第二驱动信号。
根据实施例的另一方面，一种存储设备的压摆率校准方法包括：通过基于主驱动器的输出电阻值和包括在主机中的片内端接电路的电阻值来校准输出信号的压摆率，在主机处测量包括在存储设备中的主驱动器的输出信号的公共电压电平；以及将基于测量结果生成的输出信号的压摆率组合的信息存储在存储设备中包括的模式寄存器中。
根据实施例的另一方面，一种存储系统包括存储设备和存储器控制器。存储设备包括主驱动器，并且基于压摆率组合的信息来校准由主驱动器生成的输出信号的压摆率。存储器控制器基于主驱动器的输出电阻值和存储器控制器的片内端接电路的电阻值来测量输出信号的公共电压电平，并且基于测量结果生成输出信号的压摆率组合的信息，以允许输出信号的公共电压电平与存储器控制器的参考电压的电平相匹配。
根据实施例的另一方面，存储设备包括主驱动器和预驱动器。主驱动器被配置为响应于驱动信号提供输出信号。预驱动器可以包括用于延迟输入信号的多个延迟路径，并且被配置为生成驱动信号以响应于输入信号和控制信号通过从多个延迟路径中选择一个延迟路径来调节输出信号的压摆率。与多个延迟路径中的每个延迟路径对应的延迟时间可以不同于与多个延迟路径的其他延迟路径对应的延迟时间，并且多个延迟路径的每个延迟路径与控制信号的相应的逻辑值对应。
附图说明
从以下参考以下附图的描述中，上述和其它目的和特征变得显而易见，除非另有说明，其中各个附图中相同的附图标记表示相同的部件，在附图中：
图1是示出根据本发明构思的实施例的存储系统的框图；
图2A至图2C是示出根据示例性实施例的图1所示的主机的片内端接电路的实施例的框图；
图3是示出根据示例性实施例的图1所示的存储设备的框图；
图4A和图4B是示出图3所示的主驱动器的示例性实施例的电路图；
图5是示出根据示例实施例的图3所示的上拉预驱动器的框图；
图6是示出根据示例性实施例的根据图5的上拉预驱动器的操作输出的数据信号的时序图；
图7是示出根据示例性实施例的图3所示的下拉预驱动器的框图；
图8是示出根据示例性实施例的根据图7的下拉预驱动器的操作输出的数据信号的时序图；
图9是根据本发明构思的实施例的用于描述校准图1的存储系统中的数据信号的压摆率的方法的流程图；
图10是示出根据示例性实施例的当图1所示的存储系统操作时的输出数据信号的示图；
图11是示出根据示例性实施例的当图1的存储系统基于图9的压摆率校准方法操作时的输出数据信号的示图；
图12是示出根据本发明构思的另一实施例的存储系统的框图；
图13是根据示例性实施例的用于描述图12的存储系统的加载条件的侧视图；
图14是示出根据本发明构思的另一个实施例的图12所示的第二DIMM的示图；
图15是示出根据本发明构思的包括图14的第二DIMM的存储系统的侧视图；
图16是根据本发明构思的另一个实施例的用于描述校准图12的存储系统中的数据信号的压摆率的方法的流程图；以及
图17和图18是示出根据示例性实施例的当图12的存储系统通过图16的压摆率校准方法基于加载条件或操作频率的改变来校正压摆率时的输出数据信号的示图。
具体实施方式
将在下文中参照示出了一些示例性实施例的附图更全面地描述各种示例性实施例。
应当理解，尽管术语第一、第二、第三等可以用于描述各种元件，但是这些元件不应受这些术语的限制。除非另有说明，这些术语通常用于将一个元件与另一个元件区分开。因此，下面在说明书的一个部分中讨论的第一元件可以在本说明书的不同部分中被称为第二元件，而不脱离本发明的教导。此外，在权利要求中可以使用诸如“第一”和“第二”的术语来命名权利要求的元件，甚至认为特定名称不被用于与说明书中的元件相关联。如本文所用，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
在功能块、单元和/或模块方面，在附图中描述和示出了实施例。这些块、单元和/或模块可以通过诸如逻辑电路、分立组件、微处理器、硬布线电路、存储器元件、布线连接等的电子(或光学)电路物理地实现，其可以使用半导体制造技术和/或其他制造技术一起形成在单个集成电路(例如，作为单个半导体芯片)或作为单独的集成电路和/或分立组件(例如，在印刷电路板上布线在一起的多个半导体芯片)。这些块、单元和/或模块可以由处理器(例如，微处理器、控制器、CPU、GPU)或使用软件(例如，微代码)编程的处理器来实现，以执行本文讨论的各种功能。每个块、单元和/或模块可以由专用硬件实现或者作为执行一些功能的专用硬件和执行其他功能的处理器的组合来实现。此外，实施例的每个块、单元和/或模块可以通过物理上分离的电路来实现，并且不需要被形成为单个集成的。
图1是示出根据本发明构思的实施例的存储系统的框图。参照图1，存储系统1000可以包括主机1100和存储设备1200。例如，存储系统1000可以是包括主机1100和存储设备1200两者的单个系统。可选地，存储系统1000的主机1100和存储设备1200可以分别由单独的设备实现。
主机1100可以是包括通用处理器或应用处理器的处理器电路或系统。可选地，主机1100可以是包括一个或多个处理器的以下计算设备：个人计算机、外围设备、数字相机、个人数字助理(PDA)、便携式媒体播放器(PMP)、智能电话、平板电脑或可穿戴设备。主机1100可以是存储器控制器。
存储设备1200可以存储从主机1100提供的数据或要提供给主机1100的数据。存储设备1200可以用包括易失性存储器或非易失性存储器的任何存储介质来实现。例如，在存储设备1200包括易失性存储器的情况下，存储设备1200可以包括DRAM、静态RAM(SRAM)、晶闸管RAM(TRAM)、零电容RAM(Z-RAM)、双晶体管RAM(TTRAM)等。实施例也可以应用于各自包括易失性存储器的所有存储介质。例如，存储设备1200可以包括无缓冲双列直插存储器模块(UDIMM)、注册DIMM(RDIMM)、减负载DIMM(LRDIMM)、非易失性DIMM(NVDIMM)等)。
例如，在存储设备1200包括非易失性存储器的情况下，存储设备1200可以是电可擦除可编程只读存储器(EEPROM)、闪速存储器、磁阻RAM(MRAM)、自旋转移转矩MRAM(STT-MRAM)、导电桥接RAM(CBRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻RAM(RRAM)、纳米管RRAM(RRAM)、聚合物RAM(PoRAM)、纳米浮动栅极存储器(NFGM)、全息存储器、分子电子存储设备或绝缘体电阻变化存储器。一个或多个位可以被存储在非易失性存储器的单位单元中。上述示例不限制实施例。
以下，为了便于说明，假设存储设备1200包括单个存储设备。然而，如上所述，可以容易地理解，实施例应用于各种存储设备。
存储设备1200可以与主机1100通信。例如，存储设备1200可以基于各种有线通信协议(诸如通用串行总线(USB)、小型计算机系统接口(SCSI)、PCIe、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行连接SCSI(SAS)、集成驱动电子(IDE)、火线、通用闪存(UFS)、传输控制协议/互联网协议(TCP/IP))以及各种无线通信协议(诸如长期演进(LTE)、WiMax、全球移动通信系统(GSM)、码分多址(CDMA)、高速分组接入(HSPA)、蓝牙、近场通信(NFC)、Wi-Fi和射频识别(RFID))中的一种或多种与主机1100通信。上述示例不限制实施例。
存储设备1200可以响应于来自主机1100的命令/地址CMD/ADDR执行写入操作和读取操作。存储设备1200的写入操作和读取操作如下。
在写入操作的情况下，首先，主机1100向存储设备1200提供激活命令和行地址。在参考时间之后，主机1100向存储设备1200提供激活的写入使能命令和列地址。然后，主机1100向存储设备1200提供要写入的数据。存储设备1200将接收到的数据写入由列地址和行地址定义的存储区域(例如，存储单元阵列的存储单元)中。
在读取操作的情况下，主机1100向存储设备1200提供激活命令和行地址。在参考时间之后，主机1100向存储设备1200提供去激活的写入使能命令和列地址。存储设备1200在特定时间之后将请求的数据从存储器单元阵列提供给主机1100。以下，将从存储设备1200向主机1100提供的数据信号被称为“输出数据信号”、“输出信号”或“输出数据”。以下，可以基于“包括数据或表示的信号”来引用“数据”。
根据本发明构思的实施例，存储系统1000可以校准(或调节)由存储设备1200输出的数据的压摆率，从而使数据的有效数据窗口宽。有效数据窗口是矩形形式的窗口，其中，主机1100识别存储设备1200的输出数据的范围由电压轴和时间轴表示。例如，当有效数据窗口变得更大时，主机1100识别输出数据的范围变得更大。因此，有效数据窗口确定输出数据的质量。以下，有效数据窗口的电压轴的幅度被称为“有效电压幅度”，并且有效数据窗口的时间轴的幅度被称为有效时间幅度(或数据有效的时间))tDV。
通常，主机1100基于参考电压Vref确定输出数据信号的逻辑电平。例如，可以将输出数据信号的最大电压电平和最小电压电平的中间值设置为参考电压Vref。理想地，在将上述电压电平的中间值设置为参考电压Vref的情况下，当输出数据信号相对于参考电压Vref在电压轴方向上均匀地形成时，有效电压幅度可以是最大值。
有效时间幅度可能受输出数据信号的公共电压电平的影响。在此，公共电压电平是指输出数据信号的上升沿和下降沿交叉的交叉点。公共电压电平受输出数据信号的电压轴方向相对于参考电压Vref的对称性、输出数据信号的上升沿和下降沿的压摆率的对称性等影响。在此，压摆率被定义为每单位时间信号的增加的变化。理想地，当公共电压电平与参考电压Vref的电平相同时，有效时间幅度最大。
存储系统1000期望的主驱动器(未示出)的输出电阻值和主机1100的片内端接电路的电阻值可以随着存储系统1000的配置而改变。因此，为了支持存储系统1000的各种配置，存储设备1200可以被设计成提供各种输出电阻值。输出数据信号的压摆率可以随着存储设备1200的主驱动器的输出电阻值和主机1100的片内端接电路(未示出)的电阻值而改变。根据本发明构思的实施例，存储系统1000可以校准输出数据信号的压摆率，使得公共电压电平基于上述输出电阻值和主机1100的片内端接电路的电阻值与参考电压Vref的电平相匹配，从而增加有效电压幅度和有效时间幅度。
主机1100可以根据存储设备1200的主驱动器的输出电阻值和主机1100的片内端接电路的电阻值来测量从存储设备1200输出的输出数据信号的压摆率。主机1100可以找到压摆率的组合，使得通过改变输出数据信号的压摆率，输出数据信号的公共电压电平与主机1100的参考电压Vref的电平相匹配。接下来，主机1100可以通过改变存储设备1200的主驱动器的输出电阻值，基于主机1100的片内端接电路的电阻值，再次找到上述压摆率组合。主机1100将根据输出电阻值和主机1100的片内端接电路的电阻值找到的压摆率组合的信息存储在包括在存储设备1200中的模式寄存器1230中。
存储设备1200可以包括发送器1210和模式寄存器1230。发送器1210基于存储在模式寄存器1230中的压摆率组合的信息来校准存储设备1200的输出数据信号的压摆率。模式寄存器1230存储从主机1100提供的压摆率组合的信息。作为示例，模式寄存器1230可以存储多个压摆率组合，并且主机1100可以基于存储设备1200的主驱动器的输出电阻值和主机1100的片内端接电路的电阻值来选择压摆率组合中的一个。根据上述描述，输出数据信号的公共电压电平可以与主机1100的参考电压Vref的电平相匹配，并且输出数据信号的有效数据窗口可以增加。
图2A至图2C是示出根据示例性实施例的图1所示的主机的片内端接电路的实施例的框图。将参照图1描述图2A至图2C。参照图2A至2C，主机1100a、1100b和1100c中的每一个可以包括主机数据小缓冲器(pad)1110、接收器1120以及a型和b型片内端接电路1130a和1130b中的至少一个。
主机数据小缓冲器1110通过存储器数据小缓冲器1240和信道被提供来自存储设备1200的发送器1210的数据信号。主机数据小缓冲器1110通过主机1100a的节点n1与接收器1120和a型片内端接电路1130a连接，或者通过主机1100b的节点n1与接收器1120和b型片内端接电路1130b连接。接收器1120通过主机数据小缓冲器1110从存储设备1200接收数据信号，并将接收的数据信号传送到内部电路(未示出)。
通常，端接电阻器可以连接到传输线的一端以防止信号的反射并改善信号的特性。片内端接电路1130a和1130b中的每一个是作为上述端接电阻器而集成在主机1100中的端接电阻器。片内端接电路1130a和1130b中的每一个通过节点n1与主机数据小缓冲器1110和接收器1120连接。当主机1100与存储设备1200交换数据时，片内端接电路1130a和1130b中的每一个通过与传输线的阻抗匹配来提高数据信号的特性。主机1100a、1100b和1100c中的每一个基于端接方案可以包括各种类型的端接电路。作为示例，片内端接电路1130a和1130b中的每一个可以包括具有多个电阻值的端接电阻器。
参照图2A，主机1100a可以包括具有与接地端接方案对应的结构的片内端接电路。主机1100a可以包括连接在节点n1和接地电压GND之间的a型片内端接电路1130a。例如，a型片内端接电路1130a可以包括连接在节点n1和接地电压GND之间的开关和端接电阻器。
参照图2B，主机1100b可以包括具有与伪开漏(Pseudo Open-Drain，POD)端接方案对应的结构的片内端接电路。主机1100b可以包括连接在主机驱动电压VDD和节点n1之间的b型片内端接电路1130b。例如，b型片内端接电路1130b可以包括连接在主机驱动电压VDD和节点n1之间的开关和端接电阻器。
例如，可以实现a型片内端接电路1130a，使得多个开关和多个端接电阻器并联连接在节点n1和接地电压GND之间。此外，b型片内端接电路1130b可以被实现为使得多个开关和多个端接电阻器并联连接在主机驱动电压VDD和节点n1之间。因此，可以在主机1100a、1100b和1100c中对应的一个的控制下改变a型片内端接电路1130a和b型片内端接电路1130b中的每一个的等效电阻值。
参照图2C，主机1100c可以包括具有与中心抽头端接(CTT)方案对应的结构的片内端接电路。主机1100c可以包括连接在节点n1和接地电压GND之间的a型片内端接电路1130a以及连接在主机驱动电压VDD和节点n1之间的b型片内端接电路1130b。
图1的主机1100可以接收根据参照图2A至图2C描述的片内端接电路的结构和发送器1210的结构确定的各种电压电平的数据信号。以下，假设图1的主机1100包括参照图2A描述的接地端接形式的片内端接电路。
图3是示出图1所示的存储设备的框图。根据示例性实施例，将参照图1描述图3。参照图3，存储设备1200可以包括发送器1210、内部电路1220和模式寄存器1230。
发送器1210可以包括主驱动器1211、上拉预驱动器1214和下拉预驱动器1216。发送器1210通过存储器数据小缓冲器1240将从内部电路1220提供的数据(或信号)发送到主机1100。例如，从内部电路1220提供的数据可以是输入数据(或输入信号)DAT。在这种情况下，输入信号DAT可以被共同地输入到上拉预驱动器1214和下拉预驱动器1216。作为另一示例，从内部电路1220提供的数据可以包括上拉数据DAT_pu和下拉数据DAT_pd。在这种情况下，可以将上拉数据DAT_pu和下拉数据DAT_pd分别输入到上拉预驱动器1214和下拉预驱动器1216。
作为示例，内部电路1220可以包括存储单元阵列(未示出)。存储单元阵列可以包括诸如DRAM单元、SRAM单元、MRAM单元、PRAM单元、RRAM单元、闪存单元等的多个存储单元。
主驱动器1211基于来自上拉预驱动器1214的上拉驱动信号PU_out[2:0]和来自下拉预驱动器1216的下拉驱动信号PD_out[2:0]生成输出数据信号。所生成的输出数据信号被传送到存储器数据小缓冲器1240。将参照图4和图5描述主驱动器1211的配置。
当将数据传送到外部时，主驱动器1211与外部信道连接。因此，为了防止在发送数据时生成的来自信道的反射波，主驱动器1211可以执行与信道阻抗匹配的操作。作为示例，存储设备1200还可以包括用于校准主驱动器1211的输出阻抗的ZQ校准电路(未示出)。另外，如果需要，在存储设备1200从主机1100接收数据的情况下，主驱动器1211可以作为片内端接电路操作。
从内部电路1220向上拉预驱动器1214提供输入信号DAT。上拉预驱动器1214基于输入信号DAT生成用于驱动主驱动器1211的上拉驱动信号PU_out[2:0]，并且将上拉驱动信号PU_out[2:0]提供给主驱动器1211。从内部电路1220向下拉预驱动器1216提供输入信号DAT。下拉预驱动器1216基于输入信号DAT生成用于驱动主驱动器1211的下拉驱动信号PD_out[2:0]，并且将下拉驱动信号PD_out[2:0]提供给主驱动器1211。
上拉预驱动器1214和下拉预驱动器1216中的至少一个可以包括压摆控制电路(未示出)。压摆控制电路可以由从模式寄存器1230提供的控制信号CTRL[1:0]来控制。作为示例，在上拉预驱动器1214和下拉预驱动器1216中的每一个包括压摆控制电路的情况下，控制信号可以用多位信号(例如，2位、3位等)来实现，以独立控制包括在上拉预驱动器1214和下拉预驱动器1216中的压摆控制电路的每一个。以下，为了便于说明，假设上拉预驱动器1214和下拉预驱动器1216中的一个包括压摆控制电路。将参照图5和图7描述上拉预驱动器1214和下拉预驱动器1216的配置。
基于主驱动器1211的配置，上拉驱动信号PU_out[2:0]和下拉驱动信号PD_out[2:0]可以用用于提供相同数据的驱动信号来实现或者可以用用于提供相反(inverse)数据的驱动信号来实现。
模式寄存器1230存储由主机1100产生的输出数据信号的压摆率组合的信息。从主机1100向模式寄存器1230提供主机1100的片内端接电路(未示出)结构和电阻值中的至少一个，并且从存储设备1200向模式寄存器1230提供存储设备1200的主驱动器1211的结构和输出电阻值中的至少一个。模式寄存器1230检测与提供的结构和电阻值的信息相匹配的压摆率组合的信息。模式寄存器1230向发送器1210提供控制信号CTRL[1:0]，用于基于检测到的压摆率组合的信息来实现压摆率。因此，发送器1210基于存储在模式寄存器1230中的压摆率组合的信息来校准输出数据信号的压摆率。
在示例实施例中，作为示例，当主机1110具有a型片内端接电路1130a时，控制信号CTRL[1:0]可以是“00”、“01”和“11”。作为另一示例，当主机1110具有b型片内端接电路1130b时，控制信号CTRL[1:0]可以是“00”、“10”和“11”。
在示例实施例中，作为示例，模式寄存器1230可以输出控制信号CTRL[2:0]。当主机1110具有a型片内端接电路1130a并且片内端接电路1130a的电阻值为pΩ时，控制信号CTRL[2:0]可以包括“000”、“001”、“011”和“111”。作为另一示例，当主机1110具有a型片内端接电路1130a并且片内端接电路1130a的电阻值比pΩ大qΩ时，控制信号CTRL[2:0]可以包括“000”、“101”、“010”和“110”。
图4A和图4B是示出图3所示的主驱动器的示例性实施例的电路图。将参照图1和图3描述图4A和图4B的电路图。
参照图4A，主驱动器1211a可以包括用于实现低电压摆幅端接逻辑(Low VoltageSwing Terminated Logic，LVSTL)方案的接口的结构。主驱动器1211a可以包括第一a型上拉单元1212a_1至第三a型上拉单元1212a_3和第一下拉单元1213_1至第三下拉单元1313_3。
第一a型上拉单元1212a_1、第二a型上拉单元1212a_2和第三a型上拉单元1212a_3分别由上拉驱动信号PU_out[0]、PU_out[1]和PU_out[2]驱动，并且在接口驱动电压VDDQ和节点n1之间并联连接。第一a型上拉单元1212a_1、第二a型上拉单元1212a_2和第三a型上拉单元1212a_3可以包括相同的配置。以下，将第一a型上拉单元1212a_1作为示例进行描述。
第一a型上拉单元1212a_1可以包括第一NMOS晶体管MN1。第一NMOS晶体管MN1连接在接口驱动电压VDDQ和节点n1之间。第一NMOS晶体管MN1可以由上拉驱动信号PU_out[0]导通或截止。在图4的示例中，为了便于描述，假设第一a型上拉单元1212a_1包括一个NMOS晶体管。
例如，第一a型上拉单元1212a_1可以包括并联连接的多个NMOS晶体管。在这种情况下，上拉驱动信号PU_out[0]可以包括其数量与包括在第一a型上拉单元1212a_1中的NMOS晶体管的数量对应的位。第一a型上拉单元1212a_1的NMOS晶体管可以通过上拉驱动信号PU_out[0]的相应位值导通或截止。
第一下拉驱动单元1213_1、第二下拉驱动单元1213_2和第三下拉驱动单元1213_3分别由下拉驱动信号PD_out[0]、PD_out[1]和PD_out[2]驱动，并且在节点n1和接地电压GND之间并联连接。第一下拉驱动单元1213_1、第二下拉驱动单元1213_2和第三下拉驱动单元1213_3可以包括相同的配置。以下，将第一下拉单元1213_1作为示例进行描述。
第一下拉单元1213_1可以包括下拉电阻器R_pd和第二NMOS晶体管MN2。下拉电阻器R_pd和第二NMOS晶体管MN2串联连接在节点n1和接地电压GND之间。作为示例，下拉电阻器R_pd的电阻值可以高于第二NMOS晶体管MN2的导通电阻值。第二NMOS晶体管MN2可以通过下拉驱动信号PD_out[0]导通或截止。在图4的示例中，为了便于描述，假设第一下拉单元1213_1包括一个NMOS晶体管。
例如，第一下拉单元1213_1可以包括并联连接的多个NMOS晶体管。在这种情况下，下拉驱动信号PD_out[0]可以包括其数量与包括在第一下拉单元1213_1中的NMOS晶体管的数量对应的位。第一下拉单元1213_1的NMOS晶体管可以通过下拉驱动信号PD_out[0]的相应位值导通或截止。
包括用于实现LVSTL方案的接口的结构的主驱动器1211_a的存储设备1200可以与包括接地端接形式的片内端接电路1130a的主机1100一起操作。在这种情况下，通过将主机驱动电压VDD除以第一a型上拉单元1212a_1至第三a型上拉单元1212a_3和主机1100的片内端接电路1130a的电阻值，生成输出数据的逻辑“1”电压。因此，输出数据的上升沿的压摆率由电阻分压比确定。
此外，当第一下拉单元1213_1至第三下拉单元1213_3和主机1100的片内端接电路1130a与接地电压GND电连接时，生成输出数据的逻辑“0”电压。因此，输出数据的下降沿的压摆率由基于第一下拉单元1213_1至第三一下拉单元1213_3的输出电阻值、片内端接电路1130a的电阻值和寄生电容器的电容确定的RC延迟来确定。通过上述描述，输出数据的上升沿和下降沿的压摆率由不同的元件和方案确定。
因此，在存储设备1200的输出电阻值和主机1100的片内端接电路的电阻值改变的情况下，输出数据的上升沿和下降沿的压摆率变化可能由于改变的电阻值而彼此不同。在这种情况下，输出数据的上升沿和下降沿的压摆率是不对称的，因此，公共电压电平可能不同于主机1100的参考电压Vref的电压电平。作为示例，参考电压Vref的电压电平可以是逻辑高电压电平和逻辑低电压电平之间的中等电压电平。
参照图4B，主驱动器1211b可以包括用于实现POD方案或串联短线端接逻辑(Serial Stub Terminated Logic，SSTL)方案的接口的结构。主驱动器1211b可以包括第一b型上拉单元1212b_1至第三b型上拉单元1212b_3和第一下拉单元1213_1至第三下拉单元1213_3。第一下拉单元1213_1至第三下拉单元1213_3的配置和操作与图4A所示的第一下拉单元1213_1至第三下拉单元1213_3的配置和操作相同。主驱动器1211b可以实现POD方案的接口以及图2B所示的POD端接方案的端接电路。此外，主驱动器1211b可以实现LVSTL方案的接口以及图2C所示的CTT方案的端接电路。
第一b型上拉单元1212b_1、第二b型上拉单元1212b_2和第三b型上拉单元1212b_3分别由上拉驱动信号PU_out[0]、PU_out[1]和PU_out[2]驱动，并且在接口驱动电压VDDQ和节点n1之间并联连接。第一b型上拉单元1212b_1、第二b型上拉单元1212b_2和第三b型上拉单元1212b_3可以包括相同的配置。以下，将第一b型上拉单元1212b_1作为示例进行描述。
第一b型上拉单元1212b_1可以包括PMOS晶体管MP和上拉电阻器R_pu。PMOS晶体管MP和上拉电阻器R_pu串联连接在接口驱动电压VDDQ和节点n1之间。作为示例，上拉电阻器R_pu的电阻值可以高于PMOS晶体管MP的导通电阻值。PMOS晶体管MP可以通过上拉驱动信号PU_out[0]导通或截止。在图4B的示例中，为了便于描述，假设第一b型上拉单元1212b_1包括一个PMOS晶体管。
例如，第一b型上拉单元1212b_1可以包括并联连接的多个PMOS晶体管。在这种情况下，上拉驱动信号PU_out[0]可以包括其数量与包括在第一b型上拉单元1212b_1中的PMOS晶体管的数量对应的位。第一b型上拉单元1212b_1的PMOS晶体管可以通过上拉驱动信号PU_out[0]的相应位值导通或截止。
下面，假设图3的主驱动器1211是包括用于实现图4所示的LVSTL方案的接口的结构的主驱动器1211a。此外，下面假设用于驱动主驱动器1211a的上拉驱动信号PU_out[2:0]和下拉驱动信号PD_out[2:0]用用于提供相反数据的驱动信号实现。
图5是示出根据示例性实施例的图3所示的上拉预驱动器的框图。将参照图3描述图5。参照图5，上拉预驱动器1214可以包括压摆控制电路1215。上拉预驱动器1214可以包括第一反相器Inv1、第二反相器Inv2、第三反相器Inv3、第四反相器Inv4、第五反相器Inv5、第六反相器Inv6和第七反相器Inv7以及第一NAND门ND1、第二NAND门ND2、第三NAND门ND3、第四NAND门ND4、第五NAND门ND5和第六NAND门ND6。
从内部电路1220向上拉预驱动器1214提供输入信号DAT。上拉预驱动器1214将输入信号DAT的反相信号延迟由第一上拉延迟路径tD_pu1引起的量，以输出上拉驱动信号PU_out[0]。第一反相器Inv1形成第一延迟单元。第一延迟单元形成第一上拉延迟路径tD_pu1。
上拉预驱动器1214将输入信号DAT的反相信号延迟由第二上拉延迟路径tD_pu2引起的量，以输出上拉驱动信号PU_out[1]。第二反相器Inv2至第四反相器Inv4形成第二延迟单元。第二延迟单元形成第二上拉延迟路径tD_pu2。
压摆控制电路1215将输入信号DAT的反相信号延迟由控制信号CTRL[1:0]从第三上拉延迟路径tD_pu3至第五上拉延迟路径tD_pu5中选择的一个延迟路径引起的量，以输出上拉驱动信号PU_out[2]。控制信号CTRL[1:0]包括CTRL[0]、CTRL[0]'(CTRL[0]的反转)、CTRL[1]和CTRL[1]'(CTRL[1]的反转)。第一NAND门ND1、第二NAND门ND2和第五反相器Inv5形成第三延迟单元。第三延迟单元形成第三上拉延迟路径tD_pu3。第三NAND门ND3至第五NAND门ND5、第二NAND门ND2和第五反相器Inv5形成第四延迟单元。第四延迟单元形成第四上拉延迟路径tD_pu4。第三NAND门ND3、第六NAND门ND6、第六反相器Inv6和第七反相器Inv7、第五NAND门ND5、第二NAND门ND2和第五反相器Inv5形成第五延迟单元。第五延迟单元形成第五上拉延迟路径tD_pu5。
在控制信号CTRL[1]和CTRL[0]为“01”的情况下，第一NAND门ND1被激活，第三NANDND3被去激活。在这种情况下，选择包括第一NAND门ND1的第三延迟单元，且包括第三NAND门ND3的第四延迟单元和第五延迟单元被去激活。因此，上拉驱动信号PU_out[2]通过第三上拉延迟路径tD_pu3输出。在控制信号CTRL[1]和CTRL[0]为“00”的情况下，第一NAND门ND1和第六NAND门ND6被去激活，第三NAND门ND3和第四NAND门ND4被激活。在这种情况下，包括第一NAND门ND1的第三延迟单元和包括第六NAND门ND6的第五延迟单元被去激活。因此，选择并激活包括第三NAND门ND3和第四NAND门ND4的第四延迟单元。因此，上拉驱动信号PU_out[2]通过第四上拉延迟路径tD_pu4输出。在控制信号CTRL[1]和CTRL[0]为“10”的情况下，第一NAND门ND1和第四NAND门ND4被去激活，第三NAND门ND3和第六NAND门ND6被激活。在这种情况下，选择并激活包括第三NAND门ND3和第六NAND门ND6的第五延迟单元。因此，上拉驱动信号PU_out[2]通过第五上拉延迟路径tD_pu5输出。
在图5和图6中，为了便于描述，假设一个反相器的延迟与一个NAND门的延迟相同。在这种情况下，第二上拉延迟路径tD_pu2的延迟时间与第三上拉延迟路径tD_pu3的延迟时间相同。因此，在图5和图6的示例中，第二上拉延迟路径tD_pu2的延迟时间比第一上拉延迟路径tD_pu1的延迟时间长，且第三上拉延迟路径tD_pu3的延迟时间与第二上拉延迟路径tD_pu2的延迟时间相同。此外，第四上拉延迟路径tD_pu4的延迟时间比第三上拉延迟路径tD_pu3的延迟时间长，并且第五上拉延迟路径tD_pu5的延迟时间比第四上行延迟路径tD_pu4的延迟时间长。
图6是示出根据图5的上拉预驱动器的操作输出的数据信号的时序图。将参照图1、图3和图5来描述图6的时序图。参照图6，输出数据的压摆率可以随着包括在上拉预驱动器1214中的压摆控制电路1215的操作而变化。在时间点t0，逻辑“0”的输入信号DAT被提供给上拉预驱动器1214。上拉预驱动器1214通过第一上拉延迟路径tD_pu1和第二上拉延迟路径tD_pu2分别延迟输入信号DAT的反相信号，而不管控制信号CTRL[1:0]如何，以输出上拉驱动信号PU_out[0]和PU_out[1]。
在控制信号CTRL[1]和CTRL[0]为“00”的情况下(情况1)，上拉预驱动器1214通过激活的第四延迟单元的第四上拉延迟路径tD_pu4延迟输入信号DAT的反相数据，以输出上拉驱动信号PU_out[2]。主驱动器1211响应于输出的上拉驱动信号PU_out[2:0]，向主机1100提供具有初始压摆率的输出数据。
在控制信号CTRL[1]和CTRL[0]为“01”的情况下(情况2)，上拉预驱动器1214通过激活的第三延迟单元的第三上拉延迟路径tD_pu3延迟输入信号DAT的反相信号，以输出上拉驱动信号PU_out[2]。在第一种情况“情况1”的上拉驱动信号PU_out[2]之前，上拉驱动信号PU_out[2]被提供给主驱动器1211。因此，由于向主驱动器1211提供上拉驱动信号PU_out[0]到PU_out[2]的时间短于第一种情况“情况1”的时间，因此主驱动器1211向主机1100提供具有高于初始压摆率的压摆率的输出数据。
主驱动器1211响应于输出的上拉驱动信号PU_out[2:0]生成对应于输出数据的逻辑“1”的电压。因此，即使向主驱动器1211提供上拉驱动信号PU_out[2:0]所需的时间影响输出数据的上升沿和下降沿二者，向主驱动器1211提供上拉驱动信号PU_out[2:0]所需的时间的改变也可能对上升沿的压摆率比对输出数据的下降沿的压摆率的影响更大。因此，在第二种情况“情况2”下，与初始压摆率相比，输出数据的上升沿的压摆率的增加可以大于输出数据的下降沿的压摆率的增加。
在控制信号CTRL[1]和CTRL[0]为“10”的情况下(情况3)，上拉预驱动器1214通过激活的第五延迟单元的第五上拉延迟路径tD_pu5延迟输入信号DAT的反相信号，以输出上拉驱动信号PU_out[2]。在第一种情况“情况1”的上拉驱动信号PU_out[2]之后，上拉驱动信号PU_out[2]被提供给主驱动器1211。因此，由于上拉驱动信号PU_out[0]至PU_out[2]被顺序地提供给主驱动器1211的时间比第一种情况“情况1”的时间长，因此主驱动器1211向主机1100提供具有低于初始压摆率的压摆率的输出数据。此外，由于上述原因，在第三种情况“情况3”下，与初始压摆率相比，输出数据的上升沿的压摆率的减小可能大于输出数据的下降沿的压摆率的减小。
图7是示出根据示例性实施例的图3所示的下拉预驱动器的框图。将参照图3描述图7。参照图7，下拉预驱动器1216可以包括压摆控制电路1217。下拉预驱动器1216可以包括第一反相器Inv1、第二反相器Inv2、第三反相器Inv3、第四反相器Inv4、第五反相器Inv5、第六反相器Inv6、第七反相器Inv7、第八反相器Inv8、第九反相器Inv9和第十反相器Inv10以及第一NAND门ND1、第二NAND门ND2、第三NAND门ND3、第四NAND门ND4、第五NAND门ND5和第六NAND门ND6。
从内部电路1220向下拉预驱动器1216提供输入信号DAT。下拉预驱动器1216使用第一下拉延迟路径tD_pd1延迟输入信号DAT，以输出下拉驱动信号PD_out[0]。第一反相器Inv1和第二反相器Inv2形成第一延迟单元。第一延迟单元形成第一下拉延迟路径tD_pd1。此外，下拉预驱动器1216使用第二下拉延迟路径tD_pd2延迟输入信号DAT，以输出下拉驱动信号PD_out[1]。第三反相器Inv3至第六反相器Inv6形成第二延迟单元。第二延迟单元形成第二下拉延迟路径tD_pd2。
压摆控制电路1217使用由控制信号CTRL[1:0]从从第三下拉延迟路径tD_pd3至第五下拉延迟路径tD_pd5中选择的一个延迟路径来延迟输入信号DAT，以输出下拉驱动信号PD_out[2]。第一NAND门ND1和第二NAND门ND2以及第七反相器Inv7和第八反相器Inv8形成第三延迟单元。第三延迟单元形成第三下拉延迟路径tD_pd3。第三NAND门ND3至第五NAND门ND5、第二NAND门ND2以及第七反相器Inv7和第八反相器Inv8形成第四延迟单元。第四延迟单元形成第四下拉延迟路径tD_pd4。第三NAND门ND3、第六NAND门ND6、第九反相器Inv9和第十反相器Inv10、第五NAND门ND5、第二NAND门ND2以及第七反相器Inv7和第八反相器Inv8形成第五延迟单元。第五延迟单元形成第五下拉延迟路径tD_pd5。
压摆控制电路1217的操作与图6的压摆控制电路1215的操作相同。例如，在控制信号CTRL[1]和CTRL[0]为“01”的情况下，第一NAND门ND1被激活，第三NAND门ND3、第四NAND门ND4和第六NAND门ND6被去激活。在这种情况下，选择包括第一NAND门ND1的第三延迟单元。因此，下拉驱动信号PD_out[2]通过第三下拉延迟路径tD_pd3输出。在控制信号CTRL[1]和CTRL[0]为“00”的情况下，第三NAND门ND3和第四NAND门ND4被激活，第一NAND门ND1和第六NAND门ND6被去激活。在这种情况下，选择包括第三NAND门ND3和第四NAND门ND4的第四延迟单元。因此，下拉驱动信号PD_out[2]通过第四下拉延迟路径tD_pd4输出。在控制信号CTRL[1]和CTRL[0]为“10”的情况下，第三NAND门ND3和第六NAND门ND6被激活，第一NAND门ND1和第四NAND门ND4被去激活。在这种情况下，选择并激活包括第三NAND门ND3和第六NAND门ND6的第五延迟单元。因此，下拉驱动信号PD_out[2]通过第五下拉延迟路径tD_pd5输出。
在图7和图8中，为了便于说明，假设一个反相器的延迟与一个NAND门的延迟相同。在这种情况下，第二下拉延迟路径tD_pd2与第三下拉延迟路径tD_pd3相同。因此，在图7和图8的示例中，第二下拉延迟路径tD_pd2比第一下拉延迟路径tD_pd1长，且第三下拉延迟路径tD_pd3与第二下拉延迟路径tD_pd2相同。此外，第四下拉延迟路径tD_pd4比第三下拉延迟路径tD_pd3长，且第五下拉延迟路径tD_pd5比第四下拉延迟路径tD_pd4长。
图8是示出根据示例性实施例的根据图7的下拉预驱动器的操作输出的数据信号的时序图。参照图8，输出数据的压摆率可以随着在下拉预驱动器1216中包括的压摆控制电路1217的操作而变化。在时间点t0，逻辑“0”的输入信号DAT被提供给下拉预驱动器1216。下拉预驱动器1216通过第一下拉延迟路径tD_pd1和第二下拉延迟路径tD_pd2分别延迟输入信号DAT，而不管控制信号CTRL[1:0]如何，以输出下拉驱动信号PD_out[0]和PD_out[1]。
在控制信号CTRL[1]和CTRL[0]为“00”的情况下(情况1)，下拉预驱动器1216通过激活的第四延迟单元的第四下拉延迟路径tD_pd4将输入信号DAT延迟，以输出下拉驱动信号PD_out[2]。主驱动器1211响应于输出的下拉驱动信号PD_out[2:0]，向主机1100提供具有初始压摆率的输出数据。
在控制信号CTRL[1]和CTRL[0]为“01”的情况下(情况2)，下拉预驱动器1216通过激活的第三延迟单元的第三下拉延迟路径tD_pd3将输入信号DAT延迟，以输出下拉驱动信号PD_out[2]。在第一种情况“情况1”的下拉驱动信号PU_out[2]之前，下拉驱动信号PD_out[2]被提供给主驱动器1211。因此，由于向主驱动器1211提供下拉驱动信号PD_out[0]至PD_out[2]的时间比第一种情况“情况1”的时间短，因此主驱动器1211向主机1100提供具有高于初始压摆率的压摆率的输出数据。
主驱动器1211响应于输出的下拉驱动信号PD_out[2:0]生成对应于输出数据的逻辑“0”的电压。因此，与上述不同，向主驱动器1211提供下拉驱动信号PD_out[2:0]所需的时间的变化可能对输出数据的下降沿的压摆率的影响比对输出数据的上升沿的影响更大。因此，在第二种情况“情况2”下，与初始压摆率(即情况1)相比，输出数据的下降沿的压摆率的增加可能大于输出数据的上升沿的压摆率的增加。
在控制信号CTRL[1]和CTRL[0]为“10”的情况下(情况3)，下拉预驱动器1216通过激活的第五延迟单元的第五下拉延迟路径tD_pd5将输入信号DAT延迟，以输出下拉驱动信号PD_out[2]。在第一种情况“情况1”的下拉驱动信号PU_out[2]之后，下拉驱动信号PU_out[2]被提供给主驱动器1211。因此，由于下拉驱动信号PU_out[0]至PU_out[2]被顺序地提供给主驱动器1211的时间比第一种情况“情况1”的时间长，因此主驱动器1211向主机1100提供具有低于初始压摆率的压摆率的输出数据。此外，由于上述原因，在第三种情况“情况3”下，与初始压摆率相比，输出数据的下降沿的压摆率的减小可能大于输出数据的上升沿的压摆率的减小。
图9是根据本发明构思的实施例的用于描述校准图1的存储系统中的数据信号的压摆率的方法的流程图。将参照图1和图3描述图9的流程图。参照图9，存储系统1000可以校准输出数据的公共电压电平，使得有效数据窗口增加。
在操作S110中，主机1100改变包括在存储设备1200中的主驱动器1211的输出电阻值和主机1100的片内端接电路的电阻值。在第一次时，主机1100可以使用包括在存储设备1200中的主驱动器1211的初始输出电阻值。在操作S120中，主机1100测量输出数据信号的压摆率。主机1100测量输出数据的上升沿和下降沿的压摆率。
在操作S130中，主机1100找到输出数据的上升沿和下降沿的压摆率的组合，以允许输出数据信号的公共电压电平与主机的参考电压Vref的电平相匹配。如上所述，上拉预驱动器1214和下拉预驱动器1216中的至少一个可以包括压摆控制电路。主机1100可以通过改变从模式寄存器1230输出的控制信号CTRL[1:0]来改变输出数据的上升沿和下降沿中的至少一个的压摆率，并测量由改变的压摆率形成的输出数据信号的公共电压电平。
如参照图1所述，为了支持各种存储系统，单个存储设备可以被设计成提供各种输出电阻值。此外，存储系统1000可以提供基于操作环境实现各种电阻值的片内端接电路。作为示例，可以重复操作S110到操作S130，直到找到压摆率的组合为止，使得输出数据信号的公共电压电平与参考电压Vref的电压电平相匹配。可以对存储设备1200的主驱动器1211提供的所有输出电阻值的组合执行操作S110至操作S130。在其他示例性实施例中，可以对存储设备1200提供的主驱动器1211的所有输出电阻值和主机1100的片内端接电路提供的所有输出电阻值的组合执行操作S110至操作S130。
在操作S140中，主机1100基于通过操作S110至操作S130获得的测量结果生成压摆率组合的信息，以允许输出数据信号的公共电压电平与主机1100的参考电压Vref的电平相匹配，并且将压摆率组合的信息存储在存储设备1200的模式寄存器1230中。操作S110至操作S140可以通过存储设备1200的训练处理来执行。可选地，操作S110至操作S140可以在存储设备1200被完全制造之后，在存储设备1200的测试处理中执行。
在操作S150中，存储设备1200基于存储在模式寄存器1230中的压摆率组合的信息来校准输出数据信号的压摆率。在使用存储设备1200的存储系统1000中，可以从主机1100向存储设备1200提供主驱动器1211的输出电阻值和主机1100的片内端接电路的电阻值。模式寄存器1230检测压摆率组合的信息，其中，输出电阻值和片内端接电路的电阻值彼此匹配。模式寄存器1230向主驱动器1211提供控制信号CTRL[1:0]，用于基于检测到的压摆率信息实现压摆率。通过上面的描述，主驱动器1211基于提供的控制信号CTRL[1:0]来校准输出数据信号的压摆率，因此，输出数据信号的公共电压电平与主机1100的参考电压Vref的电平相匹配。
图10是示出根据示例性实施例的当图1所示的存储系统操作时的输出数据信号的示图。将参照图1和图3来描述图10。参照图10，示出由存储设备1200输出的输出数据的眼图。
如上所述，有效数据窗口由有效电压幅度和有效时间幅度组成。有效电压幅度可以由主机1100的接收器识别逻辑“1”的最大电压(Vref+V1)与接收器识别逻辑“0”的最小电压(Vref-V2)之间的差(V1+V2)定义。有效时间幅度是当输出数据确保电压范围时接收器识别逻辑“1”或逻辑“0”的时间的幅度。因此，有效时间幅度可以被定义为保持输出数据的电压部分的时间，其中，输出数据的电压大于最大电压(Vref+V1)并且小于最小电压(Vref-V2)。在图10中，有效时间幅度被示为“tDV1”。
在第一情况“情况1”下，输出数据相对于主机1100的参考电压Vref具有第一有效时间幅度tDV1。第一种情况“情况1”可以是理想情况，并且输出数据的公共电压电平与主机1100的参考电压Vref的电压电平相同。
在存储设备1200的输出电阻值和主机1100的片内端接电路的电阻值被改变的情况下(情况2)，输出数据的压摆率可能改变。图10示出只有输出数据的下降沿的压摆率增加的实施例。在这种情况下，通过增加的下降沿的压摆率，第二有效时间幅度tDV2减少均匀时间t1，从而变得比第一有效时间幅度tDV1短。
图11是示出根据示例性实施例的当图1的存储系统基于图9的压摆率校准方法进行操作时的输出数据信号的示图。将参照图1、图3和图9描述图11的示图。参照图11，示出由存储设备1200输出的输出数据的眼图。在第一种情况“情况1”下，类似于图10所示的情况，输出数据的有效数据窗口沿着时间轴具有第一有效时间幅度tDV1。
在存储设备1200的输出电阻值和主机1100的片内端接电路的电阻值被改变的情况下(情况2)，输出数据的压摆率可能改变。在这种情况下，在使用存储设备1200的存储系统1000中，从主机1100向存储设备1200提供主驱动器1211的输出电阻值和主机1100的片内端接电路的电阻值。
模式寄存器1230检测输出电阻值和片内端接电路的电阻值彼此匹配的压摆率组合的信息，并向主驱动器1211提供对应于检测到的信息的控制信号CTRL[1:0]。主驱动器1211基于所提供的控制信号CTRL[1:0]来校准输出数据信号的压摆率。如果压摆率被校准，则输出数据的公共电压电平与主机1100的参考电压Vref的电平相匹配。因此，由校正后的压摆率形成的第三有效时间幅度tDV3可以与第一有效时间幅度tDV1相同。
图12是示出根据本发明构思的另一实施例的存储系统的框图。参照图12，存储系统2000可以包括主机2100、第一双列直插存储器模块(DIMM)2200和第二DIMM 2300。与图1的存储系统100相比，图12的存储系统2000示出两个DIMM连接到一个数据信道的2DPC(每信道DIMM)的配置。
主机2100通过数据(DATA)线与第一DIMM 2200和第二DIMM 2300交换数据。主机2100通过命令/地址(CMD/ADDR)线向第一DIMM 2200和第二DIMM 2300提供命令或地址。
第一DIMM 2200和第二DIMM 2300通过数据线和命令/地址线与主机2100连接。第一DIMM 2200和第二DIMM 2300中的每一个可以包括无缓冲双列直插式存储器模块(UDIMM)、注册DIMM(RDIMM)、减负载DIMM(LRDIMM)、非易失性DIMM(NVDIMM)等。以下，假设第一DIMM 2200和第二DIMM 2300中的每一个包括UDIMM结构。在图12中，存储系统2000被示为包括两个DIMM。然而，本发明构思的实施例可以不限于此。例如，存储系统2000可以包括三个或更多个DIMM或仅一个DIMM。
第一DIMM 2200可以包括第一存储级(rank)Rank1。存储级是指由一个芯片选择信号(未示出)控制的多个存储设备MD的单元。第一DIMM 2200的第一存储级Rank1可以包括多个存储设备MD。以下，为了便于描述，将包括在第一存储级Rank1中的存储设备MD中的第一存储设备2210作为示例进行描述。
第二DIMM 2300可以包括第一存储级Rank1。第二DIMM 2300的第一存储级Rank1可以包括多个存储设备MD。以下，为了便于说明，作为示例描述包括在第一存储级Rank1中的存储设备MD中的第二存储设备2310。
在图12中，第一DIMM 2200和第二DIMM 2300中的每一个的第一存储级Rank1被示为包括四个存储设备MD。然而，本发明构思的实施例可以不限于此。例如，第一存储级Rank1可以包括数量小于“4”的存储设备MD，或者可以包括数量大于“4”的存储设备MD。此外，第一DIMM 2200和第二DIMM 2300中的每一个可以被配置为包括两个或更多个存储级。
第一存储设备2210和第二存储设备2310可以通过共享数据线存储从主机2100提供的数据，或者可以通过共享数据线向主机提供数据。第一存储设备2210和第二存储设备2310中的每一个可以利用包括响应于从主机2100提供的命令和地址执行读取操作、写入操作等的存储器的任何存储介质来实现。上述的存储器可以包括易失性存储器或非易失性存储器。将参照图13的侧视图更充分地描述第一存储设备2210和第二存储设备2310通过共享数据线与主机2100连接的配置。
第一存储设备2210可以包括发送器2211和模式寄存器2212，并且第二存储设备2310可以包括发送器2311和模式寄存器2312。发送器2211和2311以及模式寄存器2212和2312的配置和操作与参照图1和图3描述的类似。然而，与图1和图3的实施例不同，第一存储设备2210和第二存储设备2310中的每一个具有发送器2211和2311中的每一个与主机2100的接收器(未示出)和一个存储设备的接收器(未示出)连接的加载条件。另外，与图1和图3的实施例相比，模式寄存器2212和2312中的每一个存储第一存储设备2210和第二存储设备2310中的相应一个的加载条件以及与操作频率相对应的压摆率组合的信息，而不是对应于主驱动器(未示出)的输出电阻值和主机2100的片内端接电路的电阻值的压摆率组合的信息。
与图1的存储系统1000的存储设备1200相比，图12的存储系统2000的第一存储设备2210和第二存储设备2310中的每一个具有发送器2211和2311的每一个进一步连接到一个存储设备的加载条件。因此，在与图1的存储设备1200相同的输出电阻值和片内端接电路的电阻值的条件下，第一存储设备2210和第二存储设备2310向主机2100提供压摆率低于图1的实施例的输出数据的压摆率的输出数据。
通常，由于信道的带宽有限，信号的高频分量被衰减并传输。此外，由于信道的有限带宽导致的高频分量的衰减可能由于增加的加载条件而增加。因此，与图1所示的加载条件相比，在第一存储设备2210和第二存储设备2310中的每一个具有添加到发送器2211和2311的每一个的加载条件的情况下，当存储系统2000的操作频率变得更高时，输出数据的高频分量的衰减可能变得更大。这导致输出数据的压摆率降低。通过上述说明，在输出数据的压摆率由于上述加载条件和操作频率增加而降低的情况下，输出数据信号的信号完整性(SI)可能降低，因此，有效数据窗口的幅度可能会降低。
图12的存储系统2000可以基于第一存储设备2210和第二存储设备2310中的每一个的操作频率和加载条件来校准输出数据的压摆率，由此提高输出数据的SI。将参照图16描述存储系统2000的压摆率校准方法。
本发明构思的实施例可以不限于上述示例，并且可以应用于图1的存储系统1000。也就是说，即使图1的存储系统1000的操作频率增加，输出数据的压摆率也可能降低。为了与图12的实施例相同，图1的存储系统1000可以基于存储设备1200的操作频率来校准输出数据的压摆率，以允许输出数据的有效数据窗口的幅度增加。
图13是根据示例实施例的用于描述图12的存储系统的加载条件的侧视图。将参照图12描述图13的侧视图。参照图13，示出第一DIMM 2200中的第一存储级Rank1的第一存储设备2210和第二DIMM 2300a中的第一存储级Rank1的第二存储设备2310。
第一存储设备2210和第二存储设备2310可以通过一个共享数据线与主机2100连接。例如，数据线可以利用印刷电路板(PCB)迹线实现。第一DIMM 2200和第二DIMM 2300分别通过第一插槽Socket1和第二插槽Socket2以及PCB迹线与数据线连接。第一存储设备2210和第二存储设备2310中的每一个通过共享数据线与主机2100通信。
如上所述，与图1所示的1DCP结构的存储系统1000不同，2DPC结构的存储系统2000具有增加的加载条件，其中，第一存储设备2210和第二存储设备2310中的每一个与主机2100和一个存储设备连接。
此外，在第一DIMM 2200或第二DIMM 2300具有2存储级结构的情况下，与包括1存储级结构的DIMM的存储系统相比，第一存储设备2210和第二存储设备2310可以具有增加的加载条件。将参照图14和图15描述包括2存储级结构的DIMM的配置作为第二DIMM 2300的示例。
图14是示出根据本发明构思的另一个实施例的图12所示的第二DIMM的示图。将参照图12描述图14的示图。参照图14，第二DIMM 2300b可以包括第一存储级Rank1和第二存储级Rank2。第一存储级Rank1和第二存储级Rank2中的每一个可以包括四个存储设备MD。第二DIMM 2300b可以包括UDIMM结构。图12的第一DIMM 2200可以包括与图14的第二DIMM2300b的2存储级结构相同的结构。
第一存储级Rank1和第二存储级Rank2的每个存储设备MD以点到点方案与主机2100交换数据。也就是说，第一存储级Rank1的四个存储设备MD通过相应的数据线与主机2100交换数据。第二存储级Rank2的四个存储设备MD通过相应的数据线与主机2100交换数据。此外，第一存储级Rank1和第二存储级Rank2的存储设备MD中位于同一列的存储设备MD通过共享数据线彼此连接。也就是说，例如，作为第二存储设备2310的第一存储级Rank1的第一存储设备与作为第三存储设备2320的第二存储级Rank2的第一存储设备连接。如果需要，八个存储设备MD中的每个可以包括用于与数据线阻抗匹配的片内端接(ODT)。
此外，以飞行(fly-by)方案从图12的主机2100向八个存储设备MD中的每一个提供命令/地址C/A。也就是说，通过C/A信号线向每个存储设备MD提供命令/地址C/A。第二DIMM2300b可以包括用于与C/A信号线阻抗匹配的片外(off-chip)端接电阻器。将参照图15的侧视图来描述包括2存储级结构的第二DIMM 2300b的存储系统2000的加载条件。
图15是示出根据示例实施例的包括图14的第二DIMM的存储系统的侧视图。将参照图12描述图15的侧视图。参照图15，示出第一DIMM 2200中的第一存储级Rank1的第一存储设备2210、第二DIMM 2300b中的第一存储级Rank1的第二存储设备2310和第二DIMM 2300b中的第二存储级Rank2的第三存储设备2320。
第一存储设备2210、第二存储设备2310和第三存储设备2320中的每一个可以通过一个共享数据线与主机2100连接。类似于图13的示例，可以利用PCB迹线实现数据线。第一DIMM 2200和第二DIMM 2300b中的每一个通过第一插槽Socket1和第二插槽Socket2中的相应一个和PCB迹线与数据线连接。第一存储设备2210、第二存储设备2310和第三存储设备2320中的每一个通过共享数据线与主机2100通信。
与包括1存储级结构的第二DIMM 2300a的存储系统2000相比，包括2存储级结构的第二DIMM 2300b的存储系统具有增加的加载条件，其中，第一存储设备2210、第二存储设备2310和第三存储设备2320中的每一个与主机2100和两个存储设备连接。因此，通过增加的加载条件，包括2存储级结构的第二DIMM 2300b的存储系统2000的输出数据可能具有降低的压摆率。
图16是根据本发明构思的另一个实施例的用于描述校准图12的存储系统中的数据信号的压摆率的方法的流程图。将参照图12描述图16的流程图。参照图16，存储系统2000可以校准输出数据的压摆率，使得有效数据窗口增加。将通过使用第一存储设备2210作为示例来描述图16的流程图。这仅是一个示例，并且与图16的流程图相对应的方法可以等同地应用于第二存储设备2310。
在操作S210中，改变第一存储设备2210的加载条件和操作频率。例如，第一存储设备2210的加载条件可以被改变为类似于图1的存储系统1000的、第一存储设备2210一对一对应于主机2100的加载条件。此外，第一存储设备2210的加载条件可以包括包含参照图12和图13所述的1存储级结构的DIMM的2DPC结构的加载条件，或包括参照图14和图15所述的2存储级结构的DIMM的2DPC结构的加载条件。在操作S220中，主机2100测量输出数据信号的压摆率。主机2100测量输出数据的上升沿和下降沿的压摆率。
在操作S230中，主机2100找到输出数据的上升沿和下降沿的压摆率组合，以允许输出数据信号的有效数据窗口增加。例如，主机2100可以找到输出数据的压摆率高于参考压摆率的压摆率组合。此外，主机2100可以找到输出数据的有效时间幅度或有效电压幅度高于参考值的压摆率组合。
在操作S240中，主机2100基于通过操作S210至操作S230获得的测量结果生成输出数据的压摆率组合的信息，并将压摆率组合的信息存储在第一存储设备2210的模式寄存器2212中。可以通过第一存储设备2210的训练处理来执行操作S210至操作S240。可选地，可以在完全制造第一存储设备2210之后在第一存储设备2210的测试处理中执行操作S210至操作S240。
在操作S250中，第一存储设备2210基于存储在模式寄存器2212中的压摆率组合的信息来校准输出数据信号的压摆率。从主机2100向第一存储设备2210提供第一存储设备2210的加载条件和操作频率。模式寄存器2212检测与操作频率和加载条件匹配的压摆率组合的信息。模式寄存器2212向发送器2211提供用于实现检测到的压摆率信息的控制信号CTRL[1:0]。发送器2211基于所提供的控制信号CTRL[1:0]来校准输出数据信号的压摆率。因此，第一存储设备2210的输出数据信号的有效数据窗口可以增加。
图17和图18是示出根据示例性实施例的当图12的存储系统通过图16的压摆率校准方法基于加载条件或操作频率的改变来校正压摆率时的输出数据信号的示图。将参照图12和图16描述图17和图18的示图。参照图17和图18，示出由第一存储设备2210输出的输出数据的眼图。将通过使用第一存储设备2210作为示例来描述图17和图18。
在图17的第一种情况“情况1”下，输出数据的有效数据窗口沿着时间轴具有第一有效时间幅度tDV1。类似于图12，有效时间幅度可以被定义为保持输出数据的电压部分的时间，其中，输出数据的电压大于最大电压(Vref+V1)并且小于最小电压(Vref-V2)。在第一种情况“情况1”下，存储系统2000的第一存储设备2210在第一加载条件下操作。
在存储系统2000的加载条件被改变的情况下(情况2)，输出数据的压摆率可能改变。例如，包括在存储系统2000中的第一存储设备2210的加载条件可以改变为具有比第一加载条件增加的加载的第二加载条件。当第一存储设备2210在第二加载条件下操作时，输出数据的上升沿和下降沿的压摆率可能降低。在这种情况下，由于上升沿和下降沿的压摆率降低，第二有效时间幅度tDV2减少第一时间t1和第二时间t2，从而变得比第一有效时间幅度tDV1短。
在第一存储设备2210的加载条件改变到第二加载条件的情况下，第一存储设备2210可以基于参照图16描述的方法来校正压摆率(情况3)。
首先，从主机2100向第一存储设备2210提供其加载条件的信息。模式寄存器2212检测与对应的加载条件匹配的压摆率组合的信息，并向发送器2211提供对应于检测到的信息的控制信号CTRL[1:0]。发送器2211基于所提供的控制信号CTRL[1:0]来校准输出数据信号的压摆率。当压摆率被校准时，输出数据信号的压摆率增加。因此，由校正后的压摆率形成的第三有效时间幅度tDV3可以与第一有效时间幅度tDV1相同。
在图18的第一种情况“情况1”下，输出数据的有效数据窗口沿着时间轴具有第一有效时间幅度tDV1。在第一种情况“情况1”下，存储系统2000的第一存储设备2210在第一操作频率操作。在第一操作频率大于信道的带宽的情况下，输出数据的电压电平不能达到全摆幅水平，如图18所示。因此，由于输出数据的压摆率受到信道的带宽的限制，因此输出数据具有第一有效时间幅度tDV1，由于压摆率的限制，其有效时间幅度小。
在示例实施例中，作为示例，每个存储设备可以包括被配置为检测存储设备的操作频率的频率检测器(未示出)。作为另一示例，存储系统2000可以包括被配置为检测存储设备的操作频率的频率检测器。
在第一存储设备2210的操作频率增加的情况下，第一存储设备2210可以基于参照图16描述的方法来校准压摆率(情况2)。
首先，从主机2100向第一存储设备2210提供其操作频率。模式寄存器2212检测与对应的操作频率相匹配的压摆率组合的信息，并向发送器2211提供与检测到的信息相对应的控制信号CTRL[1:0]。发送器2211基于所提供的控制信号CTRL[1:0]来校准输出数据信号的压摆率。当压摆率被校准时，输出数据信号的压摆率增加。通过上述描述，由校正后的压摆率形成的第二有效时间幅度tDV2可以增加第一时间t1和第二时间t2，从而变得大于第一有效时间幅度tDV1。根据图17和图18的实施例，存储系统2000可以提高输出数据的SI特性。
根据示例性实施例，输出信号的公共电压电平可以通过在各种信号条件下校准压摆率而与参考电压Vref的电平相匹配。这意味着输出信号的质量可以被提高。
上述是示例性实施例的说明，并且不应被解释为对其的限制。尽管已经描述了几个示例性实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，在示例性实施例中可以进行许多修改。因此，所有这样的修改旨在被包括在权利要求中限定的本公开的范围内。

Claims (20)

1.一种存储设备，包括：
主驱动器，被配置为基于驱动信号向主机提供输出信号；以及
预驱动器，被配置为向主驱动器提供驱动信号，以便基于主驱动器的输出电阻值和主机的片内端接电路的电阻值来校准输出信号的压摆率。
2.根据权利要求1所述的存储设备，其中，预驱动器被配置为向主驱动器提供多个驱动信号，以便校准输出信号的压摆率，以允许输出信号的公共电压电平与主机的参考电压的电平相匹配。
3.根据权利要求1所述的存储设备，其中，预驱动器基于控制信号生成用于校准输出信号的压摆率的驱动信号。
4.根据权利要求3所述的存储设备，还包括：
模式寄存器，被配置为存储基于主驱动器的输出电阻值和主机的片内端接电路的电阻值生成且从主机提供的压摆率组合的信息，并且向预驱动器提供基于压摆率组合的信息生成的控制信号。
5.根据权利要求1所述的存储设备，其中，主驱动器包括用于实现低电压摆幅端接逻辑(LVSTL)方案、伪开漏(POD)方案或串联短线端接逻辑(SSTL)方案的接口的结构。
6.根据权利要求1所述的存储设备，其中，主驱动器包括：
第一上拉单元，被配置为将输出信号上拉到第一驱动电压；
第二上拉单元，与第一上拉单元并联连接，并被配置为将输出信号上拉到第一驱动电压；
第一下拉单元，被配置为将输出信号下拉到第二驱动电压；以及
第二下拉单元，与第一下拉单元并联连接，并且被配置为将输出信号下拉到第二驱动电压。
7.根据权利要求6所述的存储设备，其中，预驱动器包括：
上拉预驱动器，被配置为生成分别用于驱动第一上拉单元和第二上拉单元的第一上拉驱动信号和第二上拉驱动信号；以及
下拉预驱动器，被配置为生成分别用于驱动第一下拉单元和第二下拉单元的第一下拉驱动信号和第二下拉驱动信号，
其中，驱动信号包括第一上拉驱动信号和第二上拉驱动信号以及第一下拉驱动信号和第二下拉驱动信号。
8.根据权利要求7所述的存储设备，其中，上拉预驱动器包括：
压摆控制电路，被配置为通过调节第一上拉驱动信号到达第一上拉单元的时间来校准输出信号的压摆率。
9.根据权利要求7所述的存储设备，其中，下拉预驱动器包括：
压摆控制电路，被配置为通过调节第一下拉驱动信号到达第一下拉单元的时间来校准输出信号的压摆率。
10.一种存储设备的压摆率校准方法，所述方法包括：
通过基于主驱动器的输出电阻值的改变和包括在主机中的片内端接电路的电阻值的改变来校准输出信号的压摆率，在主机处测量包括在存储设备中的主驱动器的输出信号的公共电压电平；以及
将基于测量结果生成的输出信号的压摆率组合的信息存储在存储设备中包括的模式寄存器中。
11.根据权利要求10所述的方法，其中，测量包括：
改变主驱动器的输出电阻值和片内端接电路的电阻值；
在主机处测量输出信号的压摆率；以及
找到输出信号的压摆率组合，以允许输出信号的公共电压电平与主机的参考电压的电平相匹配。
12.根据权利要求10所述的方法，还包括：
基于存储在模式寄存器中的压摆率组合的信息来校准输出信号的压摆率。
13.根据权利要求12所述的方法，其中，校准包括：
校准输出信号的下降沿和上升沿中的至少一个。
14.根据权利要求12所述的方法，其中，校准包括：
通过校准用于驱动主驱动器的驱动信号到达主驱动器的时间来校准压摆率。
15.根据权利要求10所述的方法，其中，主驱动器包括用于实现低电压摆幅端接逻辑(LVSTL)方案、伪开漏(POD)方案或串联短线端接逻辑(SSTL)方案的接口的结构。
16.一种存储系统，包括：
存储设备，包括主驱动器，并且被配置为基于压摆率组合的信息来校准由主驱动器生成的输出信号的压摆率；以及
存储器控制器，被配置为基于主驱动器的输出电阻值的改变和存储器控制器的片内端接电路的电阻值的改变来测量输出信号的公共电压电平，并且基于测量结果生成输出信号的压摆率组合的信息，以允许输出信号的公共电压电平与存储器控制器的参考电压的电平相匹配。
17.根据权利要求16所述的存储系统，其中，主驱动器包括用于实现低电压摆幅端接逻辑(LVSTL)方案、伪开漏(POD)方案或串联短线端接逻辑(SSTL)方案的接口的结构。
18.根据权利要求16所述的存储系统，其中，片内端接电路包括伪开漏(POD)端接方案、中心抽头端接(CTT)方案或接地端接方案的端接电路。
19.根据权利要求16所述的存储系统，其中，存储设备被配置为校准输出信号的下降沿和上升沿中的至少一个。
20.根据权利要求16所述的存储系统，其中，存储设备包括：
模式寄存器，被配置为存储压摆率组合的信息。
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