CN110990305B - 存储控制物理接口、数据传输装置及数据传输系统 - Google Patents

Abstract

本申请公开了一种存储控制物理接口、数据传输装置及数据传输系统，涉及数据传输技术领域。其中，所述数据传输装置通过充分利用存储控制物理接口的逻辑工艺性能优势，采用第一摆幅将待写入DRAM的数据从存储控制物理接口传输到DRAM；同时，结合DRAM工艺的性能，采用第二摆幅将DRAM中存储的数据传输到存储控制物理接口以对DRAM中的数据进行读取(其中，第二摆幅小于第一摆幅)，使得该装置相对于现有技术中采用相同信号摆幅进行数据传输的装置而言，可以在提高数据传输效果的同时，保证DRAM的整体性能，从而降低DRAM在接收到数据后的识别难度，提高数据的存取速度。

Description

存储控制物理接口、数据传输装置及数据传输系统

技术领域

本申请涉及数据传输技术领域，具体而言，涉及一种存储控制物理接口、数据传输装置及数据传输系统。

背景技术

随着处理器技术的快速发展，存储器带宽已经成为高性能运算系统中的关键瓶颈因素。目前，提高存储带宽的方法主要有两个：

一是增加存储连接的数量：

二是提高每个存储连接中数据的传输速率。

由于增加存储连接数量会显著增加封装成本，所以当前大量的研究主要放在如何去提高存储器接口系统的数据传输速率。

随着JEDEC(Joint Electron Device Engineering Council，电子器件工程联合委员会)接口标准的不断升级，存储器支持的数据传输速率也不断提升，从DDR3的1600Mbps，到DDR4的4266Mbps，然后从GDDR5的10Gbps，到GDDR6的16Gbps。

其中，以GDDR6的存储控制物理接口为例，16Gbps的数据传输速率意味着一个UI(Unit Interval，单位时间间隔)的数据位宽只有62.5ps，而如此高频率的数据在经过封装(package)和印刷电路板(PCB，Printed Circuit Board)的传输之后，由于信号在传输通道中会产生高频能量的衰减，信号之间的串扰和反射，从而会使得到达接收端的信号完整性变得很差，数据眼图基本闭合，以致于接收端无法正常识别数据信号。

发明内容

本申请实施例通过提供一种存储控制物理接口、数据传输装置及数据传输系统，解决了数据在高速传输过程中由于能量衰减、信号串扰和反射导致接收端无法正常识别数据信号的问题。

为了实现上述目的，本申请较佳实施例采用的技术方案如下：

第一方面，本申请实施例提供一种存储控制物理接口，所述存储控制物理接口包括接收模块及发送模块；

所述发送模块与DRAM的接收端连接，用于向所述DRAM的接收端发送具有第一摆幅的待写入数据；

所述接收模块与所述DRAM的发送端连接，用于从所述DRAM的发送端接收具有第二摆幅的读出数据，其中，所述第二摆幅小于所述第一摆幅。

可选地，在本申请的一种实施例中，所述发送模块包括上拉处理电路、下拉处理电路及输出引脚；其中，

所述上拉处理电路包括相互连接的第一驱动单元及第二驱动单元，所述第一驱动单元用于根据上拉信号生成第一驱动信号，以驱动所述第二驱动单元；

所述下拉处理电路包括相互连接的第三驱动单元及第四驱动单元，所述第三驱动单元用于根据下拉信号生成第二驱动信号，以驱动所述第四驱动单元；

所述输出引脚连接所述第二驱动单元的输出端及所述第四驱动单元的输出端均，用于输出所述待写入数据。

可选地，在本申请的一种实施例中，所述第二驱动单元包括第一MOS管及第一电阻，所述第四驱动单元包括第二MOS管及第二电阻，所述第二电阻的阻值小于所述第一电阻的阻值；其中，

所述第一MOS管的栅极用于接收所述第一驱动信号，所述第一MOS管的源极连接所述存储控制物理接口的供电电源，所述第一MOS管的漏极连接所述第一电阻的一端；

所述第二MOS管的栅极用于接收所述第二驱动信号，所述第二MOS管的源极连接所述第二电阻的一端，所述第二MOS管的漏极连接公共端；

所述第一电阻的另一端和所述第二电阻的另一端连接所述输出引脚。

可选地，在本申请的一种实施例中，所述第二驱动单元的数量为两个以上，所述第四驱动单元的数量为两个以上，两个以上所述第二驱动单元并联，两个以上所述第四驱动单元并联；其中，

两个以上所述第二驱动单元构成的上拉阻值为48ohm～60ohm，两个以上所述第四驱动单元构成的下拉阻值为15ohm～40ohm。

可选地，在本申请的一种实施例中，所述上拉处理电路还包括第一时序控制模块，所述下拉处理电路还包括第二时序控制模块；其中，

所述第一时序控制模块与所述第一驱动单元连接，用于控制所述第一驱动单元的压摆率；

所述第二时序控制模块与所述第三驱动单元连接，用于控制所述第三驱动单元的压摆率。

可选地，在本申请的一种实施例中，所述发送模块还包括去加重电路；

所述去加重电路连接所述上拉处理电路及所述下拉处理电路，用于对所述待写入数据进行去加重处理。

可选地，在本申请的一种实施例中，所述发送模块还包括预加重电路；

所述预加重电路连接所述上拉处理电路及所述下拉处理电路，用于对所述待写入数据进行预加重处理。

可选地，在本申请的一种实施例中，所述接收模块包括判决反馈均衡器；

所述判决反馈均衡器用于对所述读出数据进行均衡处理，以补偿所述读出数据在传输过程中所产生的能量损失。

第二方面，本申请实施例还提供一种数据传输装置，所述装置包括DRAM及如上任一项所述的存储控制物理接口，所述存储控制物理接口包括接收模块及发送模块，所述DRAM包括接收端及发送端；

所述发送模块与所述DRAM的接收端连接，所述接收模块与所述DRAM的发送端连接；

所述发送模块用于将待写入数据以第一摆幅发送到所述DRAM进行存储；

所述DRAM用于将存储的数据以第二摆幅发送到所述接收模块，以读出所述DRAM中存储的数据，其中，所述第二摆幅小于所述第一摆幅。

第三方面，本申请实施例还提供一种数据传输系统，所述系统处理器及如上所述的数据传输装置；其中，

所述处理器通过所述存储控制物理接口与所述DRAM连接，以读取所述DRAM中存储的数据或向所述DRAM写入数据。

相对于现有技术而言，本申请实施例中提供的数据传输装置，至少具有如下技术效果或优点：

本申请实施例提供的数据传输装置，通过充分利用存储控制物理接口的逻辑工艺性能优势，采用第一摆幅将待写入DRAM的数据从存储控制物理接口传输到DRAM；同时，结合DRAM工艺的性能，采用第二摆幅将DRAM中存储的数据传输到存储控制物理接口以对DRAM中的数据进行读取(其中，第二摆幅小于第一摆幅)，使得该装置相对于现有技术中采用相同信号摆幅进行数据传输的装置而言，可以在提高数据传输效果的同时，保证DRAM的整体性能，从而降低DRAM在接收到数据后的识别难度，提高数据的存取速度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的数据传输装置的结构示意图；

图2为本申请的一种实施例提供的存储控制物理接口中发送模块的电路结构示意图；

图3为本申请另一种实施例提供的存储控制物理接口中发送模块的电路结构示意图。

具体实施方式

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。在不冲突的情况下，下述实施例及实施例中的特征可以相互组合。

需要说明的是，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

除此之外，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，也可以是可拆卸连接；可以是直接相连，也可以通过中间媒介间接相连；可以是一体地连接，也可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

目前，由于存储器数据传输速率的提升，数据频率也在不断提高。然而，高频率的数据在经过封装(package)和印刷电路板(PCB，Printed Circuit Board)的传输之后，由于信号在传输通道中会产生高频能量的衰减，信号之间的串扰和反射，从而会使得到达接收端的信号完整性变得很差，数据眼图基本闭合，以致于接收端无法正常识别数据信号。

针对上述问题，本申请提供一种存储控制物理接口、数据传输装置及数据传输系统，以提高数据在高速传输的情况下到达接收端后的完整性。

参照图1，为本申请实施例提供的数据传输装置的结构示意图。该装置包括动态随机存取存储器DRAM(Dynamic RandomAccess Memory)及与该DRAM连接的存储控制物理接口，其中，该DRAM包括接收端RX1及发送端TX1，该存储控制物理接口包括接收模块RX2及发送模块TX2。

进一步地，该发送模块TX2与接收端RX1连接，用于以第一摆幅将经由所述存储控制物理接口的数据信号(即待写入数据)传输到DRAM进行存储；

该接收模块RX2与发送端TX1连接，用于以第二摆幅将DRAM中存储的数据(即读出数据)传输到所述接收模块RX2。在本申请实施例中，该第二摆幅小于该第一摆幅。

下面，申请人将对本申请实施例提供的数据传输装置解决上述技术问题的原理进行解释：

由于在数据传输过程中，信号的摆幅(即输出信号的最大电压与最小电压的差值)会直接决定数据到达接收端后的识别效果。具体而言，即信号摆幅越大，信号的特征越明显，接收端在接收到数据信号后的识别难度也就越小；反之，若信号摆幅越小，信号的特征越不明显，甚至在经过能量衰减后还会出现数据眼图闭合的情况，从而导致接收端在接收到数据信号后的识别难度增大甚至无法识别。因此，在本申请实施例中，采用增大信号摆幅的方式来抑制数据信号在传输过程中的能量衰减，从而使得数据信号在传输至接收端后依然保持较大的摆幅，进而降低接收端在接收到数据信号后的识别难度，提高数据的传输速率。

但是，考虑到DRAM工艺中器件的速度慢，功耗大，必须牺牲较大的面积和功耗才能实现与存储控制物理接口一样的信号摆幅增强效果，因此，在本申请实施例中，为了在提高数据传输效果的同时保证DRAM的整体性能，采用上述第一摆幅将经由存储控制物理接口的数据信号传输到DRAM进行存储，采用上述第二摆幅将DRAM中存储的数据经由存储控制物理接口输出，其中，第一摆幅大于第二摆幅。

进一步地，在本申请实施例中，申请人考虑到输出信号的摆幅由发送端输出信号的最大电压和最小电压决定，而该最大电压和最小电压主要受上拉阻值和下拉阻值影响，因此，本申请实施例中可以采用调整上拉阻值和/或下拉阻值的方式以达到增加信号摆幅的目的。

具体地，请参照图2，在本申请实施例中，该存储控制物理接口中的发送模块TX2可以包括上拉处理电路、下拉处理电路及输出引脚DQ。其中，该上拉处理电路包括相互连接的第一驱动单元11和第二驱动单元12，该下拉处理电路包括相互连接的第三驱动单元13及第四驱动单元14，该输出引脚DQ与第二驱动单元12及第四驱动单元14的输出端连接。

本领域技术人员应当理解，在本申请实施例中，该存储控制物理接口还可以包括接口控制芯片，该接口控制芯片可以根据外部设备(如CPU)发送的数据生成相应的上拉信号data1和下拉信号data2，在本申请实施例中，该上拉信号及下拉信号可以包括数据信号和控制信号。

继续参照图2，在本申请实施例中，该上拉信号经过缓冲器处理后输入第一时序控制模块TD1，然后，该第一时序控制模块TD1依次与第一驱动单元11及第二驱动单元12连接。其中，该第一时序控制模块TD1用于控制第一驱动单元11的压摆率，该第一驱动单元11用于对上拉信号进行放大处理，从而使该上拉信号达到驱动该第二驱动单元12的要求(即生成第一驱动信号)。

继续参照图2，在本申请实施例中，该下拉处理信号经过缓冲器处理后输入第二时序控制模块TD2，然后，该第二时序控制模块TD2依次与第三驱动单元和第四驱动单元14连接。其中，该第二时序控制模块TD2用于控制第三驱动单元的压摆率，该第三驱动单元用于对下拉信号进行放大处理，从而使该下拉信号达到驱动该第四驱动单元14的要求(即生成第二驱动信号)。

具体地，在本申请实施例中，该第一驱动单元11可以包括多级放大器，该第二驱动单元12可以包括第一MOS管Q1及第一电阻R1。其中，该第一MOS管Q1的栅极与第一驱动单元11的输出端连接，用于接收第一驱动单元11生成的第一驱动信号，该第一MOS管Q1的源极与存储控制物理接口的供电电源VDDQ连接，该第一MOS管Q1的漏极与该第一电阻R1连接。

同理地，在本申请实施例中，该第三驱动单元13也可以包括多级放大器，该第四驱动单元14可以包括第二MOS管Q2及第二电阻R2。其中，该第二MOS管Q2的栅极与第三驱动单元13的输出端连接，用于接收第三驱动单元13生成的第二驱动信号，该第二MOS管Q2的源极与第二电阻R2连接，该第二MOS管Q2的漏极与公共端连接。

需要说明的是，在本申请实施例中，可以通过将多个第二驱动单元12相并联，从而调整上拉处理电路中的上拉电阻的有效阻值。同理地，也可以通过将多个第四驱动单元14并联，从而调整下拉处理电路中的下拉电阻的阻值。

具体地，在本申请的一种实施例中，每一片所述第二驱动单元12的阻值为240ohm，每一片所述第四驱动单元14的阻值为120ohm，申请人经过试验及仿真得出，当该发送模块TX2中的上拉电阻为60或48ohm，下拉电阻为20ohm时，输出信号的最大电压VOH＝VDDQ，最小电压VOL＝0.25VDDQ，信号摆幅＝0.75*VDDQ＝1.01V(根据JEDEC定义，VDDQ＝1.35V)，此时，到达DRAM接收端RX1的信号眼图较好，从而能够实现较高的数据写入速度。

进一步地，对于DRAM的发送端TX1，由于考虑到DRAM工艺下器件速度慢，功耗大，必须牺牲较大的面积和功耗才能实现与存储控制物理接口一样的信号摆幅增强效果，因此，在本申请实施例中，采用常规的信号摆幅(800mv)将DRAM中存储的数据发送到存储控制物理接口的接收模块RX2，从而使得CPU等外部设备读取到DRAM中存储的数据。

需要说明的是，在本申请实施例中，上述上拉阻值可以是，但不限于60或48ohm，上述下拉电阻可以是，但不限于20ohm。在本申请实施例中，可以将每一片所述第二驱动单元12的阻值校准到240ohm，将每一片所述第四驱动单元14的阻值校准到120ohm(也可以在120ohm和240ohm上下进行微调)，然后根据数据传输通道的阻抗将多个第二驱动单元12或第四驱动单元14并联，从而对上述上拉阻值和下拉阻值进行调节(本实施例中上拉电阻的调节范围为48～60ohm，下拉电阻的调节范围为15～40ohm)。例如，在本申请的一种实施例中，可以6个上述的第四驱动单元14并联，从而使得下拉处理电路中下拉电阻的有效值为20ohm。

进一步地，参照图3，在本申请的一种实施例中，为了降低信号在低频下的能量，以补偿低频信号在传输过程中的衰减量，还可以在该发送模块TX2中增加去加重电路，从而对该发送模块TX2输出的电压信号进行去加重处理。

具体地，在本申请实施例中，该去加重电路包括第一子电路21及第二子电路22，其中，该第一子电路21中包括依次串联的第三时序控制模块TD3、第五驱动单元15、第三MOS管Q3及第三电阻R3，并且，该第三时序控制模块TD3之前，以及该第五驱动单元15与第三MOS管Q3之间可以分别连接一缓冲器。

继续参照图3，在本申请实施例中，该第二子电路22中包括依次串联的第四时序控制模块TD4、第六驱动单元16、第四MOS管Q4及第四电阻R4。同理地，在该第四时序控制模块TD4之前，以及该第六驱动单元16与第四MOS管Q4之间也可以分别连接一缓冲器。

进一步地，该第一子电路21的一端与上述上拉处理电路的输入端连接，另一端与上述上拉处理电路的输出端连接。该第二子电路22的一端与上述下拉处理电路的输入端连接，另一端与上述下拉处理电路的输出端连接。

当第三MOS管Q3闭合时，该第一子电路21与上拉处理电路并联，当第四MOS管Q4闭合时，该第二子电路22与下拉处理电路并联，从而改变输出引脚DQ的输出电压。

在本申请实施例中，可以根据待传输的数据信号时域控制上述第一MOS管Q1、第二MOS管Q2、第三MOS管Q3及第四MOS管Q4的通断，当仅有该第一MOS管Q1与第二MOS管Q2闭合时，输出引脚DQ输出一较高电压，而当该第一MOS管Q1、第二MOS管Q2、第三MOS管Q3及第四MOS管Q4同时闭合时，该第一子电路21与上拉处理电路并联，该第二子电路22与下拉处理电路并联，从而改变输出引脚DQ的输出电压(即相当于对发送模块TX2输出的电压信号进行去加重处理，降低低频信号的能量)。需要说明的是，在本申请实施例中，该第三电阻R3和第四电阻R4的阻值可以根据去加重处理的程度进行选取。

可替换地，在本申请的另一种实施例中，也可以通过在存储控制物理接口的发送模块TX2设置预加重电路，以补偿高频信号在传输过程中的衰减量。其原理与上述的去加重处理类似，因此，此处不再进行赘述。

可选地，在本申请的一种实施例中，为了补偿DRAM发送端TX1输出的数据信号在上述第二摆幅下进行传输所产生的能量损失，还可以在存储控制物理接口的接收模块RX2增加一判决反馈均衡器。具体地，在本实施例中，该判决反馈均衡器可以包括高通滤波器。由于该判决反馈均衡器的应用属于现有技术，本领域技术人员应当理解其应用原理，因此，此处不再进行具体解释。

在本申请的上述实施例中，通过在增大发送模块TX2的输出信号摆幅的同时，采用去加重电路提高信号在高频下的能量，可以进一步抑制信号在传输过程中的能量损失，从而进一步提高DRAM接收端RX1接收到数据后的数据眼图的纵向幅值。换言之，即降低DRAM接收端RX1在接收到数据后的识别难度，从而提高DRAM的数据写入速度。

进一步地，在本申请实施例中，通过在接收模块RX2增加上述判决反馈均衡器，可以补偿DRAM发送端TX1输出的数据信号在上述第二摆幅下进行传输所产生的能量损失，从而降低接收模块RX2在接收到数据后的数据识别难度，进而提高DRAM的数据读取速度。

综上所述，本申请实施例中提供的存储控制物理接口、数据传输装置及数据传输系统相对于现有技术而言，具有如下技术效果或优点：

1.本申请实施例提供的数据传输装置通过充分利用存储控制物理接口的逻辑工艺性能优势，采用第一摆幅将待写入DRAM的数据从存储控制物理接口传输到DRAM；同时，结合DRAM工艺的性能，采用第二摆幅将DRAM中存储的数据传输到存储控制物理接口以对DRAM中的数据进行读取(其中，第二摆幅小于第一摆幅)，使得该装置相对于现有技术中采用相同信号摆幅进行数据传输的装置而言，可以在提高数据传输效果的同时保证DRAM的整体性能，从而降低DRAM在接收到数据后的识别难度，提高数据的存取速度。

2.本申请实施例提供的存储控制物理接口通过在存储控制物理接口的发送模块增加去加重电路，可以进一步提高DRAM接收端接收到的数据效果，从而进一步地降低数据识别难度，提高数据写入DRAM的写入速度。

3.本申请实施例提供的存储控制物理接口通过在存储控制物理接口的接收模块增加判决反馈均衡器，可以补偿DRAM中发送端输出的数据信号在上述第二摆幅下进行传输所产生的能量损失，从而降低接收模块在接收到数据后的数据识别难度，进而提高DRAM的数据读取速度。

此外，本申请实施例还提供一种数据传输系统，该系统包括处理器及如上所述的数据传输装置；其中，所述处理器通过上述的存储控制物理接口与动态随机存取存储器DRAM连接，以读取DRAM中存储的数据或向DRAM中写入数据。

在本申请实施例中，该系统通过采用上述的存储控制物理接口，可以提高数据的存取速度，进而提高系统的存储性能。

需要说明的是，该系统提高数据传输速度的原理可以参照上述的数据传输装置，因此，此处不再进行赘述。

以上所述实施例，仅为本申请的具体实施方式，用以说明本申请的技术方案，而非对其限制，本申请的保护范围并不局限于此，尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本申请实施例技术方案的精神和范围，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种存储控制物理接口，其特征在于，包括接收模块及发送模块；

所述发送模块与DRAM的接收端连接，用于采用调整上拉阻值和/或下拉阻值的方式增加信号摆幅，得到增大后的第一摆幅，并向所述DRAM的接收端发送具有第一摆幅的待写入数据；

所述接收模块与所述DRAM的发送端连接，用于从所述DRAM的发送端接收具有第二摆幅的读出数据，其中，所述第二摆幅小于所述第一摆幅。

2.如权利要求1所述的存储控制物理接口，其特征在于，所述发送模块包括上拉处理电路、下拉处理电路及输出引脚；其中，

所述上拉处理电路包括相互连接的第一驱动单元及第二驱动单元，所述第一驱动单元用于根据上拉信号生成第一驱动信号，以驱动所述第二驱动单元；

所述下拉处理电路包括相互连接的第三驱动单元及第四驱动单元，所述第三驱动单元用于根据下拉信号生成第二驱动信号，以驱动所述第四驱动单元；

所述输出引脚连接所述第二驱动单元的输出端及所述第四驱动单元的输出端，用于输出所述待写入数据。

3.如权利要求2所述的存储控制物理接口，其特征在于，所述第二驱动单元包括第一MOS管及第一电阻，所述第四驱动单元包括第二MOS管及第二电阻，所述第二电阻的阻值小于所述第一电阻的阻值；其中，

所述第一MOS管的栅极用于接收所述第一驱动信号，所述第一MOS管的源极连接所述存储控制物理接口的供电电源，所述第一MOS管的漏极连接所述第一电阻的一端；

所述第二MOS管的栅极用于接收所述第二驱动信号，所述第二MOS管的源极连接所述第二电阻的一端，所述第二MOS管的漏极连接公共端；

所述第一电阻的另一端和所述第二电阻的另一端连接所述输出引脚。

4.如权利要求3所述的存储控制物理接口，其特征在于，所述第二驱动单元的数量为两个以上，所述第四驱动单元的数量为两个以上，两个以上所述第二驱动单元并联，两个以上所述第四驱动单元并联；其中，

两个以上所述第二驱动单元构成的上拉阻值为48ohm～60ohm，两个以上所述第四驱动单元构成的下拉阻值为15ohm～40ohm。

5.如权利要求2所述的存储控制物理接口，其特征在于，所述上拉处理电路还包括第一时序控制模块，所述下拉处理电路还包括第二时序控制模块；其中，

所述第一时序控制模块与所述第一驱动单元连接，用于控制所述第一驱动单元的压摆率；

所述第二时序控制模块与所述第三驱动单元连接，用于控制所述第三驱动单元的压摆率。

6.如权利要求5所述的存储控制物理接口，其特征在于，所述发送模块还包括去加重电路；

所述去加重电路连接所述上拉处理电路及所述下拉处理电路，用于对所述待写入数据进行去加重处理。

7.如权利要求5所述的存储控制物理接口，其特征在于，所述发送模块还包括预加重电路；

所述预加重电路连接所述上拉处理电路及所述下拉处理电路，用于对所述待写入数据进行预加重处理。

8.如权利要求1-7中任一项所述的存储控制物理接口，其特征在于，所述接收模块包括判决反馈均衡器；

所述判决反馈均衡器用于对所述读出数据进行均衡处理，以补偿所述读出数据在传输过程中所产生的能量损失。

9.一种数据传输装置，其特征在于，所述装置包括DRAM及如权利要求1-8中任一项所述的存储控制物理接口，所述存储控制物理接口包括接收模块及发送模块，所述DRAM包括接收端及发送端；

所述发送模块与所述DRAM的接收端连接，所述接收模块与所述DRAM的发送端连接；

所述发送模块用于将待写入数据以第一摆幅发送到所述DRAM进行存储；

所述DRAM用于将存储的数据以第二摆幅发送到所述接收模块，以读出所述DRAM中存储的数据，其中，所述第二摆幅小于所述第一摆幅。

10.一种数据传输系统，其特征在于，所述系统包括处理器及如权利要求9所述的数据传输装置；其中，

所述处理器通过所述存储控制物理接口与所述DRAM连接，以读取所述DRAM中存储的数据或向所述DRAM写入数据。