CN109783420A - 基于fdsoi工艺的采用相位预加重的高速串行发送器 - Google Patents

Abstract

本发明提供基于FDSOI工艺的采用相位预加重的高速串行发送器，本发明包括并串转换电路(A1)、转换数据位提取电路(A2)、转换数据位相位加重电路(A3)、驱动电路(A4)、以及驱动匹配电路(A5)。本申请提供的技术方案能够实现低压下对所发数据的相位预加重的目的，从而抵消一部分传输信道对所传输信号的完整性的损耗，以此来摆脱电源电压对信号高频分量补偿的限制。同时，基于FDSOI工艺背栅可调的效应，提出一种驱动阻抗匹配电路，保证了所发送信号的边沿及幅度的对称性，避免了共模失配影响发送信号的质量。

Description

基于FDSOI工艺的采用相位预加重的高速串行发送器

技术领域

本发明涉及半导体技术领域，特别是涉及基于FDSOI工艺的采用相位预加重的高速串行发送器。

背景技术

随着半导体技术的发展和应用，电子设备的体积越来越小，存取速度越来越快。随之而来的是系统集成度越来越高，系统功耗越来越大。因此对电子设备的低功耗设计提出了更高的要求。

为了弥补信道损耗对所发送信号质量的影响，目前应用于高速串行通信中的发送器电路多采用幅度预加重的方法，预先对输出信号的高频分量进行补偿。通过控制输出电流的大小可以改变串行数据中不同数据位的输出幅度，进而实现幅度预加重。但是这种方法需要较高的电源电压，不利于降低功耗。同时会产生电磁干扰，在工作过程中通过向外辐射电磁信号影响其他电子设备的工作。

也有现有技术采用去加重的方法对输出信号的高频分量进行补偿。这种方法虽然可以降低电源电压，但本质上还是一种基于幅度调制的加重方法，所以当电源电压足够低时，该种方法也会失效。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供基于FDSOI工艺的采用相位预加重的高速串行发送器，用于解决现有技术会产生电磁干扰，在工作过程中通过向外辐射电磁信号影响其他电子设备的工作，以及电源电压足够低时失效等问题。

为实现上述目的及其他相关目的，本发明提供一种基于FDSOI工艺的采用相位预加重的高速串行发送器，其包括：并串转换电路(A1)，其输入端输入时钟信号(CK)和多位并行数据，用于在时钟信号(CK)的控制下将多位并行数据转换为多路串行数据并输出；其中，多路串行数据包括驱动数据(DATA_PRE)、驱动延迟数据(DATA_DLY)、加重数据(DATA_EMP)、和加重延迟数据(DATA_EMP_DLY)；转换数据位提取电路(A2)，其输入端连接并串转换电路(A1)的输出端，用于输入并对驱动数据(DATA_PRE)中需要进行相位加重的数据位使用转换数据位标记信号(OUT_TRANS)进行标记并输出；转换数据位相位加重电路(A3)，其输入端分别连接所述并串转换电路(A1)的输出端以及所述转换数据位提取电路(A2)的输出端，用于分别输入驱动数据(DATA_PRE)和转换数据位标记信号(OUT_TRANS)，以在转换数据位标记信号(OUT_TRANS)的辅助下对驱动数据(DATA_PRE)中的部分数据进行相位加重，并输出相位加重数据(DATA_PHEMP)；所述转换数据位相位加重电路(A3)的输入端还输入相位加重强度控制字(PH_EMP[2：0])，用于调节驱动数据(DATA_PRE)的延迟时间；驱动电路(A4)，其输入端连接转换数据位相位加重电路(A3)的输出端以输入相位加重数据(DATA_PHEMP)，其输入端还输入驱动使能信号(DRV_EN)，以将相位加重数据(DATA_PHEMP)发送至传输信道；驱动匹配电路(A5)，其输出端连接驱动电路(A4)的输入端，用于提供匹配控制电压信号(VMATCH)，以使驱动电路(A4)的上拉电阻和下拉电阻相匹配。

于本发明的一实施例中，所述并串转换电路(A1)包括：第一并串转换电路(PS1)，其输入端输入并行数据偶数位和时钟信号(CK)，以在时钟信号(CK)的上升沿控制下将并行数据偶数位转换成偶数位第一串行数据(EA)；第二并串转换电路(PS2)，其输入端输入并行数据奇数位和时钟信号(CK)，以在时钟信号(CK)的下降沿控制下将并行数据奇数位转换成奇数位第一串行数据(OA)；第一触发器(Q1)，其输入端连接第一并串转换电路(PS1)的输出端并接入时钟信号(CK)，以在时钟信号(CK)的下降沿的触发下产生相对于偶数位第一串行数据(EA)延迟1个数据位周期(T)的偶数位第二串行数据(EB)；第二触发器(Q2)，其输入端连接第一触发器(Q1)的输出端并接入时钟信号(CK)，以在时钟信号(CK)的上升沿触发下产生相对于偶数位第一串行数据(EA)延迟2个数据位周期(T)的偶数位第三串行数据(EC)；第三触发器(Q3)，其输入端连接第二并串转换电路(PS2)的输出端并接入时钟信号(CK)，以在时钟信号(CK)的上升沿触发下产生相对于奇数位第一串行数据(OA)延迟1个数据位周期(T)的奇数位第二位串行数据(OB)；第四触发器(Q4)，其输入端连接第三触发器(Q3)的输出端并接入时钟信号(CK)，以在时钟信号(CK)的下降沿触发下产生相对于奇数位第一串行数据(OA)延迟2个数据位周期(T)的奇数位第三串行数据(OC)。

于本发明的一实施例中，所述并串转换电路(A1)还包括：第一二选一选择器(MUX1)，其输入端分别接入偶数位第一串行数据(EA)、奇数位第一串行数据(OA)、以及时钟信号(CK)，其输出端输出驱动数据(DATA_PRE)；其中，第一二选一选择器(MUX1)在时钟信号(CK)为低电平时将偶数位第一串行数据(EA)输出为驱动数据(DATA_PRE)，并在时钟信号(CK)为高电平时将奇数位第一串行数据(OA)输出为驱动数据(DATA_PRE)；第二二选一选择器(MUX2)，其输入端分别接入偶数位第二串行数据(EB)、奇数位第二串行数据(OB)、和时钟信号(CK)，其输出端输出驱动延迟数据(DATA_DLY)；其中，第二二选一选择器(MUX2)在时钟信号(CK)为低电平时将奇数位第二串行数据(OB)输出为驱动延迟数据(DATA_DLY)，并在时钟信号(CK)为高电平时将偶数位第二串行数据(EB)输出为驱动延迟数据(DATA_DLY)；第一反相器(INV1)，其输入端连接第二二选一选择器(MUX2)的输出端，用于将驱动延迟数据(DATA_DLY)反相传输为加重数据(DATA_EMP)；第三二选一选择器(MUX3)，其输入端分别接入偶数位第三串行数据(EC)、奇数位第三串行数据(OC)、和时钟信号(CK)；第二反相器(INV2)，其输入端连接第三二选一选择器(MUX3)；其中，当时钟信号(CK)为低电平时，第三二选一选择器(MUX3)通过第二反相器(INV2)将偶数位第三串行数据(EC)输出为加重延迟数据(DATA_EMP_DLY)；当时钟信号(CK)为高电平时，第三二选一选择器(MUX3)通过第二反相器(INV2)将奇数位第三串行数据(OC)输出为加重延迟数据(DATA_EMP_DLY)。

于本发明的一实施例中，所述转换数据位提取电路(A2)包括：第一同或门(XNOR1)，其输入端输入驱动数据(DATA_PRE)与加重数据(DATA_EMP)；第一异或门(XOR1)，其输入端输入加重延迟数据(DATA_EMP_DLY)与驱动延迟数据(DATA_DLY)；第一与门(AND1)，其输入端分别连接第一同或门(XNOR1)的输出端和第一异或门(XOR1)的输出端，其输出端输出为所述数据转换位标记信号(OUT_TRANS)。

于本发明的一实施例中，所述转换数据位相位加重电路(A3)包括：第一延迟单元(DLY1)，其输入端输入驱动数据(DATA_PRE)，其输出端输出相位延迟数据(DATA_PHDLY)；第一延迟单元(DLY1)的输入端还输入相位加重强度控制字(PH_EMP[2：0])，用于调节第一延迟单元(DLY1)的延迟时间；第五触发器(Q5)，其输入端连接第一延迟单元(DLY1)的输出端，以输入相位延迟数据(DATA_PHDLY)，以使需要相位加重的数据位提前ΔT跳变；第五触发器(Q5)的输入端还连接转换数据位提取电路(A2)的输出端，以输入数据转换位标记信号(OUT_TRANS)；第二与门(AND2)，分别输入数据转换位标记信号(OUT_TRANS)和第五触发器(Q5)的输出端；第三与门(AND3)，分别输入相位延迟数据(DATA_PHDLY)以及数据转换位标记信号(OUT_TRANS)经过第三反相器(INV3)后的输出信号；第一或门(OR1)，其输入端分别连接第二与门(AND2)的输出端和第三与门(AND3)的输出端，其输出端输出为相位加重数据(DATA_PHEMP)；其中，第五触发器(Q5)的时钟输入端由数据转换位标记信号(OUT_TRANS)控制；当数据转换位标记信号(OUT_TRANS)为逻辑高时，相位加重数据(DATA_PHEMP)输出驱动数据(DATA_PRE)中当前被加重的数据位；当数据转换位标记信号(OUT_TRANS)为逻辑低时，相位加重数据(DATA_PHEMP)输出相位延迟数据(DATA_PHDLY)，以表示无数据位被加重。

于本发明的一实施例中，所述驱动电路(A4)包括：多个相互并联的驱动单元(DRV_CELL)，各驱动单元(DRV_CELL)的输入端输入来自转换数据位相位加重电路(A3)的相位加重数据(DATA_PHEMP)、来自驱动匹配电路(A5)的匹配控制电压信号(VMATCH)以及驱动电路使能信号(DRV_EN)；其中，驱动电路使能信号(DRV_EN)通过第四反相器(INV4)产生反向使能信号(ENB)，反向使能信号(ENB)通过第五反相器(INV5)产生产生正向使能信号(EN)。

于本发明的一实施例中，所述驱动单元(DRV_CELL)包括：第一PMOS(M1)，其源极和背栅连接电源(AVDD)，其栅极连接到反向使能信号(ENB)；第二PMOS(M2)，其源极连接第一PMOS(M1)的漏极，其背栅连接电源(AVDD)；第一NMOS(M3)，其漏极通过相互串联的第一电阻(R1)与第二电阻(R2)与第二PMOS(M2)的漏极连接，其栅极与第二PMOS(M2)的栅极连接以共同受相位加重数据(DATA_PHEMP)的控制，其背栅连接到匹配控制电压信号(VMATCH)；第二NMOS(M4)，其漏极连接第一NMOS(M3)的源极，其栅极连接到正向使能信号(EN)，其源极和背栅都连接到参考地。

于本发明的一实施例中，所述驱动匹配电路(A5)包括：第三PMOS(M5)，其源极和背栅连接电源(AVDD)，其栅极连接到参考地；第四PMOS(M6)，其源极连接第三PMOS(M5)的漏极，其背栅连接电源(AVDD)，其栅极连接到参考地，其漏极连接第三电阻(R3)；第三电阻(R3)与第四电阻(R4)串联；第三NMOS(M7)，其漏极连接第四电阻(R4)，其栅极连接到电源(AVDD)；第四NMOS(M8)，其漏极连接到第三NMOS(M7)的源极，其栅极连接到电源(AVDD)，其源极和背栅都连接到参考地；第一运算放大器(OP1)，其正输入端与第三电阻(R3)与第四电阻(R4)的连接点相连，其负输入端与第五电阻(R5)与第六电阻(R6)的连接点相连。

于本发明的一实施例中，所述第一运算放大器(OP1)将匹配控制电压信号(VMATCH)输出给驱动单元(DRV_CELL)，用于实现各驱动单元(DRV_CELL)的上拉支路和下拉支路之间的阻抗匹配；其中，驱动单元(DRV_CELL)的上拉支路包括第一PMOS(M1)、第二PMOS(M2)、第一电阻(R1)组成；驱动单元(DRV_CELL)的下拉支路包括第一NMOS(M3)、第二NMOS(M4)、第一电阻(R2)。

于本发明的一实施例中，所述第一运算放大器(OP1)连接第三NMOS(M7)的背栅，以实现驱动匹配电路(A5)的上拉支路和下拉支路之间的阻抗匹配；其中，驱动匹配电路(A5)的上拉支路包括第三PMOS(M5)、第四PMOS(M6)、第三电阻(R3)，驱动匹配电路(A5)的下拉支路包括第三NMOS(M7)、第四NMOS(M8)、第四电阻(R4)。

为实现上述目的及其他相关目的，本发明提供一种高速串行发送器，其包括所述基于FDSOI工艺的采用相位预加重的高速串行发送器。

如上所述，本发明的基于FDSOI工艺的采用相位预加重的高速串行发送器，具有以下有益效果：本申请的技术方案包括并串转换电路(A1)、转换数据位提取电路(A2)、转换数据位相位加重电路(A3)、驱动电路(A4)、以及驱动匹配电路(A5)。本申请提供的技术方案能够实现低压下对所发数据的相位预加重的目的，从而抵消一部分传输信道对所传输信号的完整性的损耗，以此来摆脱电源电压对信号高频分量补偿的限制。同时，基于FDSOI工艺背栅可调的效应，提出一种驱动阻抗匹配电路，保证了所发送信号的边沿及幅度的对称性，避免了共模失配影响发送信号的质量。

附图说明

图1显示为本发明实施例中的基于FDSOI工艺的采用相位预加重的高速串行发送器的拓扑结构示意图。

图2a～2d显示为本发明实施例中并串转换电路(A1)的内部结构示意图。

图3显示为本发明实施例中四路串行数据之间的时序关系图。

图4显示为本发明实施例中转换数据位提取电路(A2)内部的内部结构示意图。

图5显示为本发明实施例中驱动数据(DATA_PRE)与数据转换位标记信号(OUT_TRANS)之间的时序关系图。

图6显示为本发明实施例中驱动数据(DATA_PRE)与相位加重数据(DATA_PHEMP)之间的时序关系图。

图7显示为本发明实施例中转换数据位相位加重电路(A3)的内部结构示意图。

图8显示为本发明实施例中驱动电路(A4)的内部结构示意图。

图9显示为本发明实施例中驱动单元(DRV_CELL)的内部结构示意图。

图10显示为本发明实施例中驱动匹配电路(A5)的内部结构示意图。

图11显示为本发明实施例中基于FDSOI工艺的采用相位预加重的高速串行发送器的仿真结果示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，在下述描述中，参考附图，附图描述了本申请的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本申请的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本申请的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本申请。空间相关的术语，例如“上”、“下”、“左”、“右”、“下面”、“下方”、“下部”、“上方”、“上部”等，可在文中使用以便于说明图中所示的一个元件或特征与另一元件或特征的关系。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“固持”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。

随着半导体技术的发展和应用，电子设备的体积越来越小，存取速度越来越快。随之而来的是系统集成度越来越高，系统功耗越来越大。因此对电子设备的低功耗设计提出了更高的要求。为了弥补信道损耗对所发送信号质量的影响，现有技术通过控制输出电流的大小可以改变串行数据中不同数据位的输出幅度，或者采用去加重的方法对输出信号的高频分量进行补偿，但是前者会产生电磁干扰，在工作过程中通过向外辐射电磁信号影响其他电子设备的工作，后者当电源电压足够低时，该种方法也会失效。

鉴于上述存在于现有技术中的种种问题，本申请提供基于FDSOI工艺的采用相位预加重的高速串行发送器，能够实现低压下对所发数据的相位预加重的目的，从而抵消一部分传输信道对所传输信号的完整性的损耗。

如图1所示，展示本申请一实施例中的基于FDSOI工艺的采用相位预加重的高速串行发送器的拓扑结构示意图。所述发送器电路包括：并串转换电路(A1)、转换数据位提取电路(A2)、转换数据位相位加重电路(A3)、驱动电路(A4)、以及驱动匹配电路(A5)。

并串转换电路(A1)用于将输入的多位并行数据转换为多路串行数据并输出。以图1为例，所述并串转换电路(A1)的输入端输入10位并行数据以及时钟信号(CK)。所述并串转换电路(A1)在时钟信号(CK)的控制下将输入的10位并行数据转换为4路串行数据后输出，分别为加重延迟数据(DATA_EMP_DLY)、加重数据(DATA_EMP)、驱动延迟数据(DATA_DLY)、以及驱动数据(DATA_PRE)。

转换数据位提取电路(A2)的输入端连接所述所述并串转换电路(A1)的输出端，即转换数据位提取电路(A2)的4组输入信号分别接入加重延迟数据(DATA_EMP_DLY)、加重数据(DATA_EMP)、驱动延迟数据(DATA_DLY)、以及驱动数据(DATA_PRE)。转换数据位提取电路(A2)的作用在于将驱动数据(DATA_PRE)中需要进行相位加重的数据位使用转换数据位标记信号(OUT_TRANS)进行标记并输出。

转换数据位相位加重电路(A3)的输入端分别连接并串转换电路(A1)的输出端和转换数据位提取电路(A2)的输出端，用于分别输入驱动数据(DATA_PRE)和转换数据位标记信号(OUT_TRANS)。转换数据位相位加重电路(A3)的输入端还输入相位加重强度控制字(PH_EMP[2：0])。转换数据位相位加重电路(A3)的输出端输出信号相位加重数据(DATA_PHEMP)。转换数据位相位加重电路(A3)的作用是在转换数据位标记信号(OUT_TRANS)的辅助下对驱动数据(DATA_PRE)中的部分数据位进行相位加重。

驱动电路(A4)的输入端分别连接转换数据位相位加重电路(A3)的输出端和驱动匹配电路(A5)的输出端，用于分别输入相位加重数据(DATA_PHEMP)和匹配控制电压信号(VMATCH)。驱动电路(A4)的输入端还输入驱动使能信号(DRV_EN)。驱动电路(A4)的输出端输出驱动信号(OUT)。驱动电路(A4)的作用是将相位加重数据(DATA_PHEMP)发送到传输信道。

驱动匹配电路(A5)用于为驱动电路(A4)提供匹配控制电压信号(VMATCH)，作用是使驱动电路(A4)的上拉电阻和下拉电阻相匹配。

如图2a～2d所示，展示本申请一实施例中并串转换电路(A1)的内部结构示意图。如图2a所示，输入的并行数据中的偶数位通过第一并串转换电路(PS1)在时钟信号(CK)的上升沿控制下转换成偶数位第一串行数据(EA)。第一并串转换电路(PS1)的输出端连接到第一触发器(Q1)的输入端，并在时钟信号(CK)的下降沿的触发下产生相对于偶数位第一串行数据(EA)延迟1个数据位周期(T)的偶数位第二串行数据(EB)。第一触发器(Q1)的输出端连接到第二触发器(Q2)的输入端，并在时钟信号(CK)的上升沿触发下产生相对于偶数位第一串行数据(EA)延迟2个数据位周期(T)的偶数位第三串行数据(EC)。

输入的并行数据中的奇数位通过第二并串转换电路(PS2)在时钟信号(CK)的下降沿控制下转换成奇数位第一串行数据(OA)。第二并串转换电路(PS2)的输出端连接到第三触发器(Q3)的输入端，并在时钟信号(CK)的上升沿触发下产生相对于奇数位第一串行数据(OA)延迟1个数据位周期(T)的奇数位第二位串行数据(OB)。第三触发器(Q3)的输出端连接到第四触发器(Q4)的输入端，并在时钟信号(CK)的下降沿触发下产生相对于奇数位第一串行数据(OA)延迟2个数据位周期(T)的奇数位第三串行数据(OC)。

结合图2a和图2b可知，偶数位第一串行数据(EA)接到第一二选一选择器(MUX1)的0输入端，奇数位第一串行数据(OA)接到第一二选一选择器(MUX1)的1输入端，第一二选一选择器的控制端(S)连接到时钟信号(CK)，第一二选一选择器(MUX1)的输出端连接到驱动数据(DATA_PRE)。当时钟信号(CK)为低电平时，第一二选一选择器(MUX1)将偶数位第一串行数据(EA)输出到驱动数据(DATA_PRE)；当时钟信号(CK)为高电平时，第一二选一选择器(MUX1)将奇数位第一串行数据(OA)输出到驱动数据(DATA_PRE)。

结合图2a和图2c可知，奇数位第二串行数据(OB)接到第二二选一选择器(MUX2)的0输入端，偶数位第二串行数据(EB)接到第二二选一选择器(MUX2)的1输入端，第二二选一选择器(MUX2)的控制端(S)连接到时钟信号(CK)，第二二选一选择器(MUX2)的输出端连接至驱动延迟数据(DATA_DLY)。第一反相器(INV1)的输入端连接至驱动延迟数据(DATA_DLY)，输出端连接至加重数据(DATA_EMP)。当时钟信号(CK)为低电平时，第二二选一选择器(MUX2)将奇数位第二串行数据(OB)输出到驱动延迟数据(DATA_DLY)；当时钟信号(CK)为高电平时，第二二选一选择器(MUX2)将偶数位第二串行数据(EB)输出到驱动延迟数据(DATA_DLY)。驱动延迟数据(DATA_DLY)通过第一反相器(INV1)输出到加重数据(DATA_EMP)。

结合图2a和图2d可知，偶数位第三串行数据(EC)接到第三二选一选择器(MUX3)的0输入端，奇数位第三串行数据(OC)接到第三二选一选择器(MUX3)的1输入端，第三二选一选择器的控制端(S)连接到时钟信号(CK)，第三二选一选择器(MUX3)的输出端连接到第二反相器(INV2)，第二反相器(INV2)的输出端连接至加重延迟数据(DATA_EMP_DLY)。当时钟信号(CK)为低电平时，第三二选一选择器(MUX3)通过第二反相器(INV2)将偶数位第三串行数据(EC)输出到加重延迟数据(DATA_EMP_DLY)；当时钟信号(CK)为高电平时，第三二选一选择器(MUX3)通过第二反相器(INV2)将奇数位第三串行数据(OC)输出到加重延迟数据(DATA_EMP_DLY)。

需要说明的是，由于偶数位第二串行数据(EB)比偶数位第一串行数据(EA)延迟1个数据位周期，奇数位第二位串行数据(OB)比奇数位第一串行数据(OA)延迟1个数据位周期(T)，因此，驱动延迟数据(DATA_DLY)比驱动数据(DATA_PRE)延迟半个时钟(CK)周期。同理，加重延迟数据(DATA_EMP_DLY)比加重数据(DATA_EMP)延迟半个时钟(CK)周期。此外，由于驱动延迟数据(DATA_DLY)经第一反相器(INV1)后输出至加重数据(DATA_EMP)，因此，加重数据(DATA_EMP)的逻辑值与驱动延迟数据(DATA_DLY)相反。四路串行数据，即加重延迟数据(DATA_EMP_DLY)、加重数据(DATA_EMP)、驱动延迟数据(DATA_DLY)、驱动数据(DATA_PRE)之间的时序关系如图3所示。

如图4所示，展示本申请一实施例中转换数据位提取电路(A2)内部的结构示意图。为方便本领域技术人员理解，现结合图1和图4做详细的解释说明。转换数据位提取电路(A2)将驱动数据(DATA_PRE)需要进行相位加重的数据位使用转换数据位标记信号(OUT_TRANS)进行标记。

具体的，驱动数据(DATA_PRE)与加重数据(DATA_EMP)分别连接至第一同或门(XNOR1)的输入端，加重延迟数据(DATA_EMP_DLY)与驱动延迟数据(DATA_DLY)分别连接到第一异或门(XOR1)的输入端。第一同或门(XNOR1)的输出端和第一异或门(XOR1)的输出端分别连接到第一与门(AND1)的两个输入端，第一与门(AND1)的输出端连接到数据转换位标记信号(OUT_TRANS)。

数据转换位标记信号通过逻辑高来指示驱动数据(DATA_PRE)中需要进行相位加重的数据位，其作用方式如图5所示。由于，驱动延迟数据(DATA_DLY)比驱动数据(DATA_PRE)延迟半个时钟(CK)周期，加重延迟数据(DATA_EMP_DLY)比加重数据(DATA_EMP)延迟半个时钟(CK)周期，且加重数据(DATA_EMP)的逻辑值与驱动延迟数据(DATA_DLY)相反。因此，由异或门、同或门的真值表可知，当驱动数据(DATA_PRE)中出现连续的两个或两个以上相同逻辑值的数据位(N≥2，或M≥2)且紧随N(或M)个相同逻辑值的数据位之后的第一个数据位发生逻辑值反方向跳变，则逻辑值发生反方向跳变后的第一个数据位就是使数据转换位标记信号(OUT_TRANS)输出逻辑高的数据位。数据转换位标记信号(OUT_TRANS)高电平有效，其有效时间为一个数据位周期(T)，在一个数据位周期(T)后数据转换位标记信号(OUT_TRANS)重新变为低电平，直到下一次触发才会重新变为高电平，然后高电平持续一个数据位周期(T)后，数据转换位标记信号(OUT_TRANS)再次变为低电平。

转换数据位相位加重电路(A3)通过转换数据位标记信号(OUT_TRANS)的辅助，对驱动数据(DATA_PRE)中的与转换数据位标记信号(OUT_TRANS)逻辑高对应的数据位进行相位加重。驱动数据(DATA_PRE)与相位加重数据(DATA_PHEMP)的区别如图6所示，为了减小传输信道对信号完整性的损耗，需要将驱动数据(DATA_PRE)中与数据转换位标记信号(OUT_TRANS)逻辑高对应的数据位的有效时间延长，使其大于一个正常的数据位周期(T)，但小于两个正常的数据位周期(T)。在本发明中，增加数据位有效时间的方法是使该位数据的有效时刻提前，最终输出的相位加重数据(DATA_PHEMP)的效果等价于并串转换中在部分时刻使采样时钟(CK)的相位提前。

其中，与数据转换位标记信号(OUT_TRANS)逻辑高对应的驱动数据(DATA_PRE)中的数据位就是需要被提前采样的数据位。转换数据位相位加重电路(A3)包含三组输入信号，分别为驱动数据(DATA_PRE)、数据转换位标记信号(OUT_TRANS)以及相位加重强度控制字(PH_EMP[2：0])，输出为相位加重数据(DATA_PHEMP)。

转换数据位相位加重电路(A3)的内部电路如图7所示：驱动数据(DATA_PRE)经过第一延迟单元(DLY1)后产生相位延迟数据(DATA_PHDLY)，其中延迟时间为ΔT。相位延迟数据(DATA_PHDLY)接到第五触发器(Q5)的数据输入端(D)，第五触发器(Q5)的时钟输入端(CLK)由数据转换位标记信号(OUT_TRANS)控制，第五触发器(Q5)的反向输出端和数据转换位标记信号(OUT_TRANS)分别接到第二与门(AND2)的两个输入端。第三与门(AND3)的两个输入端分别接相位延迟数据(DATA_PHDLY)以及数据转换位标记信号(OUT_TRANS)经过第三反相器(INV3)后的输出。第二与门(AND2)的输出端和第三与门(AND3)的输出端分别接第一或门(OR1)的两个输入端，第一或门(OR1)的输出端接相位加重数据(DATA_PHEMP)。

具体的，当数据转换位标记信号(OUT_TRANS)为逻辑高时，说明与数据转换位标记信号(OUT_TRANS)逻辑高对应的驱动数据(DATA_PRE)中的这一位数据的相位应该被加重，所以此时的相位加重数据(DATA_PHEMP)来自于第五触发器(Q5)的输出。通过第五触发器(Q5)采样相位延迟数据(DATA_PHDLY)可以使需要相位加重的数据位提前ΔT跳变。当数据转换位标记信号(OUT_TRANS)为逻辑低时，说明没有数据位的相位需要被加重，所以此时的相位加重数据(DATA_PHEMP)来自于相位延迟数据(DATA_PHDLY)。相位加重的强度可以通过调节驱动数据(DATA_PRE)与相位延迟数据(DATA_PHDLY)之间的延迟时间ΔT来实现。因此，引入相位加重强度控制字(PH_EMP[2：0])来调节第一延迟单元(DLY1)的延迟时间。

如图8所示，展示本申请一实施例中驱动电路(A4)内部的电路结构示意图。驱动电路(A4)用来将相位加重数据(DATA_PHEMP)发送到传输信道，其包含三组输入信号，分别为来自转换数据位相位加重电路(A3)的相位加重数据(DATA_PHEMP)，来自驱动匹配电路(A5)的匹配控制电压信号(VMATCH)以及驱动电路使能信号(DRV_EN)，输出信号为驱动信号(OUT)。

驱动电路使能信号(DRV_EN)通过第四反相器(INV4)和第五反相器(INV5)产生正向使能信号(EN)和反向使能信号(ENB)。驱动电路由K个驱动单元(DRV_CELL)并联而成，K的具体值取决于传输协议对输出阻抗的要求以及每个驱动单元的输出阻抗。驱动单元(DRV_CELL)的内部电路如图9所示，每个驱动单元(DRV_CELL)包含四组输入，分别为正向使能信号(EN)，反向使能信号(ENB)，相位加重数据(DATA_PHEMP)，匹配控制电压信号(VMATCH)。

其中，第一PMOS(M1)的源极和背栅连接电源(AVDD)，第一PMOS(M1)的栅极连接到反向使能信号(ENB)，第一PMOS(M1)的漏极连接第二PMOS(M2)的源极。第二PMOS(M2)的背栅连接电源(AVDD)，第二PMOS(M2)的漏极连接第一电阻(R1)，第一电阻(R1)与第二电阻(R2)串联，第二电阻(R2)与第一NMOS(M3)的漏极连接。

第一NMOS(M3)的栅极与第二PMOS(M2)的栅极连接到一起，二者同时受相位加重数据(DATA_PHEMP)的控制。第一NMOS(M3)的背栅连接到参考地，源极连接到第二NMOS(M4)的漏极。第二NMOS(M4)的栅极连接到正向使能信号(EN)，源极和背栅都连接到参考地。当驱动电路开始工作时，正向使能使能(EN)保持为逻辑高，反向使能信号(ENB)保持为逻辑低，相位加重数据(DATA_PHEMP)控制第二PMOS(M2)和第一NMOS(M3)的导通状态，从而实现驱动信号(OUT)的逻辑高和逻辑低。

驱动匹配电路(A5)的功能是使驱动单元(DRV_CELL)的上拉支路(由第一PMOS(M1)、第二PMOS(M2)、第一电阻(R1)组成)和下拉支路(由第一NMOS(M3)、第二NMOS(M4)、第一电阻(R2)组成)的阻抗相同。

本发明中，通过调节驱动单元(DRV_CELL)的第一NMOS(M3)的背栅实现上拉之路与下拉之路的阻抗匹配，具体连接关系由图10所示。第三PMOS(M5)的源极和背栅连接电源(AVDD)，第三PMOS(M5)的栅极连接到参考地，第三PMOS(M5)的漏极连接第四PMOS(M6)的源极。第四PMOS(M6)的背栅连接电源(AVDD)，栅极连接到参考地，漏极连接第三电阻(R3)，第三电阻(R3)与第四电阻(R4)串联，第四电阻(R4)与第三NMOS(M7)的漏极连接。第三NMOS(M7)的栅极连接到电源(AVDD)，第三NMOS(M7)的背栅连接到第一运算放大器(OP1)的输出端(VMATCH)，源极连接到第四NMOS(M8)的漏极。第四NMOS(M8)的栅极连接到电源(AVDD)，源极和背栅都连接到参考地。第五电阻(R5)一端连接到电源(AVDD),另一端与第六电阻(R6)相连，第六电阻(R6)的另一端则连接到参考地。第三电阻(R3)与第四电阻(R4)的连接点连接到第一运算放大器(OP1)的正输入端，第五电阻(R5)与第六电阻(R6)的连接点连接到第一运算放大器(OP1)的负输入端。通过第一运算放大器(OP1)形成的负反馈结构来调节第三NMOS(M7)的背栅，实现上拉支路(第三PMOS(M5)、第四PMOS(M6)、第三电阻(R3)组成)与下拉支路(第三NMOS(M7)、第四NMOS(M8)、第四电阻(R4)组成)的阻抗匹配。将匹配控制电压信号(VMATCH)输出给驱动单元(DRV_CELL)则可实现任一驱动单元(DRV_CELL)的上拉支路(由第一PMOS(M1)、第二PMOS(M2)、第一电阻(R1)组成)和下拉支路(由第一NMOS(M3)、第二NMOS(M4)、第一电阻(R2)组成)的阻抗相同的目的。

值得注意的是，应用本发明设计的基于FDSOI工艺的采用相位预加重的高速串行发送器，可以实现低压下对所发数据的相位预加重的目的，从而抵消一部分传输信道对所传输信号的完整性的损耗。图11为本发明的电路仿真结果，电源电压为0.8V，在传输链路的接受端观察到的眼图满足USB3.1传输协议的要求。通过图11可以看出本发明的相位预加重发送器起到了预定的效果。

综上所述，以上五个模块，即并串转换电路(A1)、转换数据位提取电路(A2)、转换数据位相位加重电路(A3)、驱动电路(A4)、以及驱动匹配电路(A5)，构成了本发明的基于FDSOI工艺的采用相位预加重的高速串行发送器。在时钟信号(CK)的控制下，多位并行数据通过并串转换电路(A1)被转换成多路具有确定时序和逻辑关系的串行数据。转换数据位提取电路(A2)通过对来自并串转换电路(A1)的四路串行数据的运算提取出需要进行相位加重的数据位，并使用数据转换位标记信号(OUT_TRANS)进行标记。在数据转换位标记信号(OUT_TRANS)的指示作用下，转换数据位相位加重电路(A3)对转换数据位进行相位加重后输出相位加重数据(DATA_PHEMP)。相位加重数据(DATA_PHEMP)作用于驱动电路(A4)，将包含相位加重信息的数据输出到传输信道。驱动匹配电路(A5)是为了保证驱动电路工作过程中上拉电阻与下拉电阻的阻值相同，基于FDSOI工艺背栅可调的性质，提出了一种利用负反馈调节MOS器件背栅来实现阻抗调节的模拟阻抗校准电路。

本申请提供的技术方案能够实现低压下对所发数据的相位预加重的目的，从而抵消一部分传输信道对所传输信号的完整性的损耗，以此来摆脱电源电压对信号高频分量补偿的限制。同时，基于FDSOI工艺背栅可调的效应，提出一种驱动阻抗匹配电路，保证了所发送信号的边沿及幅度的对称性，避免了共模失配影响发送信号的质量。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，包括：

并串转换电路(A1)，其输入端输入时钟信号(CK)和多位并行数据，用于在时钟信号(CK)的控制下将多位并行数据转换为多路串行数据并输出；其中，多路串行数据包括驱动数据(DATA_PRE)、驱动延迟数据(DATA_DLY)、加重数据(DATA_EMP)、和加重延迟数据(DATA_EMP_DLY)；

转换数据位提取电路(A2)，其输入端连接并串转换电路(A1)的输出端，用于输入并对驱动数据(DATA_PRE)中需要进行相位加重的数据位使用转换数据位标记信号(OUT_TRANS)进行标记并输出；

转换数据位相位加重电路(A3)，其输入端分别连接所述并串转换电路(A1)的输出端以及所述转换数据位提取电路(A2)的输出端，用于分别输入驱动数据(DATA_PRE)和转换数据位标记信号(OUT_TRANS)，以在转换数据位标记信号(OUT_TRANS)的辅助下对驱动数据(DATA_PRE)中的部分数据进行相位加重，并输出相位加重数据(DATA_PHEMP)；所述转换数据位相位加重电路(A3)的输入端还输入相位加重强度控制字(PH_EMP[2：0])，用于调节驱动数据(DATA_PRE)的延迟时间；

驱动电路(A4)，其输入端连接转换数据位相位加重电路(A3)的输出端以输入相位加重数据(DATA_PHEMP)，其输入端还输入驱动使能信号(DRV_EN)，以将相位加重数据(DATA_PHEMP)发送至传输信道；

驱动匹配电路(A5)，其输出端连接驱动电路(A4)的输入端，用于提供匹配控制电压信号(VMATCH)，以使驱动电路(A4)的上拉电阻和下拉电阻相匹配。

2.根据权利要求1所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，所述并串转换电路(A1)包括：

第一并串转换电路(PS1)，其输入端输入并行数据偶数位和时钟信号(CK)，以在时钟信号(CK)的上升沿控制下将并行数据偶数位转换成偶数位第一串行数据(EA)；

第二并串转换电路(PS2)，其输入端输入并行数据奇数位和时钟信号(CK)，以在时钟信号(CK)的下降沿控制下将并行数据奇数位转换成奇数位第一串行数据(OA)；

第一触发器(Q1)，其输入端连接第一并串转换电路(PS1)的输出端并接入时钟信号(CK)，以在时钟信号(CK)的下降沿的触发下产生相对于偶数位第一串行数据(EA)延迟1个数据位周期(T)的偶数位第二串行数据(EB)；

第二触发器(Q2)，其输入端连接第一触发器(Q1)的输出端并接入时钟信号(CK)，以在时钟信号(CK)的上升沿触发下产生相对于偶数位第一串行数据(EA)延迟2个数据位周期(T)的偶数位第三串行数据(EC)；

第三触发器(Q3)，其输入端连接第二并串转换电路(PS2)的输出端并接入时钟信号(CK)，以在时钟信号(CK)的上升沿触发下产生相对于奇数位第一串行数据(OA)延迟1个数据位周期(T)的奇数位第二位串行数据(OB)；

第四触发器(Q4)，其输入端连接第三触发器(Q3)的输出端并接入时钟信号(CK)，以在时钟信号(CK)的下降沿触发下产生相对于奇数位第一串行数据(OA)延迟2个数据位周期(T)的奇数位第三串行数据(OC)。

3.根据权利要求2所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，所述并串转换电路(A1)还包括：

第一二选一选择器(MUX1)，其输入端分别接入偶数位第一串行数据(EA)、奇数位第一串行数据(OA)、以及时钟信号(CK)，其输出端输出驱动数据(DATA_PRE)；其中，第一二选一选择器(MUX1)在时钟信号(CK)为低电平时将偶数位第一串行数据(EA)输出为驱动数据(DATA_PRE)，并在时钟信号(CK)为高电平时将奇数位第一串行数据(OA)输出为驱动数据(DATA_PRE)；

第二二选一选择器(MUX2)，其输入端分别接入偶数位第二串行数据(EB)、奇数位第二串行数据(OB)、和时钟信号(CK)，其输出端输出驱动延迟数据(DATA_DLY)；其中，第二二选一选择器(MUX2)在时钟信号(CK)为低电平时将奇数位第二串行数据(OB)输出为驱动延迟数据(DATA_DLY)，并在时钟信号(CK)为高电平时将偶数位第二串行数据(EB)输出为驱动延迟数据(DATA_DLY)；

第一反相器(INV1)，其输入端连接第二二选一选择器(MUX2)的输出端，用于将驱动延迟数据(DATA_DLY)反相传输为加重数据(DATA_EMP)；

第三二选一选择器(MUX3)，其输入端分别接入偶数位第三串行数据(EC)、奇数位第三串行数据(OC)、和时钟信号(CK)；

第二反相器(INV2)，其输入端连接第三二选一选择器(MUX3)；其中，当时钟信号(CK)为低电平时，第三二选一选择器(MUX3)通过第二反相器(INV2)将偶数位第三串行数据(EC)输出为加重延迟数据(DATA_EMP_DLY)；当时钟信号(CK)为高电平时，第三二选一选择器(MUX3)通过第二反相器(INV2)将奇数位第三串行数据(OC)输出为加重延迟数据(DATA_EMP_DLY)。

4.根据权利要求1所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，所述转换数据位提取电路(A2)包括：

第一同或门(XNOR1)，其输入端输入驱动数据(DATA_PRE)与加重数据(DATA_EMP)；

第一异或门(XOR1)，其输入端输入加重延迟数据(DATA_EMP_DLY)与驱动延迟数据(DATA_DLY)；

第一与门(AND1)，其输入端分别连接第一同或门(XNOR1)的输出端和第一异或门(XOR1)的输出端，其输出端输出为所述数据转换位标记信号(OUT_TRANS)。

5.根据权利要求1所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，所述转换数据位相位加重电路(A3)包括：

第一延迟单元(DLY1)，其输入端输入驱动数据(DATA_PRE)，其输出端输出相位延迟数据(DATA_PHDLY)；第一延迟单元(DLY1)的输入端还输入相位加重强度控制字(PH_EMP[2：0])，用于调节第一延迟单元(DLY1)的延迟时间；

第五触发器(Q5)，其输入端连接第一延迟单元(DLY1)的输出端，以输入相位延迟数据(DATA_PHDLY)，以使需要相位加重的数据位提前ΔT跳变；第五触发器(Q5)的输入端还连接转换数据位提取电路(A2)的输出端，以输入数据转换位标记信号(OUT_TRANS)；

第二与门(AND2)，分别输入数据转换位标记信号(OUT_TRANS)和第五触发器(Q5)的输出端；

第三与门(AND3)，分别输入相位延迟数据(DATA_PHDLY)以及数据转换位标记信号(OUT_TRANS)经过第三反相器(INV3)后的输出信号；

第一或门(OR1)，其输入端分别连接第二与门(AND2)的输出端和第三与门(AND3)的输出端，其输出端输出为相位加重数据(DATA_PHEMP)；

其中，第五触发器(Q5)的时钟输入端由数据转换位标记信号(OUT_TRANS)控制；当数据转换位标记信号(OUT_TRANS)为逻辑高时，相位加重数据(DATA_PHEMP)输出驱动数据(DATA_PRE)中当前被加重的数据位；当数据转换位标记信号(OUT_TRANS)为逻辑低时，相位加重数据(DATA_PHEMP)输出相位延迟数据(DATA_PHDLY)，以表示无数据位被加重。

6.根据权利要求1所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，所述驱动电路(A4)包括：

多个相互并联的驱动单元(DRV_CELL)，各驱动单元(DRV_CELL)的输入端输入来自转换数据位相位加重电路(A3)的相位加重数据(DATA_PHEMP)、来自驱动匹配电路(A5)的匹配控制电压信号(VMATCH)以及驱动电路使能信号(DRV_EN)；其中，驱动电路使能信号(DRV_EN)通过第四反相器(INV4)产生反向使能信号(ENB)，反向使能信号(ENB)通过第五反相器(INV5)产生正向使能信号(EN)。

7.根据权利要求6所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，所述驱动单元(DRV_CELL)包括：

第一PMOS(M1)，其源极和背栅连接电源(AVDD)，其栅极连接到反向使能信号(ENB)；

第二PMOS(M2)，其源极连接第一PMOS(M1)的漏极，其背栅连接电源(AVDD)；

第一NMOS(M3)，其漏极通过相互串联的第一电阻(R1)与第二电阻(R2)与第二PMOS(M2)的漏极连接，其栅极与第二PMOS(M2)的栅极连接以共同受相位加重数据(DATA_PHEMP)的控制，其背栅连接到匹配控制电压信号(VMATCH)；

第二NMOS(M4)，其漏极连接第一NMOS(M3)的源极，其栅极连接到正向使能信号(EN)，其源极和背栅都连接到参考地。

8.根据权利要求7所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，所述驱动匹配电路(A5)包括：

第三PMOS(M5)，其源极和背栅连接电源(AVDD)，其栅极连接到参考地；

第四PMOS(M6)，其源极连接第三PMOS(M5)的漏极，其背栅连接电源(AVDD)，其栅极连接到参考地，其漏极连接第三电阻(R3)；第三电阻(R3)与第四电阻(R4)串联；

第三NMOS(M7)，其漏极连接第四电阻(R4)，其栅极连接到电源(AVDD)；

第四NMOS(M8)，其漏极连接到第三NMOS(M7)的源极，其栅极连接到电源(AVDD)，其源极和背栅都连接到参考地；

第一运算放大器(OP1)，其正输入端与第三电阻(R3)与第四电阻(R4)的连接点相连，其负输入端与第五电阻(R5)与第六电阻(R6)的连接点相连。

9.根据权利要求8所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，包括：

所述第一运算放大器(OP1)将匹配控制电压信号(VMATCH)输出给驱动单元(DRV_CELL)，用于实现各驱动单元(DRV_CELL)的上拉支路和下拉支路之间的阻抗匹配；

其中，驱动单元(DRV_CELL)的上拉支路包括第一PMOS(M1)、第二PMOS(M2)、第一电阻(R1)组成；驱动单元(DRV_CELL)的下拉支路包括第一NMOS(M3)、第二NMOS(M4)、第一电阻(R2)。

10.根据权利要求8所述的基于FDSOI工艺的采用相位预加重的高速串行发送器，其特征在于，包括：

所述第一运算放大器(OP1)连接第三NMOS(M7)的背栅，以实现驱动匹配电路(A5)的上拉支路和下拉支路之间的阻抗匹配；

其中，驱动匹配电路(A5)的上拉支路包括第三PMOS(M5)、第四PMOS(M6)、第三电阻(R3)，驱动匹配电路(A5)的下拉支路包括第三NMOS(M7)、第四NMOS(M8)、第四电阻(R4)。

11.一种高速串行发送器，其特征在于，包括如权利要求1～10中任一项所述的基于FDSOI工艺的采用相位预加重的高速串行发送器。