CN108390556A - 一种电荷泵电路 - Google Patents

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Abstract

一种电荷泵电路，属于电子电路技术领域。包括基准参考电源产生单元、时钟产生单元、电平转换单元和电荷泵单元，基准参考电源产生单元用于产生参考地和参考电源，其电源电压为高电平，其地电压为低电平；时钟产生单元用于产生时钟控制信号，其电源电压为参考电源，其地电压为低电平；电平转换单元用于产生相位相反的第一时钟信号和第二时钟信号，其控制信号为时钟控制信号，其电源电压为高电平，其地电压为参考地；电荷泵单元的电源电压为高电平，地电压为低电平，在第一时钟信号和第二时钟信号的控制下将高电平泵升产生电荷泵电路的输出信号。本发明具有较高的充电效率和驱动效率，且提高了电荷泵输出电压的可靠性。

Description

一种电荷泵电路
技术领域
本发明属于电子电路技术领域，涉及一种电荷泵电路。
背景技术
电荷泵是用于产生比电源电压更高的电压值的电路，采用时钟信号使得电容进行充电和放电的切换，从而可以对供电电压进行泵升。由于其电路结构简单且效率较高，因此可以广泛应用到电源供电的集成电路中。
然而现有的电荷泵在工作中所产生的输出电压往往偏离所需值，且存在多级电荷泵单元级联带来的效率低的问题，即电压爬坡时间较长或下降速率不可控等问题，而电压爬坡过大会对器件造成损害，且驱动效率低。
发明内容
针对现有的电荷泵存在的输出电压过大对器件造成损害和驱动效率低等问题，本发明提出一种电荷泵电路，能够解决传统电荷泵的上述缺点，提高了电荷泵的充电效率和驱动效率，且提高了电荷泵输出电压的可靠性。
本发明的技术方案为：
一种电荷泵电路，包括基准参考电源产生单元1、时钟产生单元2、电平转换单元3和电荷泵单元5，
所述基准参考电源产生单元1用于产生参考地VSSH和参考电源VDD，其电源电压为高电平VDDH，其地电压为低电平VSS；
所述时钟产生单元2用于产生时钟控制信号CLK，其电源电压为所述参考电源VDD，其地电压为低电平VSS；
所述电平转换单元3用于产生相位相反的第一时钟信号CLK1和第二时钟信号CLK2，其控制信号为所述时钟控制信号CLK，其电源电压为高电平VDDH，其地电压为所述参考地VSSH；
所述电荷泵单元5的电源电压为高电平VDDH，地电压为低电平VSS，在所述第一时钟信号CLK1和第二时钟信号CLK2的控制下将所述高电平VDDH泵升产生所述电荷泵电路的输出信号Vout。
具体的，还包括控制单元4，所述控制单元4包括迟滞比较器，所述迟滞比较器的正向输入端连接所述输出信号Vout，其负向输入端连接所述参考地VSSH，其输出端输出使能信号EN控制所述时钟产生单元2。
具体的，还包括放电单元6，所述放电单元包括放电电流源，所述放电电流源的负向端连接所述输出信号Vout，其正向端连接低电平VSS。
具体的，所述基准参考电源产生单元1包括第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、运算放大器A1和第六NMOS管MN6，
第一PMOS管MP1的栅极连接第二PMOS管MP2的栅极和漏极以及第四PMOS管MP4的源极，其源极连接第二PMOS管MP2的源极和第六NMOS管MN6的漏极并连接高电平VDDH，其漏极连接第三PMOS管MP3的源极；
第二三极管Q2的基极连接第一三极管Q1的基极和运算放大器A1的正向输入端并输出所述参考地VSSH，其集电极连接第三PMOS管MP3的栅极以及第四PMOS管MP4的栅极和漏极，其发射极通过第一电阻R1和第二电阻R2的串联结构后连接低电平VSS；
第一三极管Q1的发射极连接第一电阻R1和第二电阻R2的串联点，其集电极连接第三PMOS管MP3的漏极；
第六NMOS管MN6的栅极连接运算放大器A1的输出端，其源极输出所述参考电源VDD并通过第三电阻R3和第四电阻R4的串联结构后连接低电平VSS，第三电阻R3和第四电阻R4的串联点连接运算放大器A1的负向输入端。
具体的，所述电平转换单元3包括第一反相器INV1、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9，
第一NMOS管MN1的栅极连接第二NMOS管MN2、第五PMOS管MP5和第八PMOS管MP8的栅极并作为所述电平转换单元3的控制端连接所述时钟控制信号CLK，其漏极连接第五PMOS管MP5的漏极以及第三NMOS管MN3和第九PMOS管MP9的栅极，其源极连接第二NMOS管MN2和第三NMOS管MN3的源极并连接所述参考地VSSH；
第六PMOS管MP6的栅极连接第三NMOS管MN3和第九PMOS管MP9的漏极并输出所述第一交叠时钟信号CLK1，其漏极连接第八PMOS管MP8的源极，其源极连接第五PMOS管MP5和第七PMOS管MP7的源极并连接高电平VDDH；
第七PMOS管MP7的栅极连接第二NMOS管MN2和第八PMOS管MP8的漏极，其漏极连接第九PMOS管MP9的源极；
第一反相器INV1的输入端连接所述第一时钟信号CLK1，其输出端输出所述第二时钟信号CLK2。
具体的，所述电荷泵单元5包括第一电容C1、第二电容C2、第三电容C3、第五电阻R5、第四NMOS管MN4、第五NMOS管MN5、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12和第十三PMOS管MP13，
第一电容C1的一端连接所述第一时钟信号CLK1，另一端连接第五NMOS管MN5、第十PMOS管MP10和第十二PMOS管MP12的栅极、第十一PMOS管MP11和第十三PMOS管MP13的漏极以及第四NMOS管MN4的源极；
第二电容C2的一端连接所述第二时钟信号CLK2，另一端连接第四NMOS管MN4、第十一PMOS管MP11和第十三PMOS管MP13的栅极、第十PMOS管MP10和第十二PMOS管MP12的漏极以及第五NMOS管MN5的源极；
第十PMOS管MP10的衬底连接第十一PMOS管MP11的衬底、第十二PMOS管MP12的衬底和源极以及第十三PMOS管MP13的衬底和源极，其源极连接第十一PMOS管MP11的源极并输出所述输出信号Vout；
第四NMOS管MN4和第五NMOS管MN5的漏极连接高电平VDDH，第五电阻R5和第三电容C3并联并接在第十PMOS管MP10的源极和低电平VSS之间。
具体的，所述时钟产生单元2为振荡器，其电源电压为所述参考电源VDD，其地电压为低电平VSS，其使能端连接所述使能信号EN，其输出端输出所述时钟控制信号CLK。
本发明的有益效果为：本发明提出的电荷泵电路具有较高的充电效率和驱动效率，且提高了电荷泵输出电压的可靠性；电荷泵单元只需要单级就可以实现高电平输出，有效减小了占用面积，降低了成本；利用控制单元产生的使能信号控制电荷泵的输出电压，提高了电荷泵的充电效率和驱动效率以及电荷泵输出电压的可靠性；通过放电单元保证了电荷泵放电的速率。
附图说明
图1为实施例中的一种电荷泵电路的整体结构示意图。
图2为本发明提出的一种电荷泵电路在实施例中的电路实现图。
图3是本发明提出的一种电荷泵电路中第一时钟信号CLK1和第二时钟信号CLK2的波形图。
图4为本发明提出的一种电荷泵电路的输出示意图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本发明提出的一种电荷泵电路，包括基准参考电源产生单元1、时钟产生单元2、电平转换单元3和电荷泵单元5，所述基准参考电源产生单元1用于产生参考地VSSH和参考电源VDD，其电源电压为高电平VDDH，其地电压为低电平VSS；所述时钟产生单元2用于产生时钟控制信号CLK，其电源电压为所述参考电源VDD，其地电压为低电平VSS；所述电平转换单元3用于产生相位相反的第一时钟信号CLK1和第二时钟信号CLK2，其控制信号为所述时钟控制信号CLK，其电源电压为高电平VDDH，其地电压为所述参考地VSSH；所述电荷泵单元5的电源电压为高电平VDDH，地电压为低电平VSS，在所述第一时钟信号CLK1和第二时钟信号CLK2的控制下将所述高电平VDDH泵升产生所述电荷泵电路的输出信号Vout。
一些实施例中还包括控制单元4用于产生控制时钟产生单元2的使能信号，如图1所示所述控制单元4包括迟滞比较器，所述迟滞比较器的正向输入端连接所述输出信号Vout，其负向输入端连接所述参考地VSSH，其输出端输出使能信号EN控制所述时钟产生单元2。通过迟滞比较器对电荷泵单元5的第一电容C1和第二电容C2进行充电和放电控制，从而对电荷泵电路的输出电压Vout进行控制，提高了电荷泵电路的驱动效率和可靠性。
一些实施例中还包括放电单元6，利用放电单元保证电荷泵放电的速率，如图1所示所述放电单元包括放电电流源，所述放电电流源的负向端连接所述输出信号Vout，其正向端连接低电平VSS。
基准参考电源产生单元1用于产生参考电源VDD和参考地VSSH，如图2中给出了一种基准参考电源产生单元1的电路实现结构，包括第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、运算放大器A1和第六NMOS管MN6，第一PMOS管MP1的栅极连接第二PMOS管MP2的栅极和漏极以及第四PMOS管MP4的源极，其源极连接第二PMOS管MP2的源极和第六NMOS管MN6的漏极并连接高电平VDDH，其漏极连接第三PMOS管MP3的源极；第二三极管Q2的基极连接第一三极管Q1的基极和运算放大器A1的正向输入端并输出所述参考地电位VSSH，其集电极连接第三PMOS管MP3的栅极以及第四PMOS管MP4的栅极和漏极，其发射极通过第一电阻R1和第二电阻R2的串联结构后连接低电平VSS；第一三极管Q1的发射极连接第一电阻R1和第二电阻R2的串联点，其集电极连接第三PMOS管MP3的漏极；第六NMOS管MN6的栅极连接运算放大器A1的输出端，其源极输出所述参考电源VDD并通过第三电阻R3和第四电阻R4的串联结构后连接低电平VSS，第三电阻R3和第四电阻R4的串联点连接运算放大器A1的负向输入端。其中，VT为热电压，n为第二三极管Q2的个数，VBE,Q1为第一三极管Q1的基极-发射极电压。
电平转换单元3用于在时钟控制信号CLK的控制下产生相位相反的第一时钟信号CLK1和第二时钟信号CLK2，将其输入信号即时钟控制信号CLK的电平(低电平VSS，参考电源VDD)转换为电荷泵单元输入信号的电平(参考地VSSH，高电平VSSH)，如图2给出了一种电平转换单元3的电路实现结构，包括第一反相器INV1、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9，第一NMOS管MN1的栅极连接第二NMOS管MN2、第五PMOS管MP5和第八PMOS管MP8的栅极并作为所述电平转换单元3的控制端连接所述时钟控制信号CLK，其漏极连接第五PMOS管MP5的漏极以及第三NMOS管MN3和第九PMOS管MP9的栅极，其源极连接第二NMOS管MN2和第三NMOS管MN3的源极并连接所述参考地电位VSSH；第六PMOS管MP6的栅极连接第三NMOS管MN3和第九PMOS管MP9的漏极并输出所述第一交叠时钟信号CLK1，其漏极连接第八PMOS管MP8的源极，其源极连接第五PMOS管MP5和第七PMOS管MP7的源极并连接高电平VDDH；第七PMOS管MP7的栅极连接第二NMOS管MN2和第八PMOS管MP8的漏极，其漏极连接第九PMOS管MP9的源极；第一反相器INV1的输入端连接所述第一时钟信号CLK1，其输出端输出所述第二时钟信号CLK2。第一NMOS管MN1和第五PMOS管MP5构成一个反相器，时钟控制信号CLK一方面连接第二NMOS管MN2和第八PMOS管MP8的栅极，一方面经过第一NMOS管MN1和第五PMOS管MP5构成的反相器反相后连接第三NMOS管MN3和第九PMOS管MP9的栅极，如图3所示是本实施例中产生的第一时钟信号CLK1和第二时钟信号CLK2的时序波形图。
电荷泵单元5由第一时钟信号CLK1和第二时钟信号CLK2控制将其电源电压即高电平VDDH泵升产生输出电压Vout，如图2所示给出了一种电荷泵单元5的电路实现结构，包括第一电容C1、第二电容C2、第三电容C3、第五电阻R5、第四NMOS管MN4、第五NMOS管MN5、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12和第十三PMOS管MP13，第一电容C1的一端连接所述第一时钟信号CLK1，另一端连接第五NMOS管MN5、第十PMOS管MP10和第十二PMOS管MP12的栅极、第十一PMOS管MP11和第十三PMOS管MP13的漏极以及第四NMOS管MN4的源极；第二电容C2的一端连接所述第二时钟信号CLK2，另一端连接第四NMOS管MN4、第十一PMOS管MP11和第十三PMOS管MP13的栅极、第十PMOS管MP10和第十二PMOS管MP12的漏极以及第五NMOS管MN5的源极；第十PMOS管MP10的衬底连接第十一PMOS管MP11的衬底、第十二PMOS管MP12的衬底和源极以及第十三PMOS管MP13的衬底和源极，其源极连接第十一PMOS管MP11的源极并输出所述输出信号Vout；第四NMOS管MN4和第五NMOS管MN5的漏极连接高电平VDDH，第五电阻R5和第三电容C3并联并接在第十PMOS管MP10的源极和低电平VSS之间。
一些实施例中，时钟产生单元2为振荡器，其电源电压为所述参考电源VDD，其地电压为低电平VSS，其使能端连接所述使能信号EN，其输出端输出所述时钟控制信号CLK。振荡器可以为环形振荡器或弛张振荡器等。
如图4所示为本发明提出的一种电荷泵电路的输出示意图，本实施例中电压V1和V2为迟滞比较器的迟滞电压范围，作为有效的驱动电压，电荷泵充电时间为t1，放电时间为t2。电荷泵的效率为：
综上所述，本发明设计了一种电荷泵电路，通过基准参考电压产生单元1产生参考地VSSH和参考电源VDD分别作为时钟产生单元2和电平转换单元3的电源信号，增加了电路的可靠性；通过时钟产生单元2产生时钟控制信号CLK，电阻转换单元3将时钟控制信号CLK的电平(VSS-VDD)转换为相位相反的第一时钟信号CLK1和第二时钟信号CLK2的电平(VSSH-VDDH)，有效提高了电荷泵电路的电压增益和电源效率，最终可以为芯片内部提供一个高于输入电压的驱动电压，最后由第一时钟信号CLK1和第二时钟信号CLK2控制电荷泵单元5产生输出电压Vout另外电荷泵单元5只需要单级就可以实现高电平输出，有效减小了占用面积，降低成本，解决了传统电荷泵的串通现象和级联电荷泵带来的效率损耗问题。一些实施例中增加了控制单元4，通过对输出电压Vout和低电平VSSH的检测和比较产生一个使能信号EN控制时钟产生单元2，从而控制电荷泵单元5中的电容的充放电来达到控制电荷泵输出电压的控制，提高了电荷泵的充电效率和驱动效率以及电荷泵输出电压的可靠性；一些实施例中增加了放电单元6来用于释放该电荷泵输出电压变化产生的电流，保证了电荷泵放电的速率。
可以理解的是，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文所述方法和结构的步骤顺序、细节及操作做出各种修改和优化。

Claims (7)

1.一种电荷泵电路，其特征在于，包括基准参考电源产生单元(1)、时钟产生单元(2)、电平转换单元(3)和电荷泵单元(5)，
所述基准参考电源产生单元(1)用于产生参考地(VSSH)和参考电源(VDD)，其电源电压为高电平(VDDH)，其地电压为低电平(VSS)；
所述时钟产生单元(2)用于产生时钟控制信号(CLK)，其电源电压为所述参考电源(VDD)，其地电压为低电平(VSS)；
所述电平转换单元(3)用于产生相位相反的第一时钟信号(CLK1)和第二时钟信号(CLK2)，其控制信号为所述时钟控制信号(CLK)，其电源电压为高电平(VDDH)，其地电压为所述参考地(VSSH)；
所述电荷泵单元(5)的电源电压为高电平(VDDH)，地电压为低电平(VSS)，在所述第一时钟信号(CLK1)和第二时钟信号(CLK2)的控制下将所述高电平(VDDH)泵升产生所述电荷泵电路的输出信号(Vout)。
2.根据权利要求1所述的电荷泵电路，其特征在于，还包括控制单元(4)，所述控制单元(4)包括迟滞比较器，所述迟滞比较器的正向输入端连接所述输出信号(Vout)，其负向输入端连接所述参考地(VSSH)，其输出端输出使能信号(EN)控制所述时钟产生单元(2)。
3.根据权利要求1所述的电荷泵电路，其特征在于，还包括放电单元(6)，所述放电单元包括放电电流源，所述放电电流源的负向端连接所述输出信号(Vout)，其正向端连接低电平(VSS)。
4.根据权利要求1所述的电荷泵电路，其特征在于，所述基准参考电源产生单元(1)包括第一三极管(Q1)、第二三极管(Q2)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、运算放大器(A1)和第六NMOS管(MN6)，
第一PMOS管(MP1)的栅极连接第二PMOS管(MP2)的栅极和漏极以及第四PMOS管(MP4)的源极，其源极连接第二PMOS管(MP2)的源极和第六NMOS管(MN6)的漏极并连接高电平(VDDH)，其漏极连接第三PMOS管(MP3)的源极；
第二三极管(Q2)的基极连接第一三极管(Q1)的基极和运算放大器(A1)的正向输入端并输出所述参考地(VSSH)，其集电极连接第三PMOS管(MP3)的栅极以及第四PMOS管(MP4)的栅极和漏极，其发射极通过第一电阻(R1)和第二电阻(R2)的串联结构后连接低电平(VSS)；
第一三极管(Q1)的发射极连接第一电阻(R1)和第二电阻(R2)的串联点，其集电极连接第三PMOS管(MP3)的漏极；
第六NMOS管(MN6)的栅极连接运算放大器(A1)的输出端，其源极输出所述参考电源(VDD)并通过第三电阻(R3)和第四电阻(R4)的串联结构后连接低电平(VSS)，第三电阻(R3)和第四电阻(R4)的串联点连接运算放大器(A1)的负向输入端。
5.根据权利要求1所述的电荷泵电路，其特征在于，所述电平转换单元(3)包括第一反相器(INV1)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)和第九PMOS管(MP9)，
第一NMOS管(MN1)的栅极连接第二NMOS管(MN2)、第五PMOS管(MP5)和第八PMOS管(MP8)的栅极并作为所述电平转换单元(3)的控制端连接所述时钟控制信号(CLK)，其漏极连接第五PMOS管(MP5)的漏极以及第三NMOS管(MN3)和第九PMOS管(MP9)的栅极，其源极连接第二NMOS管(MN2)和第三NMOS管(MN3)的源极并连接所述参考地(VSSH)；
第六PMOS管(MP6)的栅极连接第三NMOS管(MN3)和第九PMOS管(MP9)的漏极并输出所述第一交叠时钟信号(CLK1)，其漏极连接第八PMOS管(MP8)的源极，其源极连接第五PMOS管(MP5)和第七PMOS管(MP7)的源极并连接高电平(VDDH)；
第七PMOS管(MP7)的栅极连接第二NMOS管(MN2)和第八PMOS管(MP8)的漏极，其漏极连接第九PMOS管(MP9)的源极；
第一反相器(INV1)的输入端连接所述第一时钟信号(CLK1)，其输出端输出所述第二时钟信号(CLK2)。
6.根据权利要求1所述的电荷泵电路，其特征在于，所述电荷泵单元(5)包括第一电容(C1)、第二电容(C2)、第三电容(C3)、第五电阻(R5)、第四NMOS管(MN4)、第五NMOS管(MN5)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)和第十三PMOS管(MP13)，
第一电容(C1)的一端连接所述第一时钟信号(CLK1)，另一端连接第五NMOS管(MN5)、第十PMOS管(MP10)和第十二PMOS管(MP12)的栅极、第十一PMOS管(MP11)和第十三PMOS管(MP13)的漏极以及第四NMOS管(MN4)的源极；
第二电容(C2)的一端连接所述第二时钟信号(CLK2)，另一端连接第四NMOS管(MN4)、第十一PMOS管(MP11)和第十三PMOS管(MP13)的栅极、第十PMOS管(MP10)和第十二PMOS管(MP12)的漏极以及第五NMOS管(MN5)的源极；
第十PMOS管(MP10)的衬底连接第十一PMOS管(MP11)的衬底、第十二PMOS管(MP12)的衬底和源极以及第十三PMOS管(MP13)的衬底和源极，其源极连接第十一PMOS管(MP11)的源极并输出所述输出信号(Vout)；
第四NMOS管(MN4)和第五NMOS管(MN5)的漏极连接高电平(VDDH)，第五电阻(R5)和第三电容(C3)并联并接在第十PMOS管(MP10)的源极和低电平(VSS)之间。
7.根据权利要求1所述的电荷泵电路，其特征在于，所述时钟产生单元(2)为振荡器，其电源电压为所述参考电源(VDD)，其地电压为低电平(VSS)，其使能端连接所述使能信号(EN)，其输出端输出所述时钟控制信号(CLK)。
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