CN111490664A - 一种驱动电路 - Google Patents

Abstract

本发明提供一种驱动电路。所述驱动电路应用于非易失存储器，所述非易失存储器包括：电荷泵电路和稳压电路，所述驱动电路用于为所述电荷泵电路提供驱动电压，所述驱动电压包括第一驱动电压和第二驱动电压，所述驱动电路包括：反相模块、第一驱动模块、第二驱动模块、第一锁存模块以及第二锁存模块，所述反相模块与所述第一驱动模块、所述第二驱动模块、所述第一锁存模块以及所述第二锁存模块分别连接，所述第一驱动模块与所述第一锁存模块和所述反相模块分别连接，所述第二驱动模块分别与所述第二锁存模块以及所述反相模块连接，所述第一锁存模块与第一驱动模块和反相模块分别连接，所述第二锁存模块与第二驱动模块和反相模块分别连接。

Description

一种驱动电路

技术领域

本发明涉及非易失存储器领域，尤其涉及一种驱动电路。

背景技术

目前非易失存储器内基本由电荷泵为非易失存储器提供满足操作需要的工作电压，电荷泵为开关电容式电压变换器，是一种利用所谓的“快速”或“泵送”电容，而非电感或变压器来储能的直流变换器，能使输入的电源电压升高或降低，也可以用于产生负电压，其内部的MOS开关阵列以一定的方式控制快速电容器的充电和放电，从而使输入电压以一定因数(1/2,2或3)倍增或降低，从而得到所需要的输出电压，一般的电荷泵电路包括主体结构以及驱动电路，其中主体结构为电荷泵电路输出电压的主要部件，其需要有一个驱动电路，为其提供驱动电源。

现有的非易失存储器的电荷泵电路如说明书附图中的图1，电荷泵电路主体结构为图中由多个NMOS管和多个电容组成的NMOS PUMP，其中VDD为整个电荷泵的电源电压，电阻RL和电容CL组成滤波稳压电路，使得电荷泵输出的电压是稳定的，且基本不包括谐波的，该主体结构的驱动电路是由多级反相器组成的CLKDRIVER，其中clkin为控制模块发送的使能信号，该使能信号用于控制驱动电路产生电平信号，来驱动电荷泵电路的主题结构工作，当需要很多级电荷泵一起工作时，就需要很多的反相器并联起来使用，而且反相器若是想要多级并联时，需要乘倍的增加，例如开始只需要2个，下一级时就需要6个，下一级需要18个，下一级需要54个，依次类推。

随着非易失存储器的发展，小型化的需求也越来越大，但因为需要输出电压绝对值很高的电压时，就需要很多级电荷泵并联在一起使用，而驱动电路驱动很多级电荷泵时，需要并联很多级的反相器，很多级的反相器就需要很大的物理版图，十分不利于非易失存储器小型化的发展。

发明内容

本发明提供的一种驱动电路，解决了现有驱动电路驱动很多级电荷泵时，需要并联很多的反相器，使得驱动电路物理版图很大的问题。

为了解决上述技术问题，本发明实施例提供了一种驱动电路，所述驱动电路应用于非易失存储器，所述非易失存储器包括：电荷泵电路和稳压电路，所述驱动电路用于为所述电荷泵电路提供驱动电压，所述非易失存储器的电源电压，通过所述稳压电路产生稳定电压，以供所述驱动电路使用，所述驱动电压包括第一驱动电压和第二驱动电压，所述驱动电路包括：

反相模块、第一驱动模块、第二驱动模块、第一锁存模块以及第二锁存模块；

所述反相模块与所述第一驱动模块、所述第二驱动模块、所述第一锁存模块以及所述第二锁存模块分别连接，用于向所述第一驱动模块、所述第二驱动模块、所述第一锁存模块以及所述第二锁存模块分别发送电平信号；

所述第一驱动模块与所述第一锁存模块和所述反相模块分别连接，用于产生所述第一驱动电压，并控制所述第一驱动电压的大小；

所述第二驱动模块分别与所述第二锁存模块以及所述反相模块连接，用于产生所述第二驱动电压，并控制所述第二驱动电压的大小；

所述第一锁存模块与所述第一驱动模块和所述反相模块分别连接，用于控制所述第一驱动电压大小；

所述第二锁存模块与所述第二驱动模块和所述反相模块分别连接，用于控制所述第二驱动电压大小。

可选地，所述非易失存储器还包括控制模块；

所述控制模块与所述反相模块连接，用于向所述反相模块发送使能信号，所述使能信号用于控制所述反相模块产生所述电平信号。

可选地，所述电平信号包括第一电平信号和第二电平信号；所述反相模块包括：第一反相器、第二反相器以及第三反相器；

所述第一反相器的第一端与所述控制模块连接，第二端与所述第二反相器的第一端连接；

所述第二反相器的第一端与所述第一反相器的第二端连接，第二端与所述第三反相器的第一端、所述第一锁存模块、所述第二驱动模块以及第二锁存模块分别连接，所述第二反相器的第二端输出所述第一电平信号；

所述第三反相器的第一端与所述第二反相器的第二端连接，第二端分别与所述第一驱动模块、所述第一锁存模块以及第二锁存模块连接，所述第三反相器的第二端输出所述第二电平信号，所述第二电平信号与所述第一电平信号的电位相反。

可选地，所述第一驱动模块包括：第一NMOS管和第一PMOS管；

所述第一NMOS管的栅极与所述第三反相器的第二端连接；

所述第一NMOS管的漏极与第一PMOS管的漏极连接；

所述第一NMOS管的源极接地；

所述第一PMOS管的栅极与所述第一锁存模块连接；

所述第一PMOS管的漏极与所述第一NMOS管的漏极连接；

所述第一PMOS管的源极与所述稳定电路连接；

其中，所述第一PMOS管、所述第一NMOS管以及所述第一锁存模块三者共同作用，产生所述第一驱动电压，并控制所述第一驱动电压的大小。

可选地，所述第二驱动模块包括：第二NMOS管和第二PMOS管；

所述第二NMOS管的栅极与所述第二反相器的第二端连接；

所述第二NMOS管的漏极与第二PMOS管的漏极连接；

所述第二NMOS管的源极接地；

所述第二PMOS管的栅极与所述第二锁存模块连接；

所述第二PMOS管的漏极与所述第二NMOS管的漏极连接；

所述第二PMOS管的源极与所述稳定电路连接；

其中，所述第二PMOS管、所述第二NMOS管以及所述第二锁存模块三者共同作用，产生所述第二驱动电压，并控制所述第二驱动电压的大小。

可选地，所述第一锁存模块包括：第三NMOS管、第三PMOS管、第一电容以及第五NMOS管；

所述第三NMOS管的栅极与所述第二反相器的第二端连接；

所述第三NMOS管的漏极与所述第三PMOS管的漏极和所述第一PMOS管的栅极分别连接；

所述第三NMOS管的源极接地；

所述第三PMOS管的栅极与所述第五NMOS管的栅极和所述第二锁存模块分别连接；

所述第三PMOS管的漏极与所述第三NMOS管的漏极连接；

所述第三PMOS管的源极与所述第一电容的第一端、所述第二锁存模块以及所述第五NMOS管源极分别连接；

其中，所述第三PMOS管、所述第三NMOS管、所述第五NMOS管以及所述第二锁存模块共同作用，产生第一栅极电压，并控制所述第一栅极电压的大小；

所述第一电容的第一端与所述第三PMOS管的源极、第五NMOS管的源极以及所述第二锁存模块分别连接；

所述第一电容的第二端与所述第三反相器的第二端连接，所述第一电容用于根据所述电平信号，控制所述第一栅极电压的大小；

所述第五NMOS管的栅极与所述第三PMOS管的栅极以及所述第二锁存模块分别连接；

所述第五NMOS管的漏极与所述电源电压和所述第二锁存模块分别连接；

所述第五NMOS管的源极与所述第一电容的第一端和所述第二锁存模块分别连接，所述第五NMOS管、所述第三NMOS管、所述第三PMOS管以及所述第二锁存模块共同作用，产生所述第一栅极电压，并控制所述第一栅极电压的大小。

可选地，所述第二锁存模块包括：第四NMOS管、第四PMOS管、第二电容以及第六NMOS管；

所述第四NMOS管的栅极与所述第三反相器的第二端连接；

所述第四NMOS管的漏极与所述第四PMOS管的漏极和所述第二PMOS管的栅极分别连接；

所述第四NMOS管的源极接地；

所述第四PMOS管的栅极与所述第六NMOS管的栅极、所述第三PMOS管的源极、所述第五NMOS管的源极以及所述第二电容的第一端分别连接；

所述第四PMOS管的漏极与所述第四NMOS管的漏极和所述第二PMOS管的栅极分别连接；

所述第四PMOS管的源极与所述第二电容的第一端、所述第三PMOS管的栅极、所述第五NMOS管的栅极以及所述第六NMOS管源极分别连接；

其中，所述第四PMOS管、所述第四NMOS管、所述第六NMOS管以及所述第一锁存模块共同作用，产生第二栅极电压，并控制所述第二栅极电压的大小；

所述第二电容的第一端与所述第四PMOS管的源极、第六NMOS管的源极、所述第三PMOS管的栅极以及所述第五NMOS管的栅极分别连接；

所述第二电容的第二端与所述第二反相器的第二端连接，所述第二电容用于根据所述电平信号，控制所述第二栅极电压的大小；

所述第六NMOS管的栅极与所述第四PMOS管的栅极、所述第三PMOS管的源极以及所述第五NMOS管的源极分别连接；

所述第六NMOS管的漏极与所述电源电压和所述第五NMOS管的漏极分别连接；

所述第六NMOS管的源极与所述第二电容的第一端、所述第四PMOS管的源极、所述第三PMOS管的栅极以及所述第五NMOS管的栅极分别连接；

其中所述第六NMOS管与所述第四NMOS管、所述第四PMOS管以及所述第一锁存模块共同作用，产生所述第二栅极电压，并控制所述第二栅极电压的大小。

可选地，当所述使能信号为高电平时，所述第二反相器的第二端输出的第一电平信号为高电平，所述第三反相器的第二端输出的第二电平信号为低电平；

当所述使能信号为低电平时，所述第二反相器的第二端输出的第一电平信号为低电平，所述第三反相器的第二端输出的第二电平信号为高电平。

可选地，当所述第一电平信号为高电平，所述第二电平信号为低电平时，所述第一栅极电压的电压值为0，所述第二栅极电压的电压值等于电源电压值的两倍；

当所述第一电平信号为低电平，所述第二电平信号为高电平时，所述第一栅极电压的电压值等于电源电压值的两倍，所述第二栅极电压的电压值为0。

可选地，当所述第一栅极电压的电压值为0时，所述第一驱动电压的电压值等于所述稳定电压的电压值，当所述第二栅极电压的电压值等于电源电压值的两倍时，所述第二驱动电压的电压值为0；

当第一栅极电压的电压值等于电源电压值的两倍时，所述第一驱动电压的电压值为0，当所述第二栅极电压的电压值为0时，所述第二驱动电压的电压值等于所述稳定电压的电压值。

与现有技术相比，本发明提供一种驱动电路，采用两个驱动模块、两个锁存模块，实现输出稳定的驱动电压，不需要并联很多级的反相器，减小了驱动电路的物理版图。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有电荷泵电路的示意图；

图2是本发明一种驱动电路的模块示意图；

图3是本发明一种驱动电路的示意图；

图4是本发明一种驱动电路的输入电平信号时序图以及输出驱动电压的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参照图2，示出了驱动电路的模块示意图，具体可以包括：

反相模块20、第一驱动模块30、第二驱动模块40、第一锁存模块50以及第二锁存模块60。

反相模块20与第一驱动模块30、第二驱动模块40、第一锁存模块50以及第二锁存模块60分别连接，用于向第一驱动模块30、第二驱动模块40、第一锁存模块50以及第二锁存模块60分别发送电平信号，第一驱动模块30与第一锁存模块50和反相模块20分别连接，用于产生第一驱动电压(图3中clk)，并控制第一驱动电压的大小，第二驱动模块40分别与第二锁存模块60以及反相模块20连接，用于产生第二驱动电压(图3中clkb)，并控制第二驱动电压的大小，第一锁存模块50与第一驱动模块30和反相模块20分别连接，用于控制第一驱动电压大小，第二锁存模块60与第二驱动模块40和反相模块20分别连接，用于控制第二驱动电压大小。

可选地，参照图3，本发明电路应用于非易失存储器中，非易失存储器中包括稳压电路80和控制模块70，其中控制模块70与反相模块20连接，用于向反相模块20发送使能信号(图3中clkin)，该使能信号用于控制反相模块20产生电平信号，该电平信号包括第一电平信号和第二电平信号，两者电位相反，非易失存储器的电源电压vcc，通过稳压电路80产生稳定电压(图3中vddp)，以供第一驱动模块30和第二驱动模块40使用。

可选地，参照图3，本发明电路中反相模块20包括：第一反相器201、第二反相器202以及第三反相器203，第一反相器201的第一端与控制模块70连接，第二端与第二反相器202的第一端连接，第二反相器202的第一端与第一反相器201的第二端连接，第二端与第三反相器203的第一端、第一锁存模块50、第二驱动模块40以及第二锁存模块60分别连接，第二反相器202的第二端输出第一电平信号，第三反相器203的第一端与第二反相器202的第二端连接，第二端分别与第一驱动模块30、第一锁存模块50以及第二锁存模块60连接，第三反相器203的第二端输出第二电平信号。

当使能信号clkin为高电平时，第二反相器202的第二端输出的第一电平信号为高电平，第三反相器203的第二端输出的第二电平信号为低电平；当使能信号clkin为低电平时，第二反相器202的第二端输出的第一电平信号为低电平，第三反相器203的第二端输出的第二电平信号为高电平。

可选地，参照图3，本发明电路中第一驱动模块30包括：第一NMOS管301(图3中mn1)和第一PMOS管302(图3中mp1)，第一NMOS管301的栅极与第三反相器203的第二端连接，第一NMOS管301的漏极与第一PMOS管302的漏极连接，第一NMOS管301的源极接地，第一PMOS管302的栅极与第一锁存模块50连接，第一PMOS管302的漏极与第一NMOS管301的漏极连接，第一PMOS管302的源极与稳定电路80连接。

其中，第一PMOS管302、第一NMOS管301以及第一锁存模块50三者共同作用，产生第一驱动电压clk，并可以控制第一驱动电压clk的大小。

可选地，参照图3，本发明电路中第二驱动模块40包括：第二NMOS管401(图3中mn2)和第二PMOS管402(图3中mp2)，第二NMOS管401的栅极与第二反相器202的第二端连接，第二NMOS管401的漏极与第二PMOS管402的漏极连接，第二NMOS管401的源极接地，第二PMOS管402的栅极与第二锁存模块60连接，第二PMOS管402的漏极与第二NMOS管401的漏极连接，第二PMOS管402的源极与稳定电路80连接。

其中，第二PMOS管402、第二NMOS管401以及第二锁存模块60三者共同作用，产生第二驱动电压clkb，并可以控制第二驱动电压clkb的大小。

可选地，参照图3，本发明电路中第一锁存模块50包括：第三NMOS管501(图3中mn3)、第三PMOS管502(图3中mp3)、第一电容503以及第五NMOS管504(图3中mn5)，第三NMOS管501的栅极与第二反相器202的第二端连接，第三NMOS管501的漏极与第三PMOS管502的漏极和第一PMOS管302的栅极分别连接，第三NMOS管501的源极接地，第三PMOS管502的栅极与第五NMOS管504的栅极和第二锁存模块60分别连接，第三PMOS管502的漏极与第三NMOS管501的漏极连接，第三PMOS管502的源极与第一电容503的第一端、第二锁存模块60以及第五NMOS管504源极分别连接，其中，第三PMOS管502、第三NMOS管501、第五NMOS管504以及第二锁存模块60共同作用，产生第一栅极电压v1，并控制第一栅极电压v1的大小。

第一电容503的第一端与第三PMOS管502的源极、第五NMOS管504的源极以及第二锁存模块60分别连接，第一电容503的第二端与第三反相器203的第二端连接，第一电容503用于根据电平信号，控制第一栅极电压v1的大小。

第五NMOS管504的栅极与第三PMOS管502的栅极以及第二锁存模块60分别连接，第五NMOS管504的漏极与电源电压和第二锁存模块60分别连接，第五NMOS管504的源极与第一电容503的第一端和第二锁存模块60分别连接，第五NMOS管504、第三NMOS管501、第三PMOS管502以及第二锁存模块60共同作用，产生第一栅极电压v1，并控制第一栅极电压v1的大小。

可选地，参照图3，本发明电路中第二锁存模块60包括：第四NMOS管601(图3中mn4)、第四PMOS管602(图3中mp4)、第二电容603以及第六NMOS管604(图3中mn6)，第四NMOS管601的栅极与第三反相器203的第二端连接，第四NMOS管601的漏极与第四PMOS管602的漏极和第二PMOS管402的栅极分别连接，第四NMOS管601的源极接地，第四PMOS管602的栅极与第六NMOS管604的栅极、第三PMOS管502的源极、第五NMOS管504的源极以及第二电容603的第一端分别连接，第四PMOS管602的漏极与第四NMOS管601的漏极和第二PMOS管402的栅极分别连接，第四PMOS管602的源极与第二电容603的第一端、第三PMOS管502的栅极、第五NMOS管504的栅极以及第六NMOS管604源极分别连接，其中，第四PMOS管602、第四NMOS管601、第六NMOS管604以及第一锁存模块50共同作用，产生第二栅极电压v2，并控制第二栅极电压v2的大小。

第二电容603的第一端与第四PMOS管602的源极、第六NMOS管604的源极、第三PMOS管502的栅极以及第五NMOS管504的栅极分别连接，第二电容603的第二端与第二反相器202的第二端连接，第二电容603用于根据电平信号，控制第二栅极电压v2的大小。

第六NMOS管604的栅极与第四PMOS管602的栅极、第三PMOS管502的源极以及第五NMOS管504的源极分别连接，第六NMOS管604的漏极与电源电压和第五NMOS管504的漏极分别连接，第六NMOS管604的源极与第二电容603的第一端、第四PMOS管602的源极、第三PMOS管502的栅极以及第五NMOS管504的栅极分别连接，其中第六NMOS管604与第四NMOS管604、第四PMOS管602以及第一锁存模块50共同作用，产生第二栅极电压v2，并控制第二栅极电压v2的大小。

当第一电平信号为高电平，第二电平信号为低电平时，第一栅极电压v1的电压值为0，第二栅极电压v2的电压值等于电源电压vcc的两倍；当第一电平信号为低电平，第二电平信号为高电平时，第一栅极电压v1的电压值等于电源电压vcc的两倍，第二栅极电压v2的电压值为0。

当第一栅极电压v1为0时，第一驱动电压的电压值等于稳定电压vddp的电压值，当第二栅极电压v2的电压值等于电源电压vcc的两倍时，第二驱动电压的电压值为0，当第一栅极电压v1的电压值等于电源电压vcc的两倍时，第一驱动电压的电压值为0，当第二栅极电压v2的电压值为0时，第二驱动电压的电压值等于稳定电压vddp的电压值。

综上所述，对比图3与现有技术电路，本发明电路的工作原理是：驱动电路需要工作时，由控制模块70发送使能信号clkin，该信号经过第二反相器202后产生第一电平信号clk_d，经第三反相器203后产生第二电平信号clk_b，当clkin为低电平，则clk_d为低电平，clk_b为高电平，此时第一NMOS管301导通接地，第三NMOS管501不导通，而第五NMOS管504、第六NMOS管604、第三PMOS管502以及第四PMOS管602通过相互锁存作用，使得第一栅极电压v1的电压值为vcc的两倍，导致第一PMOS管302不导通，所以第一驱动电压clk为0v；与此同时，第四NMOS管601导通接地，使得第二栅极电压v2为0v，从而使得第二PMOS管402导通，因为第二NMOS管401不导通，所以此时第二驱动电压clkb的电压为稳定电压vddp的电压值。

当clkin为高电平，则clk_d为高电平，clk_b为低电平，此时第二NMOS管401导通接地，第四NMOS管601不导通，而第五NMOS管504、第六NMOS管604、第三PMOS管502以及第四PMOS管602通过相互锁存作用，使得第二栅极电压v2的电压值为vcc的两倍，导致第二PMOS管402不导通，所以第二驱动电压clkb为0v；与此同时，第三NMOS管501导通接地，使得第一栅极电压v1为0v，从而使得第一PMOS管302导通，因为第一NMOS管301不导通，所以此时第一驱动电压clkb的电压为稳定电压vddp的电压值。

可选地，参照图4示出了第一电平信号clk_d和第二电平clk_b不同时序时，第一驱动电压clk和第二电平clkb的对应时序，其中clk和clkb的高位表示其电压值为vddp，低位表示其电压值为0v。

本发明实施例的驱动电路，其输入电平信号只使用了三个反相器，两个锁存模块以及反相模块都使用电源电压，不需要使用稳定电压，在最终的输出驱动模块使用稳定电压，来使得驱动电压稳定可靠，相比较于现有技术的驱动电路，当需要使用很多级的电荷泵时，需要并联很多的反相器来产生稳定的驱动电压而导致驱动电路物理版图很大，且电荷泵工作效率较低，本发明不需要并联很多的反相器就可以实现稳定的驱动电压输出，极大的减小了驱动电路的物理版图，同时可以提高电荷泵的效率。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种驱动电路，其特征在于，所述驱动电路应用于非易失存储器，所述非易失存储器包括：电荷泵电路和稳压电路，所述驱动电路用于为所述电荷泵电路提供驱动电压，所述非易失存储器的电源电压，通过所述稳压电路产生稳定电压，以供所述驱动电路使用，所述驱动电压包括第一驱动电压和第二驱动电压，所述驱动电路包括：

反相模块、第一驱动模块、第二驱动模块、第一锁存模块以及第二锁存模块；

所述反相模块与所述第一驱动模块、所述第二驱动模块、所述第一锁存模块以及所述第二锁存模块分别连接，用于向所述第一驱动模块、所述第二驱动模块、所述第一锁存模块以及所述第二锁存模块分别发送电平信号；

所述第一驱动模块与所述第一锁存模块和所述反相模块分别连接，用于产生所述第一驱动电压，并控制所述第一驱动电压的大小；

所述第二驱动模块分别与所述第二锁存模块以及所述反相模块连接，用于产生所述第二驱动电压，并控制所述第二驱动电压的大小；

所述第一锁存模块与所述第一驱动模块和所述反相模块分别连接，用于控制所述第一驱动电压大小；

所述第二锁存模块与所述第二驱动模块和所述反相模块分别连接，用于控制所述第二驱动电压大小。

2.根据权利要求1所述的驱动电路，其特征在于，所述非易失存储器还包括控制模块；

所述控制模块与所述反相模块连接，用于向所述反相模块发送使能信号，所述使能信号用于控制所述反相模块产生所述电平信号。

3.根据权利要求2所述的驱动电路，其特征在于，所述电平信号包括第一电平信号和第二电平信号；所述反相模块包括：第一反相器、第二反相器以及第三反相器；

所述第一反相器的第一端与所述控制模块连接，第二端与所述第二反相器的第一端连接；

所述第二反相器的第一端与所述第一反相器的第二端连接，第二端与所述第三反相器的第一端、所述第一锁存模块、所述第二驱动模块以及第二锁存模块分别连接，所述第二反相器的第二端输出所述第一电平信号；

所述第三反相器的第一端与所述第二反相器的第二端连接，第二端分别与所述第一驱动模块、所述第一锁存模块以及第二锁存模块连接，所述第三反相器的第二端输出所述第二电平信号，所述第二电平信号与所述第一电平信号的电位相反。

4.根据权利要求3所述的驱动电路，其特征在于，所述第一驱动模块包括：第一NMOS管和第一PMOS管；

所述第一NMOS管的栅极与所述第三反相器的第二端连接；

所述第一NMOS管的漏极与第一PMOS管的漏极连接；

所述第一NMOS管的源极接地；

所述第一PMOS管的栅极与所述第一锁存模块连接；

所述第一PMOS管的漏极与所述第一NMOS管的漏极连接；

所述第一PMOS管的源极与所述稳定电路连接；

其中，所述第一PMOS管、所述第一NMOS管以及所述第一锁存模块三者共同作用，产生所述第一驱动电压，并控制所述第一驱动电压的大小。

5.根据权利要求3所述的驱动电路，其特征在于，所述第二驱动模块包括：第二NMOS管和第二PMOS管；

所述第二NMOS管的栅极与所述第二反相器的第二端连接；

所述第二NMOS管的漏极与第二PMOS管的漏极连接；

所述第二NMOS管的源极接地；

所述第二PMOS管的栅极与所述第二锁存模块连接；

所述第二PMOS管的漏极与所述第二NMOS管的漏极连接；

所述第二PMOS管的源极与所述稳定电路连接；

其中，所述第二PMOS管、所述第二NMOS管以及所述第二锁存模块三者共同作用，产生所述第二驱动电压，并控制所述第二驱动电压的大小。

6.根据权利要求3所述的驱动电路，其特征在于，所述第一锁存模块包括：第三NMOS管、第三PMOS管、第一电容以及第五NMOS管；

所述第三NMOS管的栅极与所述第二反相器的第二端连接；

所述第三NMOS管的漏极与所述第三PMOS管的漏极和所述第一PMOS管的栅极分别连接；

所述第三NMOS管的源极接地；

所述第三PMOS管的栅极与所述第五NMOS管的栅极和所述第二锁存模块分别连接；

所述第三PMOS管的漏极与所述第三NMOS管的漏极连接；

所述第三PMOS管的源极与所述第一电容的第一端、所述第二锁存模块以及所述第五NMOS管源极分别连接；

其中，所述第三PMOS管、所述第三NMOS管、所述第五NMOS管以及所述第二锁存模块共同作用，产生第一栅极电压，并控制所述第一栅极电压的大小；

所述第一电容的第一端与所述第三PMOS管的源极、第五NMOS管的源极以及所述第二锁存模块分别连接；

所述第一电容的第二端与所述第三反相器的第二端连接，所述第一电容用于根据所述电平信号，控制所述第一栅极电压的大小；

所述第五NMOS管的栅极与所述第三PMOS管的栅极以及所述第二锁存模块分别连接；

所述第五NMOS管的漏极与所述电源电压和所述第二锁存模块分别连接；

所述第五NMOS管的源极与所述第一电容的第一端和所述第二锁存模块分别连接，所述第五NMOS管、所述第三NMOS管、所述第三PMOS管以及所述第二锁存模块共同作用，产生所述第一栅极电压，并控制所述第一栅极电压的大小。

7.根据权利要求3所述的驱动电路，其特征在于，所述第二锁存模块包括：第四NMOS管、第四PMOS管、第二电容以及第六NMOS管；

所述第四NMOS管的栅极与所述第三反相器的第二端连接；

所述第四NMOS管的漏极与所述第四PMOS管的漏极和所述第二PMOS管的栅极分别连接；

所述第四NMOS管的源极接地；

所述第四PMOS管的栅极与所述第六NMOS管的栅极、所述第三PMOS管的源极、所述第五NMOS管的源极以及所述第二电容的第一端分别连接；

所述第四PMOS管的漏极与所述第四NMOS管的漏极和所述第二PMOS管的栅极分别连接；

所述第四PMOS管的源极与所述第二电容的第一端、所述第三PMOS管的栅极、所述第五NMOS管的栅极以及所述第六NMOS管源极分别连接；

其中，所述第四PMOS管、所述第四NMOS管、所述第六NMOS管以及所述第一锁存模块共同作用，产生第二栅极电压，并控制所述第二栅极电压的大小；

所述第二电容的第一端与所述第四PMOS管的源极、第六NMOS管的源极、所述第三PMOS管的栅极以及所述第五NMOS管的栅极分别连接；

所述第二电容的第二端与所述第二反相器的第二端连接，所述第二电容用于根据所述电平信号，控制所述第二栅极电压的大小；

所述第六NMOS管的栅极与所述第四PMOS管的栅极、所述第三PMOS管的源极以及所述第五NMOS管的源极分别连接；

所述第六NMOS管的漏极与所述电源电压和所述第五NMOS管的漏极分别连接；

所述第六NMOS管的源极与所述第二电容的第一端、所述第四PMOS管的源极、所述第三PMOS管的栅极以及所述第五NMOS管的栅极分别连接；

其中所述第六NMOS管与所述第四NMOS管、所述第四PMOS管以及所述第一锁存模块共同作用，产生所述第二栅极电压，并控制所述第二栅极电压的大小。

8.根据权利要求3所述的驱动电路，其特征在于，当所述使能信号为高电平时，所述第二反相器的第二端输出的第一电平信号为高电平，所述第三反相器的第二端输出的第二电平信号为低电平；

当所述使能信号为低电平时，所述第二反相器的第二端输出的第一电平信号为低电平，所述第三反相器的第二端输出的第二电平信号为高电平。

9.根据权利要求6所述的驱动电路，其特征在于，当所述第一电平信号为高电平，所述第二电平信号为低电平时，所述第一栅极电压的电压值为0，所述第二栅极电压的电压值等于电源电压值的两倍；

当所述第一电平信号为低电平，所述第二电平信号为高电平时，所述第一栅极电压的电压值等于电源电压值的两倍，所述第二栅极电压的电压值为0。

10.根据权利要求9所述的驱动电路，其特征在于，当所述第一栅极电压的电压值为0时，所述第一驱动电压的电压值等于所述稳定电压的电压值，当所述第二栅极电压的电压值等于电源电压值的两倍时，所述第二驱动电压的电压值为0；

当第一栅极电压的电压值等于电源电压值的两倍时，所述第一驱动电压的电压值为0，当所述第二栅极电压的电压值为0时，所述第二驱动电压的电压值等于所述稳定电压的电压值。

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