CN110474628A - 锁存器和分频器 - Google Patents

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Abstract

锁存器和分频器，锁存器包括第一逻辑单元、第二逻辑单元、第三逻辑单元、第四逻辑单元和控制单元；第一逻辑单元与第二逻辑单元结构相同，第三逻辑单元和第四逻辑单元结构相同，且第一逻辑单元和第三逻辑单元串联连接在参考电源与参考地线之间，第二逻辑单元和第四逻辑单元串联连接在参考电源与参考地线之间；控制单元，适于在所述锁存器处于预设的工作条件时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。上述的方案，可以降低高速二分频器电路的锁存器在静态和动态工作条件下的功耗。

Description

锁存器和分频器
技术领域
本发明涉及电子电路技术领域，特别是涉及一种锁存器和分频器。
背景技术
随着通信技术的发展，基于razavi结构锁存器实现的高速分频器，由于其具有速度快和带宽较宽的优点，得到了广泛的应用。
二分频的高速分频器电路由两级锁存器构成，其中任一锁存器均为另一锁存器的后级单元。
但是，现有技术中的高速二分频器不论是在静态工作条件下，还是在动态工作条件下，存在着功耗较大的问题。
发明内容
本发明实施例解决的是如何降低高速二分频器电路的锁存器的功耗。
为解决上述问题，本发明实施例提供了一种锁存器，所述锁存器包括第一逻辑单元、第二逻辑单元、第三逻辑单元、第四逻辑单元和控制单元；所述第一逻辑单元与所述第二逻辑单元结构相同，所述第三逻辑单元和第四逻辑单元结构相同，且所述第一逻辑单元和第三逻辑单元串联连接在参考电源与参考地线之间，所述第二逻辑单元和所述第四逻辑单元串联连接在参考电源与参考地线之间；所述控制单元，适于在所述锁存器处于预设的工作条件下时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。
可选地，所述第一逻辑单元包括第一PMOS管；所述第二逻辑单元包括第二PMOS管；所述第三逻辑单元包括第一NMOS管和第三NMOS管；所述第四逻辑单元包括第二NMOS管和第四NMOS管；所述第一PMOS管的栅端与时钟信号输入端耦接，所述第一PMOS管的源端与所述参考电源耦接，所述第一PMOS管的漏端与所述控制单元耦接；所述第二PMOS管的栅端与所述输入时钟信号耦接，所述第二PMOS管的源端与所述参考电源耦接，所述第二PMOS管的漏端与所述控制单元耦接；所述第一NMOS管的漏端与反相时钟信号输出端耦接，所述第一NMOS管的栅端与时钟信号输出端耦接，所述第一NMOS管的源端与所述参考地线耦接；所述第三NMOS管的漏端与所述反相时钟信号输出端耦接，所述第三NMOS管的栅端与前级时钟信号输出端耦接，所述第三NMOS管的源端与所述参考地线耦接；所述第二NMOS管的漏端与所述时钟信号输出端耦接，所述第二NMOS管的栅端与所述反相时钟信号输出端耦接，所述第二NMOS管的源端与所述参考地线耦接；所述第三NMOS管的漏端与所述时钟信号输出端耦接，所述第三NMOS管的栅端与前级反相时钟信号输出端耦接，所述第三NMOS管的源端与所述参考地线耦接。
可选地，所述控制单元，适于在所述锁存器处于的输入时钟信号下降的瞬间，以及在所述锁存器的时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。
可选地，所述控制单元包括第一控制子单元和第二控制子单元；所述第一控制子单元，适于在所述时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制所述第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开；所述第二控制子单元，适于在所述输入时钟信号下降的瞬间，控制所述第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开。
可选地，所述第一控制子单元，适于在所述时钟信号输出端输出的信号和所述反相时钟信号输出端输出的信号稳定时，采用所述时钟信号输出端的信号控制所述第一逻辑单元和第三逻辑单元所在的电流通路断开，或者采用所述反相时钟信号输出端的信号控制所述第二逻辑单元和第四逻辑单元所在的电流通路断开。
可选地，所述第二控制子单元，适于在所述输入时钟信号下降的瞬间，采用前级时钟信号输出端输出的时钟信号控制所述第一逻辑单元与第三逻辑单元所在的电流通路断开，或者采用前级反相时钟输出端输出的反相时钟信号控制所述第二逻辑单元和第四逻辑单元所在的电流通路断开。
可选地，所述第一控制子单元包括第三PMOS管和第四PMOS管；所述第三PMOS管的源端与所述第一PMOS管的漏端耦接，所述第三PMOS管的栅端与所述时钟信号输出端耦接，所述第三PMOS管的漏端与所述第二控制子单元耦接；所述第四PMOS管的源端与所述第二PMOS管的漏端耦接，所述第四PMOS管的栅端与所述反相时钟信号输出端耦接，所述第四PMOS管的漏端与所述第二控制子单元耦接。
可选地，所述第三PMOS管的源端与所述第四PMOS管的源端耦接。
可选地，所述第二控制子单元包括第五PMOS管和第六PMOS管；所述第五PMOS管的源端与所述第一控制子单元耦接，所述第五PMOS管的栅端与所述前级时钟信号输出端耦接，所述第五PMOS管的漏端与所述反相时钟信号输出端耦接；所述第六PMOS管的源端与所述第一控制子单元耦接，所述第六PMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第六PMOS管的漏端与所述时钟信号输出端耦接。
可选地，所述第一控制子单元包括第七PMOS管和第八PMOS管；所述第七PMOS管的源端与所述参考电源耦接，所述第七PMOS管的栅端与所述时钟信号输出端耦接，所述第七PMOS管的漏端与所述第一PMOS管的源端耦接；所述第八PMOS管的源端与所述参考电源耦接，所述第八PMOS管的栅端与所述反相时钟信号输出端耦接，所述第八PMOS管的漏端与所述第二PMOS管的源端耦接。
可选地，所述第二控制子单元包括第九PMOS管和第十PMOS管；所述第九PMOS管的源端与所述第七PMOS管的漏端耦接，所述第九PMOS管的栅端与所述前级时钟信号输出端耦接，所述第九PMOS管的漏端与所述反相时钟信号输出端耦接；所述第十PMOS管的源端与所述第八PMOS管的漏端耦接，所述第十PMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第十PMOS管的漏端与所述时钟信号输出端耦接。
可选地，所述第一逻辑单元包括第五NMOS管、第二逻辑单元包括第六NMOS管，第三逻辑单元包括第十一PMOS管和第十三PMOS管，所述第四逻辑单元包括第十二PMOS管和第十四PMOS管；所述第五NMOS管的源端与所述参考地线耦接，所述第五NMOS管的栅端与输入时钟信号耦接，所述第五NMOS管的漏端与所述控制单元耦接；所述第六NMOS管的源端与所述参考地线耦接，所述第六NMOS管的栅端与所述输入时钟信号耦接，所述第六NMOS管的漏端与所述控制单元耦接；所述第十一PMOS管的源端与所述参考电源耦接，所述第十一PMOS管的栅端与所述时钟信号输出端耦接，所述第十一PMOS管的漏端与反相时钟信号输出端耦接；所述第十三PMOS管的源端与所述参考电源耦接，所述第十三PMOS管的栅端与前级时钟信号输出端耦接，所述第十三PMOS管的漏端与反相时钟信号输出端耦接；所述第十二PMOS管的源端与所述参考电源耦接，所述第十二PMOS管的栅端与所述反相时钟信号输出端耦接，所述第十二PMOS管的漏端与所述时钟信号输出端耦接；所述第十四PMOS管的源端与所述参考电源耦接，所述第十四PMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第十四PMOS管的漏端与时钟信号输出端耦接。
可选地，所述控制单元，适于在所述锁存器的输入时钟信号上升的瞬间，以及在所述锁存器的时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。
可选地，所述控制单元包括第三控制子单元和第四控制子单元；所述第三控制子单元，适于在所述时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制所述第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开；所述第四控制子单元，适于在所述输入时钟信号上升的瞬间，控制所述第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开。
可选地，所述第三控制子单元，适于在所述时钟信号输出端输出的信号和所述反相时钟信号输出端输出的信号稳定时，采用所述时钟信号输出端的信号控制所述第一逻辑单元和第三逻辑单元所在的电流通路断开，或者采用所述反相时钟信号输出端的信号控制所述第二逻辑单元和第四逻辑单元所在的电流通路断开。
可选地，所述第四控制子单元，适于在所述输入时钟信号上升的瞬间，采用前级时钟信号输出端输出的时钟信号控制所述第一逻辑单元与第三逻辑单元所在的电流通路断开，或者采用前级反相时钟输出端输出的反相时钟信号控制所述第二逻辑单元和第四逻辑单元所在的电流通路断开。
可选地，所述第三控制子单元包括第七NMOS管和第八NMOS管；所述第七NMOS管的源端与所述第五NMOS管的漏端耦接，所述第七NMOS管的栅端与所述时钟信号输出端耦接，所述第七NMOS管的漏端与所述第四控制子单元耦接；所述第八NMOS管的源端与所述第六NMOS管的漏端耦接，所述第八NMOS管的栅端与所述反相时钟信号输出端耦接，所述第八NMOS管的漏端与所述第四控制子单元耦接。
可选地，所述第七NMOS管的源端与所述第八NMOS管的漏端耦接。
可选地，所述第四控制子单元包括第九NMOS管和第十NMOS管；所述第九NMOS管的源端与所述第三控制子元耦接，所述第九NMOS管的栅端与所述前级时钟信号输出端耦接，所述第九NMOS管的漏端与所述反相时钟信号输出端耦接；所述第十NMOS管的源端与所述第三控制子单元耦接，所述第十NMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第十NMOS管的漏端与所述时钟信号输出端耦接。
可选地，所述第三控制子单元包括第十一NMOS管和第十二NMOS管；所述第十一NMOS管的源端与所述参考地线耦接，所述第十一NMOS管的栅端与所述时钟信号输出端耦接，所述第十一NMOS管的漏端与所述第五NMOS管的源端耦接；所述第十二NMOS管的源端与所述参考地线耦接，所述第十二NMOS管的栅端与所述反相时钟信号输出端耦接，所述第十二NMOS管的漏端与所述第六NMOS管的源端耦接。
可选地，所述第四控制子单元包括第十三NMOS管和第十四NMOS管；所述第十三NMOS管的源端与所述第五NMOS管的漏端耦接，所述第十三NMOS管的栅端与所述前级时钟信号输出端耦接，所述第十三NMOS管的漏端与所述反相时钟信号输出端耦接；所述第十四NMOS管的源端与所述第六NMOS管的漏端耦接，所述第十四NMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第十四NMOS管的漏端与所述时钟信号输出端耦接。
本发明实施例还提供了一种分频器，所述分频器包括两个上述的锁存器，其中，所述两个锁存器中任一锁存器的第一输入端和第二输入端分别与另一锁存器的时钟信号输出端和反相时钟信号输出端耦接。
与现有技术相比，本发明的技术方案具有以下的优点：
上述的方案，在锁存器预设的工作条件时，通过控制单元控制锁存器中的第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开，因而可以在动态和静态工作条件下降低锁存器的功耗，节约资源。
进一步地，在占空比为25％锁存器的输入时钟信号上升的瞬间，以及输出的时钟信号稳定时，通过控制单元控制锁存器中的第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开，因而可以在动态和静态工作条件下降低锁存器的功耗，节约资源。
进一步地，在占空比为75％锁存器的输入时钟信号上升的瞬间，以及输出的时钟信号稳定时，通过控制单元控制锁存器中的第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开，因而可以在动态和静态工作条件下降低锁存器的功耗，节约资源。
附图说明
图1是一种分频器的结构示意图；
图2是现有分频器中的一种占空比为25％的锁存器的结构示意图；
图3是本发明实施例中的一种占空比为25％的锁存器的结构示意图；
图4是本发明实施例的一种占空比为25％的锁存器中的控制单元的结构示意图；
图5是本发明实施例中的又一种占空比为25％的锁存器的结构示意图；
图6是本发明实施例中的又一种占空比为25％的锁存器的结构示意图；
图7是本发明实施例中的又一种占空比为25％的锁存器的结构示意图；
图8是图1所示的分频器中的一种占空比为75％的锁存器的结构示意图；
图9是本发明实施例中的一种占空比为75％的锁存器中的控制单元的结构示意图；
图10是本发明实施例中的又一种占空比为75％的锁存器的结构示意图；
图11是本发明实施例中的又一种占空比为75％的锁存器的结构示意图；
图12是本发明实施例中的又一种占空比为75％的锁存器的结构示意图。
具体实施方式
请参见图1所示，现有技术中的高速二分频器可以包括锁存器101和102，其中，锁存器101和锁存器102互为后级单元。高速二分频器的输出信号频率是输入信号频率的1/2，能够实现25％或75％占空比的正交分频信号的输出。
图2示出了一种实现占空比为25％的分频信号的高速二分频器中的锁存器的电路结构示意图。请参见图2所示。所述锁存器包括耦接于参考电源VREF_1和参考地线VREF_2之间的第一逻辑单元201和第二逻辑单元202。
第一逻辑单元201具有第一时钟信号输入端CLK1、前级时钟信号输入端D和反相时钟信号输出端Qn，第二逻辑单元具有第二时钟信号输入端CLK2、前级反相时钟信号输入端Dn和时钟信号输出端Q。
第一逻辑单元201包括第一PMOS管MP1、第一NMOS管MN1和第三NMOS管MN3。第二逻辑单元202包括第二PMOS管MP2、第二NMOS管MN2和第四NMOS管MN4。其中：
第一PMOS管MP1和第二PMOS管MP2的源端分别与参考电源VREF_1耦接，第一PMOS管MP1和第二PMOS管MP2的栅端分别与第一时钟信号输入端CLK1和第二时钟信号输入端CLK2耦接，第一PMOS管MP1的漏端分别与第一NMOS管MN1和所述第三NMOS管MN3的漏端，以及反相时钟信号输出端Qn和第二NMOS管MN2的栅端耦接，第二PMOS管MP2的漏端分别与第二NMOS管MN2和第四NMOS管MN4的漏端，以及时钟信号输出端Q和第一NMOS管MN1的栅端耦接，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4的源端与地线VREF_2耦接。
当第一时钟信号输入端CLK1和第二时钟信号输入端CLK2均为低电平，第一PMOS管MP1和第二PMOS管MP2导通，存在参考电源VREF_1到反相时钟信号输出端Qn和时钟信号输出端Q的电流通路。当向前级时钟信号输出端D和前级反相时钟信号输出端Dn输入差分信号时，例如，向前级时钟信号输出端D输入高电平，并向前级反相时钟信号输出端Dn输入低电平时，第三NMOS管MN3和第四NMOS管MN4分别感应到前级时钟信号输出端D和前级反相时钟信号输出端Dn的电平差值，在第一NMOS管MN1和第二NMOS管MN2的作用下分别在时钟信号输出端Q和反相时钟信号输出端Qn放大输出，确保时钟信号输出端Q/反相时钟信号输出端Qn的电平分别接近参考电源VREF_1/参考地线VREF_2的电平。
当向前级时钟信号输出端D输入高电平，并向前级反相时钟信号输出端Dn输入低电平时，第三NMOS管MN3导通，而第四NMOS管MN4截止，同时使得第一NMOS管MN1导通，第二NMOS管MN2截止。此时，存在着参考电源VREF_1→第一PMOS管MP1→第一NMOS管MN1/第三NMOS管MN3→参考地线VREF_2的直流通路，也即锁存器存在直流功耗。
当第一时钟信号输入端CLK1和第二时钟信号输入端CLK2均为高电平，即VREF_3时，第一PMOS管MP1和第二PMOS管MP2截止，参考电源VREF_1到时钟信号输出端Q和反相时钟信号输出端Qn之间的电流通路截止，锁存器的时钟信号输出端Q和反相时钟信号输出端Qn分别通过第三NMOS管MN3和第四NMOS管MN4放电，使得时钟信号输出端Q和反相时钟信号输出端Qn输出的时钟信号的电平接近地线VREF_2的电平。
而动态条件下当时钟信号CLK为高电平时，对应锁存器也存在参考电源VREF_1到地线VREF_2的电流通路，增加了锁存器的动态功耗。
因此，现有技术中应用于高速二分频器中的锁存器在静态工作条件下和动态工作条件下分别存在静态功耗和动态功耗，严重制约了高速二分频器的应用。
为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过在锁存器处于静态和动态条件时，通过控制单元控制锁存器中的第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开，因而可以在动态和静态工作条件下降低锁存器的功耗，节约资源。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3示出了本发明实施例一种锁存器的结构示意图。如图3所示的锁存器300，包括第一逻辑单元301、第二逻辑单元302、第三逻辑单元303、第四逻辑单元304和控制单元305；
其中，第一逻辑单元301与第二逻辑单元302结构相同，第三逻辑单元303和第四逻辑单元304结构相同。第一逻辑单元301和第三逻辑单元303串联连接在参考电源VREF_1和参考地线VREF_2之间；第二逻辑单元302和第四逻辑单元304串联连接在参考电源VREF_1和参考地线VREF_2之间。
控制单元305耦接于第一逻辑单元301与第三逻辑单元303之间，以及第二逻辑单元302和第四逻辑单元304之间，适于在锁存器的输入时钟信号下降的瞬间，以及在锁存器的时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制第一逻辑单元301与第三逻辑单元303所在的电流通路或者第二逻辑单元302与第四逻辑单元304所在的电流通路断开。
图4示出了本发明实施例中的一种控制单元的结构示意图。如图4所示的控制单元400，可以包括第一控制子单元401和第二控制子单元402中至少一种，其中：
第一控制子单元401，适于在时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开。在本发明一实施例中，第一控制子单元401，适于在时钟信号输出端输出的信号和反相时钟信号输出端输出的信号稳定时，采用时钟信号输出端的信号控制第一逻辑单元和第三逻辑单元所在的电流通路断开，或者采用反相时钟信号输出端的信号控制第二逻辑单元和第四逻辑单元所在的电流通路断开。
第二控制子单元402，适于在输入时钟信号下降的瞬间，控制第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开。在本发明一实施例中，第二控制子单元402，适于在输入时钟信号下降的瞬间，采用前级时钟信号输出端输出的时钟信号控制第一逻辑单元与第三逻辑单元所在的电流通路断开，或者采用前级反相时钟输出端输出的反相时钟信号控制第二逻辑单元和第四逻辑单元所在的电流通路断开。
图5示出了本发明实施例中的一种锁存器的结构示意图。如图5所示的锁存器，可以包括第一逻辑单元501、第二逻辑单元502、第三逻辑单元503、第四逻辑单元504，以及第一控制子单元505和第二控制子单元504。
在具体实施中，第一逻辑单元301包括第一PMOS管MP1，第二逻辑单元包括第二PMOS管MP2，第三逻辑单元303包括第一NMOS管MN1和第三NMOS管MN3，第四逻辑单元504包括第二NMOS管MN2和第四NMOS管MN4；第一控制子单元包括第三PMOS管MP3和第四PMOS管MP4；第二控制子单元包括第五PMOS管MP5和第六PMOS管MP6。
其中，第一PMOS管MP1的栅端与输入时钟信号CLK耦接，第一PMOS管MP1的源端与参考电源VREF_1耦接，第一PMOS管MP1的漏端与第三PMOS管MP3的源端耦接。
第三PMOS管MP3的栅端与时钟信号输出端Q耦接，第三PMOS管MP3的漏端与第五PMOS管MP5的源端耦接。
第五PMOS管MP5的栅端与第三NMOS管MN3的栅端耦接，且与前级时钟信号输出端D耦接，第五PMOS管MP5的漏端与第一NMOS管MN1的漏端以及第三NMOS管MN3的漏端的耦接，并作为反相时钟信号输出端Qn。
第一NMOS管MN1的栅端与时钟信号输出端Q耦接，第一NMOS管MN1的源端与第三NMOS管MN3的源端均与参考地线VREF_2耦接。
第二PMOS管MP2的栅端与输入时钟信号CLK耦接，第二PMOS管MP2的源端与参考电源VREF_1耦接，第二PMOS管MP2的漏端与第四PMOS管MP4的源端耦接。
第四PMOS管MP4的栅端与反相时钟信号输出端Qn耦接，第四PMOS管MP4的漏端与第六PMOS管MP6的源端耦接。
第六PMOS管MP6的栅端与第四NMOS管MN4的栅端耦接，且与前级反相时钟信号输出端Dn耦接，第六PMOS管MP6的漏端与第二NMOS管MN2的漏端以及第四NMOS管MN4的漏端的耦接，并作为时钟信号输出端Q。
第二NMOS管MN2的栅端与反相时钟信号输出端Qn耦接，第二NMOS管MN2的源端与第四NMOS管MN4的源端均与参考地线VREF_2耦接。
下面将对图5所示的锁存器的工作原理进行详细的介绍。
在时钟信号输入端CLK的输入时钟信号处于下降沿，也即从高电平转换成低电平的瞬间，第一PMOS管MP1和第二PMOS管MP2导通。同时，当前级时钟信号输出端D为低电平，前级反相时钟信号输出端Dn为高电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为低电平时，第四NMOS管MN4导通。与此同时，第六PMOS管MP6截至，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第二PMOS管MP2→第四PMOS管MP4→第六PMOS管MP6→第四NMOS管MN4的电流通路，可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为高电平，时钟信号输出端Q输出的时钟信号为低电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为低电平时，第四PMOS管MP4截止，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第二PMOS管MP2→第四PMOS管MP4→第六PMOS管MP6→第四NMOS管MN4的电流通路，可以在很大程度上降低锁存器的静态功耗。
在时钟信号输入端CLK的输入时钟信号处于下降沿，也即从高电平转换成低电平的瞬间，第一PMOS管MP1和第二PMOS管MP2导通。同时，当前级时钟信号输出端D为高电平，前级反相时钟信号输出端Dn为低电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为低电平时，第三NMOS管MN3导通。与此同时，第五PMOS管MP5截至，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第一PMOS管MP1→第三PMOS管MP3→第五PMOS管MP5→第三NMOS管MN3的电流通路，可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为低电平，时钟信号输出端Q输出的时钟信号为高电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第三PMOS管MP3截止，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第一PMOS管MP2→第三PMOS管MP4→第五PMOS管MP6→第三NMOS管MN3的电流通路，因而可以在很大程度上降低锁存器的静态功耗。
由此可知，通过第一控制子单元中的第三PMOS管MP3和第四PMOS管MP4，以及第二控制子单元中的第五PMOS管MP5和第六PMOS管MP6，可以在静态条件和动态条件下，分别控制位于在参考电源VREF_1和参考地线VREF_2之间的相应的通路断开，故可以分别降低静态条件和动态条件下的功耗。
图6示出了本发明实施例中的一种锁存器的结构示意图。如图6所示的锁存器，可以包括第一逻辑单元601、第二逻辑单元602、第三逻辑单元603、第四逻辑单元604，以及第一控制子单元605和第二控制子单元606。
其中，第一逻辑单元601包括第一PMOS管MP1，第二逻辑单元包括第二PMOS管MP2，第三逻辑单元603包括第一NMOS管MN1和第三NMOS管MN3，第四逻辑单元604包括第二NMOS管MN2和第四NMOS管MN4；第一控制子单元605包括第三PMOS管MP3和第四PMOS管MP4；第二控制子单元606包括第五PMOS管MP5和第六PMOS管MP6。
第一PMOS管MP1的栅端与输入时钟信号CLK耦接，第一PMOS管MP1的源端与参考电源VREF_1耦接，第一PMOS管MP1的漏端与第三PMOS管MP3的源端以及第四PMOS管MP4的源端耦接。
第三PMOS管MP3的栅端与时钟信号输出端Q耦接，第三PMOS管MP3的漏端与第五PMOS管MP5的源端耦接。
第五PMOS管MP5的栅端与第三NMOS管MN3的栅端耦接，且与前级时钟信号输出端D耦接，第五PMOS管MP5的漏端与第一NMOS管MN1的漏端以及第三NMOS管MN3的漏端的耦接，并作为反相时钟信号输出端Qn。
第一NMOS管MN1的栅端与时钟信号输出端Q耦接，第一NMOS管MN1的源端与第三NMOS管MN3的源端均与参考地线VREF_2耦接。
第二PMOS管MP2的栅端与输入时钟信号CLK耦接，第二PMOS管MP2的源端与参考电源VREF_1耦接，第二PMOS管MP2的漏端与第四PMOS管MP4的源端耦接。
第四PMOS管MP4的栅端与反相时钟信号输出端Qn耦接，第四PMOS管MP4的漏端与第六PMOS管MP6的源端耦接。
第六PMOS管MP6的栅端与第四NMOS管MN4的栅端耦接，且与前级反相时钟信号输出端Dn耦接，第六PMOS管MP6的漏端与第二NMOS管MN2的漏端以及第四NMOS管MN4的漏端的耦接，并作为时钟信号输出端Q。
第二NMOS管MN2的栅端与反相时钟信号输出端Qn耦接，第二NMOS管MN2的源端与第四NMOS管MN4的源端均与参考地线VREF_2耦接。
下面将对图6所示的锁存器的工作原理进行详细的介绍。
在时钟信号输入端CLK的输入时钟信号处于下降沿，也即从高电平转换成低电平的瞬间，第一PMOS管MP1和第二PMOS管MP2导通。同时，当前级时钟信号输出端D为低电平，前级反相时钟信号输出端Dn为高电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为低电平时，第四NMOS管MN4导通。与此同时，第六PMOS管MP6截至，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第二PMOS管MP2→第四PMOS管MP4→第六PMOS管MP6→第四NMOS管MN4的电流通路，可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为高电平，时钟信号输出端Q输出的时钟信号为低电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为低电平时，第四PMOS管MP4截止，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第二PMOS管MP2→第四PMOS管MP4→第六PMOS管MP6→第四NMOS管MN4的电流通路，可以在很大程度上降低锁存器的静态功耗。
在时钟信号输入端CLK的输入时钟信号处于下降沿，也即从高电平转换成低电平的瞬间，第一PMOS管MP1和第二PMOS管MP2导通。同时，当前级时钟信号输出端D为高电平，前级反相时钟信号输出端Dn为低电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为低电平时，第三NMOS管MN3导通。与此同时，第五PMOS管MP5截至，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第一PMOS管MP1→第三PMOS管MP3→第五PMOS管MP5→第三NMOS管MN3的电流通路，可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为低电平，时钟信号输出端Q输出的时钟信号为高电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第三PMOS管MP3截止，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第一PMOS管MP2→第三PMOS管MP4→第五PMOS管MP6→第三NMOS管MN3的电流通路，可以在很大程度上降低锁存器的静态功耗。
由此可知，通过第一控制子单元中的第三PMOS管MP3和第四PMOS管MP4，以及第二控制子单元中的第五PMOS管MP5和第六PMOS管MP6，可以在静态条件和动态条件下，分别控制位于在参考电源VREF_1和参考地线VREF_2之间的相应的通路断开，可以分别降低静态条件和动态条件下的功耗。
图7示出了本发明实施例中的另一种锁存器的结构示意图。如图7所示的锁存器，可以包括第一逻辑单元701、第二逻辑单元702、第三逻辑单元703、第四逻辑单元704，以及第一控制子单元705和第二控制子单元706。
在具体实施中，第一逻辑单元701包括第一PMOS管MP1，第二逻辑单元702包括第二PMOS管MP2，第三逻辑单元703包括第一NMOS管MN1和第三NMOS管MN3，第四逻辑单元704包括第二NMOS管MN2和第四NMOS管MN4；第一控制子单元705包括第七PMOS管MP7和第八PMOS管MP8；第二控制子单元706包括第九PMOS管MP9和第十PMOS管MP10。
其中，第一PMOS管MP1的栅端与输入时钟信号CLK耦接，第一PMOS管MP1的源端与第七PMOS管MP7的漏端耦接，第一PMOS管MP1的漏端与第九PMOS管MP9的源端耦接。
第七PMOS管MP7的栅端与时钟信号输出端Q耦接，第七PMOS管MP7的源端与参考电源VREF_1耦接；
第九PMOS管MP9的栅端与前级时钟信号输出端D耦接，第九PMOS管MP9的漏端与反相时钟信号输出端Dn耦接。
第二PMOS管MP2的栅端与输入时钟信号CLK耦接，第二PMOS管MP2的源端与第八PMOS管MP8的漏端耦接，第二PMOS管MP2的漏端与第十PMOS管MP10的源端耦接。
第八PMOS管MP8的源端与参考电源VREF_1耦接，第八PMOS管MP8的栅端与反相时钟信号输出端Qn耦接。
第十PMOS管MP10的栅端与前级反相时钟信号输出端Dn耦接，第十PMOS管MP10的漏端与时钟信号输出端Q耦接。
下面将对图7所述的锁存器对静态功耗和动态功耗的控制过程进行详细的阐述：
在时钟信号输入端CLK的输入时钟信号处于下降沿，也即从高电平转换成低电平的瞬间，第一PMOS管MP1和第二PMOS管MP2导通。同时，当前级时钟信号输出端D为低电平，前级反相时钟信号输出端Dn为高电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为低电平时，第四NMOS管MN4导通，第十PMOS管MP10截至，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第八PMOS管MP8→第二PMOS管MP2→第十PMOS管MP10→第四NMOS管MN4的电流通路，从而可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为高电平，时钟信号输出端Q输出的时钟信号为低电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为低电平时，第八PMOS管MP8截止，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即从第八PMOS管MP8→第二PMOS管MP2→第十PMOS管MP10→第四NMOS管MN4的电流通路，可以在很大程度上降低锁存器的静态功耗。
在时钟信号输入端CLK的输入时钟信号处于下降沿，也即从高电平转换成低电平的瞬间，第一PMOS管MP1和第二PMOS管MP2导通。同时，当前级时钟信号输出端D为高电平，前级反相时钟信号输出端Dn为低电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为低电平时，第一NMOS管MN1导通，第三NMOS管MN3截至，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第七PMOS管MP7→第一PMOS管MP1→第九PMOS管MP9→第三NMOS管MN3的电流通路，可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为低电平，时钟信号输出端Q输出的时钟信号为高电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第七PMOS管MP7截止，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第七PMOS管MP7→第一PMOS管MP1→第九PMOS管MP9→第三NMOS管MN3的电流通路，因而可以在很大程度上降低锁存器的静态功耗。
由此可知，通过第一控制子单元中的第七PMOS管MP7和第八PMOS管MP8，以及第二控制子单元中的第九PMOS管MP9和第十PMOS管MP10，可以在静态条件和动态条件下，分别控制位于在参考电源VREF_1和参考地线VREF_2之间的相应的通路断开，故可以分别降低静态条件和动态条件下的功耗。
上述对占空比为25％的锁存器的结构进行了介绍，下面将对占空比为75％的锁存器的结构做详细的描述。
图8示出了现有技术中的一种占空比为75％锁存器的电路结构示意图。请参见图8所示，所述锁存包括耦接于参考电源VREF_1和参考地线之间VREF_2的第一逻辑单元801和第二逻辑单元802。
第一逻辑单元801具有第一时钟信号输入端CLK1、前级时钟信号输入端D和反相时钟信号输出端Qn，第二逻辑单元具有第二时钟信号输入端CLK2、前级反相时钟信号输入端Dn和时钟信号输出端Q。
第一逻辑单元801包括第五NMOS管MN5、第十一PMOS管MP11和第十三PMOS管MP13。第二逻辑单元802包括第六NMOS管MN6、第十二PMOS管MP12和第十四PMOS管MP14，其中：
第五NMOS管MN5的源端和第六NMOS管MN6的源端分别与参考地线VREF_2耦接，第五NMOS管MN5的栅端和第六NMOS管MN6的栅端分别与第一时钟信号输入端CLK1和第二时钟信号输入端CLK2耦接，第五NMOS管MN5的漏端分别与第十一PMOS管MP11和第十三PMOS管MP13的漏端，以及反相时钟信号输出端Qn和第十二PMOS管MP12的栅端耦接，第六NMOS管MN6的漏端分别与第十二PMOS管MP12和第十四PMOS管MP14的漏端，以及时钟信号输出端Q和第十一PMOS管MP11的栅端耦接，第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13和第十四PMOS管MP14的源端与参考电源VREF_1耦接。
当第一时钟信号输入端CLK1和第二时钟信号输入端CLK2输入的电平信号均为高电平时，第五NMOS管MN5和第第六NMOS管MN6导通。此时，当前级时钟信号输入端D输入的电平信号为低电平，且前级反相时钟信号输入端Dn输入的电平信号为高电平时，第十三PMOS管MP13导通，而第十四PMOS管MP14截止，同时使得第十一PMOS管MP11导通，第十二PMOS管MP12截止。此时，存在着从参考电源VREF_1→第十一PMOS管MP11/第十三PMOS管MP13→第五MOS管MN5→参考地线VREF_2的直流通路，也即锁存器存在着直流功耗。
当第一时钟信号输入端CLK1和第二时钟信号输入端CLK2输入的电平信号均为低电平时，第五NMOS管MN5和第第六NMOS管MN6截止，锁存器的时钟信号输出端Q和反相时钟吸纳后输出端Qn分别通过第十三PMOS管MP13和第十四PMOS管MP14充电，使得时钟信号输出端Q和反相时钟信号输出端Qn输出接近参考电源VREF_1的高电平信号。
当锁存器在动态条件下时，且第一时钟信号输入端CLK1和第二时钟信号输入端CLK2输入的电平信号从低电平转换为高电平时，锁存器也存在从参考电源VREF_1到参考地线VREF_2的电流通路，也即增加了锁存器的动态功耗。
因此，现有技术中应用于高速二分频器中占空比为75％的锁存器在静态工作条件下和动态工作条件下分别存在静态功耗和动态功耗，严重制约了高速二分频器的应用。
为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过控制单元在锁存器的输入时钟信号上升的瞬间，以及在锁存器的时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制第一逻辑单元与第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开，可以消除锁存器在静态工作条件下的功耗，并同时降低动态工作条件下的动态功耗。
继续参加图3，本发明实施例一种75％的锁存器300，包括第一逻辑单元301、第二逻辑单元302、第三逻辑单元303、第四逻辑单元304和控制单元305。
其中，第一逻辑单元301与第二逻辑单元302结构相同，第三逻辑单元303和第四逻辑单元304结构相同。第一逻辑单元301和第三逻辑单元303串联连接在参考电源VREF_1和参考地线VREF_2之间；第二逻辑单元302和第四逻辑单元304串联连接在参考电源VREF_1和参考地线VREF_2之间。
控制单元305耦接于第一逻辑单元301与第三逻辑单元303之间，以及第二逻辑单元302和第四逻辑单元304之间，且适于在锁存器的输入时钟信号上升的瞬间，以及在锁存器的时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制第一逻辑单元301与第三逻辑单元303所在的电流通路或者第二逻辑单元302与第四逻辑单元304所在的电流通路断开。
图9示出了本发明实施例中的一种控制单元·的结构示意图。如图9所示的控制单元900，可以包括第三控制子单元901和第四控制子单元902中至少一种，其中：
第三控制子单元901，适于在时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开。
在本发明一实施例中，第三控制子单元901，适于在时钟信号输出端输出的信号和反相时钟信号输出端输出的信号稳定时，采用时钟信号输出端的信号控制第一逻辑单元和第三逻辑单元所在的电流通路断开，或者采用反相时钟信号输出端的信号控制第二逻辑单元和第四逻辑单元所在的电流通路断开。
第四控制子单元902，适于在输入时钟信号上升的瞬间，控制第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开。
在本发明一实施例中，第四控制子单元902，适于在输入时钟信号上升的瞬间，采用前级时钟信号输出端输出的时钟信号控制第一逻辑单元与第三逻辑单元所在的电流通路断开，或者采用前级反相时钟输出端输出的反相时钟信号控制第二逻辑单元和第四逻辑单元所在的电流通路断开。
图10示出了本发明实施例中的又一种锁存器的结构示意图。如图10所示的锁存器，可以包括第一逻辑单元1001、第二逻辑单元1002、第三逻辑单元1003、第四逻辑单元1004，以及第三控制子单元1005和第四控制子单元1004。
第一逻辑单元1001包括第五NMOS管MN5、第二逻辑单元1002包括第六NMOS管MN6，第三逻辑单元1003包括第十一PMOS管MP11和第十三PMOS管MP13，第四逻辑单元1004包括第十二PMOS管MP12和第十四PMOS管MP14；第三控制子单元1005包括第七NMOS管MN7和第八NMOS管MN8；第四控制子单元1006包括第九NMOS管MN9和第十NMOS管MN10。
其中，第五NMOS管MN5的源端与参考地线VREF_2耦接，第五NMOS管MN5的栅端与时钟信号输入端CLK耦接，第五NMOS管MN5的漏端与第七NMOS管MN7的源端耦接。
第七NMOS管MN7的栅端与时钟信号输出端Q耦接，第七NMOS管MN7的漏端与第九NMOS管MN9的源端耦接。
第九NMOS管MN9的栅端与前级时钟信号输出端D耦接，第九NMOS管MN9的漏端与反相时钟信号输出端Qn耦接。
第十一PMOS管MP11的源端与参考电源耦接，第十一PMOS管MP11的栅端与时钟信号输出端Q耦接，第十一PMOS管MP11的漏端与反相时钟信号输出端Qn耦接。
第十三PMOS管MP13的栅端与前级时钟信号输出端D耦接，第十三PMOS管MP13的源端与参考电源VREF_1耦接，第十三PMOS管MP13的漏端与反相时钟信号输出端Qn耦接。
第六NMOS管MN6的源端与参考地线VREF_2耦接，第六NMOS管MN6的栅端与时钟信号输入端CLK耦接，第六NMOS管MN6的漏端与第四NMOS管MN4的源端耦接。
第八NMOS管MN8的栅端与反相时钟信号输出端Qn耦接，第八NMOS管MN8的漏端与第六NMOS管MN6的源端耦接。
第十NMOS管MN10的栅端与前级反相时钟信号输出端Dn耦接，第十NMOS管MN10的漏端与时钟信号输出端Q耦接。
第十二PMOS管MP12的源端与参考电源VREF_1耦接，第十二PMOS管MP12的栅端与反相时钟信号输出端Qn耦接，第十二PMOS管MP12的漏端与时钟信号输出端Q耦接。
第十四PMOS管MP14的栅端与前级反相时钟信号输出端Dn耦接，第十四PMOS管MP14的源端与参考电源VREF_1耦接，第十四PMOS管MP14的漏端与时钟信号输出端Q耦接。
下面将对图10所述的锁存器如何在动态和静态条件下对功耗进行控制的过程进行介绍。
在时钟信号输入端CLK的输入时钟信号处于上升沿，也即从低电平转换成高电平的瞬间，第五NMOS管MN5和第六NMOS管MN6导通。同时，当前级时钟信号输出端D为低电平，前级反相时钟信号输出端Dn为高电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为高电平时，第九NMOS管MN9截至，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十三PMOS管MP13→第九NMOS管MN9→第七NMOS管MN7→第五NMOS管MN5的电流通路，可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为高电平，时钟信号输出端Q输出的时钟信号为低电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第三NMOS管MN3截止，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十三PMOS管MP13→第九NMOS管MN9→第七NMOS管MN7→第五NMOS管MN5的电流通路，因而可以在很大程度上降低锁存器的静态功耗。
在时钟信号输入端CLK的输入时钟信号处于上升沿，也即从低电平转换成高电平的瞬间，第五NMOS管MN5和第六NMOS管MN6导通。同时，当前级时钟信号输出端D为高电平，前级反相时钟信号输出端Dn为低电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为高电平时，第十NMOS管MN10截至，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十二PMOS管MP12→第十NMOS管MN10→第八NMOS管MN8→第六NMOS管MN6的电流通路，从而可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为低电平，时钟信号输出端Q输出的时钟信号为高电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第八NMOS管MN8截止，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十二PMOS管MP12→第十NMOS管MN10→第八NMOS管MN8→第六NMOS管MN6的电流通路，可以在很大程度上降低锁存器的静态功耗。
由此可知，通过第三控制子单元中的第七NMOS管MN7和第八NMOS管MN8，以及第四控制子单元中的第九NMOS管MN9和第十NMOS管MN10，可以在静态条件和动态条件下，分别控制位于在参考电源VREF_1和参考地线VREF_2之间的相应的通路断开，故可以分别降低静态条件和动态条件下的功耗。
图11示出了本发明实施例中的又一种锁存器的结构示意图。如图11所示的锁存器，可以包括第一逻辑单元1101、第二逻辑单元1102、第三逻辑单元1103、第四逻辑单元1104，以及第三控制子单元1105和第四控制子单元1106。
第一逻辑单元1101包括第五NMOS管MN5、第二逻辑单元1102包括第六NMOS管MN6，第三逻辑单元1103包括第十一PMOS管MP11和第十三PMOS管MP13，第四逻辑单元1104包括第十二PMOS管MP12和第十四PMOS管MP14；第三控制子单元1105包括第七NMOS管MN7和第八NMOS管MN8第四控制子单元1106包括第九NMOS管MN9和第十NMOS管MN10。
其中，第五NMOS管MN5的源端与参考地线VREF_2耦接，第五NMOS管MN5的栅端与时钟信号输入端CLK耦接，第五NMOS管MN5的漏端与第七NMOS管MN7的源端和第八NMOS管MN8的源端耦接。
第七NMOS管MN7的栅端与时钟信号输出端Q耦接，第七NMOS管MN7的漏端与第九NMOS管MN9的源端耦接。
第九NMOS管MN9的栅端与前级时钟信号输出端D耦接，第九NMOS管MN9的漏端与反相时钟信号输出端Qn耦接。
第十一PMOS管MP11的源端与参考地线VREF_2耦接，第十一PMOS管MP11的栅端与时钟信号输出端Q耦接，第十一PMOS管MP11的漏端与反相时钟信号输出端Qn耦接。
第十三PMOS管MP13的栅端与前级时钟信号输出端D耦接，第十三PMOS管MP13的源端与参考电源VREF_1耦接，第十三PMOS管MP13的漏端与反相时钟信号输出端Qn耦接。
第六NMOS管MN6的源端与参考地线VREF_2耦接，第六NMOS管MN6的栅端与时钟信号输入端CLK耦接，第六NMOS管MN6的漏端与第八NMOS管MN8的源端耦接。
第八NMOS管MN8的栅端与反相时钟信号输出端Qn耦接，第八NMOS管MN8的漏端与第十NMOS管MN10的源端耦接。
第十NMOS管MN10的栅端与前级反相时钟信号输出端Dn耦接，第十NMOS管MN10的漏端与时钟信号输出端Q耦接。
第十二PMOS管MP12的源端与参考电源VREF_1耦接，第十二PMOS管MP12的栅端与反相时钟信号输出端Qn耦接，第十二PMOS管MP12的漏端与时钟信号输出端Q耦接。
第十四PMOS管MP14的栅端与前级反相时钟信号输出端Dn耦接，第十四PMOS管MP14的源端与参考电源VREF_1耦接，第十四PMOS管MP14的漏端与时钟信号输出端Q耦接。
图11所述的锁存器在动态和静态下对于功耗的控制过程具体如下：
在时钟信号输入端CLK的输入时钟信号处于上升沿，也即从低电平转换成高电平的瞬间，第五NMOS管MN5和第六NMOS管MN6导通。同时，当前级时钟信号输出端D为低电平，前级反相时钟信号输出端Dn为高电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为高电平时，第九NMOS管MN9截至，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十三PMOS管MP13→第九NMOS管MN9→第七NMOS管MN7→第五NMOS管MN5的电流通路，可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为高电平，时钟信号输出端Q输出的时钟信号为低电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第三NMOS管MN3截止，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十三PMOS管MP13→第九NMOS管MN9→第七NMOS管MN7→第五NMOS管MN5的电流通路，因而可以在很大程度上降低锁存器的静态功耗。
在时钟信号输入端CLK的输入时钟信号处于上升沿，也即从低电平转换成高电平的瞬间，第五NMOS管MN5和第六NMOS管MN6导通。同时，当前级时钟信号输出端D为高电平，前级反相时钟信号输出端Dn为低电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为高电平时，第十NMOS管MN10截至，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十二PMOS管MP12→第十NMOS管MN10→第八NMOS管MN8→第六NMOS管MN6的电流通路，从而可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为低电平，时钟信号输出端Q输出的时钟信号为高电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第八NMOS管MN8截止，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十二PMOS管MP12→第十NMOS管MN10→第八NMOS管MN8→第六NMOS管MN6的电流通路，可以在很大程度上降低锁存器的静态功耗。
由此可知，通过第三控制子单元1105中的第七NMOS管MN7和第八NMOS管MN8，以及第四控制子单元1106中的第九NMOS管MN9和第十NMOS管MN10，可以在静态条件和动态条件下，分别控制位于在参考电源VREF_1和参考地线VREF_2之间的相应的通路断开，故可以分别降低静态条件和动态条件下的功耗。
图12示出了本发明实施例中的又一种锁存器的结构示意图。如图12所示的锁存器，可以包括第一逻辑单元1201、第二逻辑单元1202、第三逻辑单元1203、第四逻辑单元1204，以及第三控制子单元1205和第四控制子单元1206。
第一逻辑单元1201包括第五NMOS管MN5，第二逻辑单元1202包括第六NMOS管MN6，第三逻辑单元1203包括第十一PMOS管MP11和第十三PMOS管MP13，第四逻辑单元1204包括第十二PMOS管MP12和第十四PMOS管MP14；第三控制子单元1205包括第十一NMOS管MN11和第十二NMOS管MN12；第四控制子单元1206包括第十三NMOS管MN13和第十四NMOS管MN14。
其中，第五NMOS管MN5的栅端与时钟信号输入端CLK耦接，第五NMOS管MN5的源端与第十一NMOS管MN11的漏端耦接，第五NMOS管MN5的漏端与第十三NMOS管MN13的源端耦接。
第十一NMOS管MN11的栅端与时钟信号输出端Q耦接，第十一NMOS管MN11的源端与参考地线VREF_2耦接。
第十三NMOS管MN13的栅端与前级时钟信号输出端D耦接，第十三NMOS管MN13的漏端与反相时钟信号输出端Qn耦接。
第十一PMOS管MP11的栅端与时钟信号输出端Q耦接，第十一PMOS管MP11的源端与参考电源VREF_1耦接，第十一PMOS管MP11的漏端与反相时钟信号输出端Qn耦接。
第十三PMOS管MP13的栅端与前级时钟信号输出端D耦接，第十三PMOS管MP13的源端与参考电源VREF_1耦接，第十三PMOS管MP13的漏端与反相时钟信号输出端Qn耦接。
第六NMOS管MN6的栅端与时钟信号输入端CLK耦接，第六NMOS管MN6的源端与第八NMOS管MN8的漏端耦接，第六NMOS管MN6的漏端与第十四NMOS管MN14的源端耦接。
第十二NMOS管MN12的栅端与时钟信号输出端Q耦接，第十二NMOS管MN12的源端与参考地线VREF_2耦接。
第十四NMOS管MN14的栅端与前级反相时钟信号输出端Dn耦接，第十四NMOS管MN14的漏端与时钟信号输出端Q耦接。
第十二PMOS管MP12的栅端与反相时钟信号输出端Qn耦接，第十二PMOS管MP12的源端与参考电源VREF_1耦接，第十二PMOS管MP12的漏端与时钟信号输出端Q耦接。
第十四PMOS管MP14的栅端与前级反相时钟信号输出端Dn耦接，第十四PMOS管MP14的源端与参考电源VREF_1耦接，第十四PMOS管MP14的漏端与时钟信号输出端Q耦接。
在具体实施中，上述的锁存器的动态和静态功耗控制过程如下：
在时钟信号输入端CLK的输入时钟信号处于上升沿，也即从低电平转换成高电平的瞬间，第五NMOS管MN5和第六NMOS管MN6导通。同时，当前级时钟信号输出端D为低电平，前级反相时钟信号输出端Dn为高电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为高电平时，第十三NMOS管MN13截至，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十三PMOS管MP13→第十三NMOS管MN13→第五NMOS管MN5→第十一NMOS管MN11的电流通路，可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为高电平，时钟信号输出端Q输出的时钟信号为低电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第十一NMOS管MN11截止，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，从而使得第一逻辑单元与第三逻辑单元所在的电流通路断开，也即不存在从第十一PMOS管MP11/第十三PMOS管MP13→第十三NMOS管MN13→第五NMOS管MN5→第十一NMOS管MN11的电流通路，因而可以在很大程度上降低锁存器的静态功耗。
在时钟信号输入端CLK的输入时钟信号处于上升沿，也即从低电平转换成高电平的瞬间，第五NMOS管MN5和第六NMOS管MN6导通。同时，当前级时钟信号输出端D为高电平，前级反相时钟信号输出端Dn为低电平，且反相时钟信号输出端Qn和时钟信号输出端Q输出的时钟信号均为高电平时，第十四NMOS管MN14截至，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第十二PMOS管MP12/第十四PMOS管MP14→第十四NMOS管MN14→第六NMOS管MN6→第十二NMOS管MN12的电流通路，从而可以在很大程度上降低锁存器的动态功耗。
当反相时钟信号输出端Qn输出的反相时钟信号和时钟信号输出端Q输出的时钟信号稳定时，反相时钟信号输出端Qn输出的反相时钟信号为低电平，时钟信号输出端Q输出的时钟信号为高电平，前级时钟信号输出端D和前级反相时钟信号输出端Dn输出的时钟信号均为高电平时，第十二NMOS管MN12截止，从而使得第二逻辑单元与第四逻辑单元所在的电流通路断开，也即不存在从第十二PMOS管MP12/第十四PMOS管MP14→第十四NMOS管MN14→第六NMOS管MN6→第十二NMOS管MN12的电流通路，可以在很大程度上降低锁存器的静态功耗。
由此可知，通过第三控制子单元中的第十一NMOS管MN11和第十二NMOS管MN12，以及第四控制子单元包括第十三NMOS管MN13和第十四NMOS管MN14，可以在静态条件和动态条件下，分别控制位于在参考电源VREF_1和参考地线VREF_2之间的相应的通路断开，故可以分别降低静态条件和动态条件下的功耗。
本发明实施例还提供了一种分频器，分频器包括至少两个锁存器。其中，锁存器结构可以采用上述实施例中介绍的方案，不再赘述。
以上对本发明实施例做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种锁存器，其特征在于，包括第一逻辑单元、第二逻辑单元、第三逻辑单元、第四逻辑单元和控制单元；
所述第一逻辑单元与所述第二逻辑单元结构相同，所述第三逻辑单元和第四逻辑单元结构相同，且所述第一逻辑单元和第三逻辑单元串联连接在参考电源与参考地线之间，所述第二逻辑单元和所述第四逻辑单元串联连接在参考电源与参考地线之间；
所述控制单元，适于在所述锁存器处于预设的工作条件下时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。
2.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一PMOS管；所述第二逻辑单元包括第二PMOS管；所述第三逻辑单元包括第一NMOS管和第三NMOS管；所述第四逻辑单元包括第二NMOS管和第四NMOS管；
所述第一PMOS管的栅端与时钟信号输入端耦接，所述第一PMOS管的源端与所述参考电源耦接，所述第一PMOS管的漏端与所述控制单元耦接；
所述第二PMOS管的栅端与所述输入时钟信号耦接，所述第二PMOS管的源端与所述参考电源耦接，所述第二PMOS管的漏端与所述控制单元耦接；
所述第一NMOS管的漏端与反相时钟信号输出端耦接，所述第一NMOS管的栅端与时钟信号输出端耦接，所述第一NMOS管的源端与所述参考地线耦接；
所述第三NMOS管的漏端与所述反相时钟信号输出端耦接，所述第三NMOS管的栅端与前级时钟信号输出端耦接，所述第三NMOS管的源端与所述参考地线耦接；
所述第二NMOS管的漏端与所述时钟信号输出端耦接，所述第二NMOS管的栅端与所述反相时钟信号输出端耦接，所述第二NMOS管的源端与所述参考地线耦接；
所述第三NMOS管的漏端与所述时钟信号输出端耦接，所述第三NMOS管的栅端与前级反相时钟信号输出端耦接，所述第三NMOS管的源端与所述参考地线耦接。
3.根据权利要求2所述的锁存器，其特征在于，所述控制单元，适于在所述锁存器处于的输入时钟信号下降的瞬间，以及在所述锁存器的时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。
4.根据权利要求3所述的锁存器，其特征在于，所述控制单元包括第一控制子单元和第二控制子单元；
所述第一控制子单元，适于在所述时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制所述第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开；
所述第二控制子单元，适于在所述输入时钟信号下降的瞬间，控制所述第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开。
5.根据权利要求4所述的锁存器，其特征在于，所述第一控制子单元，适于在所述时钟信号输出端输出的信号和所述反相时钟信号输出端输出的信号稳定时，采用所述时钟信号输出端的信号控制所述第一逻辑单元和第三逻辑单元所在的电流通路断开，或者采用所述反相时钟信号输出端的信号控制所述第二逻辑单元和第四逻辑单元所在的电流通路断开。
6.根据权利要求5所述的锁存器，其特征在于，所述第二控制子单元，适于在所述输入时钟信号下降的瞬间，采用前级时钟信号输出端输出的时钟信号控制所述第一逻辑单元与第三逻辑单元所在的电流通路断开，或者采用前级反相时钟输出端输出的反相时钟信号控制所述第二逻辑单元和第四逻辑单元所在的电流通路断开。
7.根据权利要求6所述的锁存器，其特征在于，所述第一控制子单元包括第三PMOS管和第四PMOS管；
所述第三PMOS管的源端与所述第一PMOS管的漏端耦接，所述第三PMOS管的栅端与所述时钟信号输出端耦接，所述第三PMOS管的漏端与所述第二控制子单元耦接；
所述第四PMOS管的源端与所述第二PMOS管的漏端耦接，所述第四PMOS管的栅端与所述反相时钟信号输出端耦接，所述第四PMOS管的漏端与所述第二控制子单元耦接。
8.根据权利要求7所述的锁存器，其特征在于，所述第三PMOS管的源端与所述第四PMOS管的源端耦接。
9.根据权利要求7或8所述的锁存器，其特征在于，所述第二控制子单元包括第五PMOS管和第六PMOS管；
所述第五PMOS管的源端与所述第一控制子单元耦接，所述第五PMOS管的栅端与所述前级时钟信号输出端耦接，所述第五PMOS管的漏端与所述反相时钟信号输出端耦接；
所述第六PMOS管的源端与所述第一控制子单元耦接，所述第六PMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第六PMOS管的漏端与所述时钟信号输出端耦接。
10.根据权利要求6所述的锁存器，其特征在于，所述第一控制子单元包括第七PMOS管和第八PMOS管；
所述第七PMOS管的源端与所述参考电源耦接，所述第七PMOS管的栅端与所述时钟信号输出端耦接，所述第七PMOS管的漏端与所述第一PMOS管的源端耦接；
所述第八PMOS管的源端与所述参考电源耦接，所述第八PMOS管的栅端与所述反相时钟信号输出端耦接，所述第八PMOS管的漏端与所述第二PMOS管的源端耦接。
11.根据权利要求10所述的锁存器，其特征在于，所述第二控制子单元包括第九PMOS管和第十PMOS管；
所述第九PMOS管的源端与所述第七PMOS管的漏端耦接，所述第九PMOS管的栅端与所述前级时钟信号输出端耦接，所述第九PMOS管的漏端与所述反相时钟信号输出端耦接；
所述第十PMOS管的源端与所述第八PMOS管的漏端耦接，所述第十PMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第十PMOS管的漏端与所述时钟信号输出端耦接。
12.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第五NMOS管、第二逻辑单元包括第六NMOS管，第三逻辑单元包括第十一PMOS管和第十三PMOS管，所述第四逻辑单元包括第十二PMOS管和第十四PMOS管；
所述第五NMOS管的源端与所述参考地线耦接，所述第五NMOS管的栅端与输入时钟信号耦接，所述第五NMOS管的漏端与所述控制单元耦接；
所述第六NMOS管的源端与所述参考地线耦接，所述第六NMOS管的栅端与所述输入时钟信号耦接，所述第六NMOS管的漏端与所述控制单元耦接；
所述第十一PMOS管的源端与所述参考电源耦接，所述第十一PMOS管的栅端与所述时钟信号输出端耦接，所述第十一PMOS管的漏端与反相时钟信号输出端耦接；
所述第十三PMOS管的源端与所述参考电源耦接，所述第十三PMOS管的栅端与前级时钟信号输出端耦接，所述第十三PMOS管的漏端与反相时钟信号输出端耦接；
所述第十二PMOS管的源端与所述参考电源耦接，所述第十二PMOS管的栅端与所述反相时钟信号输出端耦接，所述第十二PMOS管的漏端与所述时钟信号输出端耦接；
所述第十四PMOS管的源端与所述参考电源耦接，所述第十四PMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第十四PMOS管的漏端与时钟信号输出端耦接。
13.根据权利要求12所述的锁存器，其特征在于，所述控制单元，适于在所述锁存器的输入时钟信号上升的瞬间，以及在所述锁存器的时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制所述第一逻辑单元与所述第三逻辑单元所在的电流通路或者第二逻辑单元与第四逻辑单元所在的电流通路断开。
14.根据权利要求13所述的锁存器，其特征在于，所述控制单元包括第三控制子单元和第四控制子单元；
所述第三控制子单元，适于在所述时钟信号输出端的信号和反相时钟信号输出端的信号稳定时，控制所述第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开；
所述第四控制子单元，适于在所述输入时钟信号上升的瞬间，控制所述第一逻辑单元与第三逻辑单元所在的电流通路，或第二逻辑单元与第四逻辑单元所在的电流通路断开。
15.根据权利要求14所述的锁存器，其特征在于，所述第三控制子单元，适于在所述时钟信号输出端输出的信号和所述反相时钟信号输出端输出的信号稳定时，采用所述时钟信号输出端的信号控制所述第一逻辑单元和第三逻辑单元所在的电流通路断开，或者采用所述反相时钟信号输出端的信号控制所述第二逻辑单元和第四逻辑单元所在的电流通路断开。
16.根据权利要求15所述的锁存器，其特征在于，所述第四控制子单元，适于在所述输入时钟信号上升的瞬间，采用前级时钟信号输出端输出的时钟信号控制所述第一逻辑单元与第三逻辑单元所在的电流通路断开，或者采用前级反相时钟输出端输出的反相时钟信号控制所述第二逻辑单元和第四逻辑单元所在的电流通路断开。
17.根据权利要求16所述的锁存器，其特征在于，所述第三控制子单元包括第七NMOS管和第八NMOS管；
所述第七NMOS管的源端与所述第五NMOS管的漏端耦接，所述第七NMOS管的栅端与所述时钟信号输出端耦接，所述第七NMOS管的漏端与所述第四控制子单元耦接；
所述第八NMOS管的源端与所述第六NMOS管的漏端耦接，所述第八NMOS管的栅端与所述反相时钟信号输出端耦接，所述第八NMOS管的漏端与所述第四控制子单元耦接。
18.根据权利要求17所述的锁存器，其特征在于，所述第七NMOS管的源端与所述第八NMOS管的漏端耦接。
19.根据权利要求17或18所述的锁存器，其特征在于，所述第四控制子单元包括第九NMOS管和第十NMOS管；
所述第九NMOS管的源端与所述第三控制子元耦接，所述第九NMOS管的栅端与所述前级时钟信号输出端耦接，所述第九NMOS管的漏端与所述反相时钟信号输出端耦接；
所述第十NMOS管的源端与所述第三控制子单元耦接，所述第十NMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第十NMOS管的漏端与所述时钟信号输出端耦接。
20.根据权利要求16所述的锁存器，其特征在于，所述第三控制子单元包括第十一NMOS管和第十二NMOS管；
所述第十一NMOS管的源端与所述参考地线耦接，所述第十一NMOS管的栅端与所述时钟信号输出端耦接，所述第十一NMOS管的漏端与所述第五NMOS管的源端耦接；
所述第十二NMOS管的源端与所述参考地线耦接，所述第十二NMOS管的栅端与所述反相时钟信号输出端耦接，所述第十二NMOS管的漏端与所述第六NMOS管的源端耦接。
21.根据权利要求20所述的锁存器，其特征在于，所述第四控制子单元包括第十三NMOS管和第十四NMOS管；
所述第十三NMOS管的源端与所述第五NMOS管的漏端耦接，所述第十三NMOS管的栅端与所述前级时钟信号输出端耦接，所述第十三NMOS管的漏端与所述反相时钟信号输出端耦接；
所述第十四NMOS管的源端与所述第六NMOS管的漏端耦接，所述第十四NMOS管的栅端与所述前级反相时钟信号输出端耦接，所述第十四NMOS管的漏端与所述时钟信号输出端耦接。
22.一种分频器，其特征在于，包括至少两个如权利要求1-21任一项所述的锁存器；所述两个锁存器中任一锁存器的第一输入端和第二输入端分别与另一锁存器的时钟信号输出端和反相时钟信号输出端耦接。
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