KR102580789B1 - Ac-커플링된 인터커넥트를 테스트하기 위해서 테스트 신호 주입을 위해 구성된 송신기 - Google Patents

Ac-커플링된 인터커넥트를 테스트하기 위해서 테스트 신호 주입을 위해 구성된 송신기 Download PDF

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Abstract

일 예에서, 드라이버 회로는, 전류원(502)에 의해 바이어싱되도록 구성되고 그리고 차동 입력(516) 및 차동 출력(512)을 포함하는 차동 트랜지스터 쌍(504)을 포함한다. 드라이버 회로는, 노드 쌍과 차동 출력 사이에 커플링된 저항기 쌍(506), 노드 쌍과 전압 서플라이 사이에 커플링된 트랜지스터 쌍, 및 노드 쌍 사이에 커플링된 브릿지 트랜지스터를 더 포함한다. 드라이버 회로는, 입력 포트들의 개개의 쌍, 제어 포트들의 개개의 쌍, 및 출력 포트들의 개개의 쌍을 갖는 3-상태(three-state) 회로 엘리먼트들(510)의 쌍을 더 포함한다. 출력 포트들의 쌍은 노드 쌍에 각각 커플링된다. 제어 포트들의 쌍은, 트랜지스터 쌍의 각각의 게이트 및 브릿지 트랜지스터의 게이트를 포함하는 공통 노드에 커플링된다.

Description

AC-커플링된 인터커넥트를 테스트하기 위해서 테스트 신호 주입을 위해 구성된 송신기
본 개시내용의 예들은 일반적으로 전자 회로들에 관한 것이고, 특히 AC-커플링된 인터커넥트를 테스트하기 위해서 테스트 신호 주입(test signal injection)을 위해 구성된 송신기에 관한 것이다.
JTAG(Joint Test Action Group)에 의해 개발된 IEEE 표준 1149.1을 준수하는 기술은 디바이스들(예컨대, 집적 회로들) 간의 보드-레벨 인터커넥트들을 성공적으로 테스트하는데 사용되어 왔다. IEEE 표준 1149.1(이하, “JTAG 표준” 또는 “JTAG”로 지칭됨)은 오직 DC-커플링된(direct current-coupled) 인터커넥트들만을 위한 결함들의 충분한 테스트 커버리지를 특정한다. DC-커플링된 인터커넥트는 오직 배선들 및 직렬 저항들만을 갖는 신호 경로이다. DC-커플링된 인터커넥트는 신호의 DC 및 AC 성분들 둘 모두를 통과시킬 수 있다. JTAG에 의해 개발된 IEEE 표준 1149.6은 AC-커플링된 인터커넥트들에 대한 결함들의 테스트 커버리지를 특정하는 JTAG 표준의 확장이다. AC-커플링된 인터커넥트는, 신호의 DC 성분을 차단하고 그리고 오직 신호의 AC 성분만을 통과시키는 직렬 커패시턴스를 갖는 신호 경로이다.
집적 회로(IC)들은 보드-레벨 인터커넥트들에 AC-커플링된 고속 트랜시버들을 종종 포함한다. 예컨대, 트랜시버들은 LVDS(low-voltage differential signaling)를 위한 차동 신호 경로에 의해 커플링될 수 있다. IEEE 표준 1149.6(이하, “AC-JTAG 표준” 또는 “AC-JTAG”)을 준수하는 트랜시버는 AC-커플링된 인터커넥트의 구조적 정확성(structural correctness)을 테스트하는 데 사용될 수 있는 테스트 로직을 포함한다. 송신기의 테스트 로직은, DC 테스트 데이터를, AC 인터커넥트를 통과할 수 있는 시변 AC 파형(time-varying AC waveform)으로 변조한다. 수신기의 테스트 로직은, AC 인터커넥트로부터 AC 파형을 수신하고, DC 테스트 데이터를 복원한다. AC-JTAG를 준수하는 송신기는 미션 모드(정규 동작 모드) 또는 테스트 모드에서 동작하도록 설계될 수 있다. 송신기는, 테스트 모드를 구현하는 데 요구되는 부가적인 회로가 미션 모드를 구현하는 코어 로직 회로에 해로운 영향을 미치지 않도록, 설계되어야 한다.
AC-커플링된 인터커넥트를 테스트하기 위해서 테스트 신호 주입을 위해 구성된 송신기를 제공하기 위한 기법들이 설명된다. 일 예에서, 드라이버 회로는, 전류원에 의해 바이어싱되도록 구성되고 그리고 차동 입력 및 차동 출력을 포함하는 차동 트랜지스터 쌍을 포함한다. 드라이버 회로는, 노드 쌍과 차동 출력 사이에 커플링된 저항기 쌍, 노드 쌍과 전압 서플라이 사이에 커플링된 트랜지스터 쌍, 및 노드 쌍 사이에 커플링된 브릿지 트랜지스터를 더 포함한다. 드라이버 회로는, 입력 포트들의 개개의 쌍, 제어 포트들의 개개의 쌍, 및 출력 포트들의 개개의 쌍을 갖는 3-상태(three-state) 회로 엘리먼트들의 쌍을 더 포함한다. 출력 포트들의 쌍은 노드 쌍에 각각 커플링된다. 제어 포트들의 쌍은, 트랜지스터 쌍의 각각의 게이트 및 브릿지 트랜지스터의 게이트를 포함하는 공통 노드에 커플링된다.
다른 예에서, IC(integrated circuit)는, 인터커넥트로의 AC(alternating current)-커플링을 위해 구성된 차동 출력을 갖는 송신기, 및 테스트 신호 및 테스트 인에이블 신호를 생성하도록 구성된 테스트 로직을 포함한다. IC는 복수의 CML(current-mode logic) 스테이지들을 갖는 드라이버를 송신기 내에 더 포함한다. 복수의 CML 스테이지들의 CML 스테이지는, 전류원에 의해 바이어싱되도록 구성되는 차동 트랜지스터 쌍을 포함하고, 차동 트랜지스터 쌍은 차동 입력 및 차동 출력을 포함한다. CML 스테이지는, 차동 출력에 커플링된 저항기 쌍, 저항기 쌍과 전압 서플라이 사이에 커플링되고 그리고 테스트 인에이블 신호로부터 도출된 게이트 전압을 수신하는 트랜지스터 쌍, 저항기 쌍 사이에 커플링되고 그리고 테스트 인에이블 신호로부터 도출된 게이트 전압을 수신하는 브릿지 트랜지스터를 더 포함한다. CML 스테이지는 저항기 쌍을 통해 차동 출력에 커플링된 한 쌍의 3-상태 회로 엘리먼트들을 더 포함한다. 한 쌍의 3-상태 회로 엘리먼트들은 테스트 신호로부터 도출된 차동 입력 전압 및 테스트 인에이블 신호로부터 도출된 제어 전압을 수신한다.
다른 예에서, 송신기에 AC-커플링된 인터커넥트를 테스트하기 위해 송신기 내에서 드라이버 회로를 제어하는 방법은, 드라이버 회로를 바이어싱하는 전류원을 절연시키기 위해 드라이버 회로의 차동 출력에 커플링된 차동 트랜지스터 쌍의 게이트들 사이에 인가된 전압을 제어하는 단계를 포함한다. 이 방법은, 노드 쌍에 커플링된 한 쌍의 3-상태 회로 엘리먼트들의 입력들 사이에 차동 테스트 전압을 생성하는 단계를 더 포함하고, 노드 쌍은 저항기 쌍을 통해 드라이버 회로의 차동 출력에 커플링된다. 방법은, 3-상태 회로 엘리먼트들의 단자들을 제어하기 위해, 전압 서플라이와 노드 쌍 사이에 커플링된 트랜지스터 쌍의 게이트들, 및 노드 쌍 사이에 커플링된 브릿지 트랜지스터의 게이트에 커플링될 제어 전압을 생성하는 단계를 더 포함한다. 방법은, 3-상태 회로 엘리먼트들을 인에이블하기 위해, 노드 쌍으로부터 전압 서플라이를 절연시키기 위해, 그리고 노드 쌍을 절연시키기 위해 제어 전압을 제어하는 단계를 더 포함한다.
이들 양상 및 다른 양상은 이하의 상세한 설명을 참조하여 이해될 수 있다.
앞서 인용된 특징들이 상세하게 이해될 수 있는 방식으로, 앞서 간략하게 요약된 더 구체적인 설명이 예시적인 구현들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 오직 통상적인 예시의 구현들만을 예시하며, 이에 따라 본 발명의 범위를 제한하는 것으로 고려되지 않음에 유의해야 한다.
도 1은 예시적인 회로 보드 시스템을 도시하는 블록도이다.
도 2는 IC의 일 예를 도시하는 블록도이다.
도 3은 송신기의 일 예를 도시하는 블록도이다.
도 4는 도 3의 송신기의 드라이버의 일 예를 도시하는 블록도이다.
도 5는 테스트 모드에서 AC 테스트 신호를 차동 출력 상으로 주입하도록 구성된 CML(current-mode logic) 회로의 일 예를 나타내는 개략적인 도면이다.
도 6은 도 3의 송신기의 직렬-투-병렬 로직의 일 예를 도시하는 블록도이다.
도 7은 송신기에 AC-커플링된 인터커넥트를 테스팅하기 위해 송신기 내에서 드라이버 회로를 제어하는 방법의 일 예를 도시하는 흐름도이다.
도 8은, 본원에 설명된 바와 같이, 테스트 로직을 갖는 예시적인 FPGA(field programmable gate array) 아키텍처를 예시한다.
이해를 용이하게 하기 위해, 가능한 경우, 동일한 참조 번호들이 도면들에 공통되는 동일한 엘리먼트들을 지정하기 위해 사용되었다. 일 예의 엘리먼트들이 다른 예들에서 유리하게 통합될 수 있음이 고려된다.
이하, 다양한 특징들이 도면들을 참조하여 설명된다. 도면들이 축적대로 도시될 수 있거나 축적대로 도시되지 않을 수 있으며, 유사한 구조들 또는 기능들의 엘리먼트들이 도면들 전반에 걸쳐 유사한 참조 번호들로 나타낼 수 있음에 유의해야 한다. 도면들은 오직 특징들의 설명을 가능하게 하도록 의도된다는 점에 유의해야 한다. 이들은 청구된 발명의 완전한 설명 또는 청구된 발명의 범위에 대한 제한으로서 의도되지 않는다. 이에 더해, 예시된 예는 도시된 모든 양상들 또는 이점들을 가질 필요는 없다. 특정 예시와 관련하여 설명된 양상 또는 이점은, 반드시 그 예시에 제한되는 것은 아니며 그렇게 예시되지 않거나 또는 그렇게 명시적으로 설명되지 않는다고 하더라도 임의의 다른 예들로 실시될 수 있다.
AC 테스트 신호 주입을 위해 구성된 IC(integrated circuit)에 송신기를 제공하기 위한 기법들이 설명된다. 송신기는, MGT(multi-gigabit transceiver)에 사용되는 것과 같은 IC(integrated circuit)의 고속 직렬 송신기일 수 있다. MGT는, 1 Gbps(Gigabit per second)를 초과하는 직렬 비트-레이트로 동작하는 SerDes(serializer/deserializer)이다. 이 송신기는, 데이터를 송신하기 위한 차동 시그널링, 이를테면, LVDS(low-voltage differential signaling)를 채용할 수 있다. 일반적으로, 송신기는 고속 신호 송신을 지원하는 인터커넥트에 AC-커플링된다. AC 테스트 신호는, 인터커넥트를 테스팅할 수 있는 AC 파형(예컨대, 차동 신호)을 송신하는 목적을 위해 IC 내 AC-JTAG 테스트 로직에 의해 생성될 수 있다. AC 테스트 신호는, 클록된 직렬화 로직으로부터의 다운스트림과 같은, 최종 클록된 회로 엘리먼트로부터의 송신기 다운스트림에서 송신기의 노드에 주입된다. 일 예에서, AC 테스트 신호는 송신기의 드라이버의 스테이지에 주입된다. AC 테스트 신호가 최종 클록된 회로 엘리먼트 이후에 주입되기 때문에, 테스트 모드에 있는 동안 송신기가 토글링 클록 신호들을 수신하기 위한 요건은 존재하지 않는다. 게다가, AC 테스트 신호를 송신기의 드라이버로 직접 주입하는 것은, 드라이버 이전에 순차 로직에 대한 수정을 회피하여, 이로써, 전력 소비를 감소시키고, 배선 복잡성을 감소시키며, 송신기의 타이밍 및 속도에 무시가능한 영향을 미친다.
도 1은 예시적인 회로 보드 시스템(100)을 도시하는 블록도이다. 회로 보드 시스템(100)은 인터커넥트(103)에 의해 커플링된 IC(integrated circuit)들(102A 및 102B)(총괄하여, IC들(102))을 포함한다. IC들(102) 각각은, 코어 로직(104), 테스트 로직(106), 수신기(108)(“RX 108”), 및 송신기(110)(“TX 110”)를 포함한다. IC(102A)의 송신기(110) 및 IC(102B)의 수신기(108)는 인터커넥트(103)(또한, 보드-레벨 인터커넥트(103)로 지칭됨)에 AC-커플링된다. 송신기(110) 및 수신기(108)가 별도의 논리 컴포넌트들로 도시되지만, 송신기(110) 및 수신기(108)는 MGT와 같은, IC들(102) 각각의 단일 트랜시버의 일부일 수 있다. 게다가, 테스트 로직(106)이 별도의 논리 컴포넌트로서 도시되지만, 테스트 로직(106)은 송신기(110) 및 수신기(108)를 내부에 포함하는 IC들(102) 전반에 걸쳐 분산될 수 있다. 테스트 로직(106)은 AC-JTAG 규격에 준수할 수 있다.
인터커넥트(103)는 송신 라인들(112P 및 112N)(총괄하여, “송신 라인들(112)”)의 차동 쌍을 포함한다. 인터커넥트(103)는, 커플링 커패시터들(114P 및 114N)(총괄하여, “커플링 커패시터들(114)”) 및 저항기(116)를 통해 IC(102B)의 수신기(108)에 커플링된다. 저항기(116)는 송신 라인들(112)에 대한 임피던스 매치로서 작용하는 로드 종결(load termination)을 포함한다. 커패시터들(114) 및 저항기(116)가 IC들(102) 바깥에 있는 것으로 도시되지만, 일부 예들에서, 커패시터들(114) 및/또는 저항기(116)는 IC(102B) 내부에 배치될 수 있다. 또한, 다른 예들에서, 인터커넥트(103)는 부가적인 컴포넌트들, 이를테면, 소스 종결을 제공하는 저항기 또는 공통-모드 DC 바이어스를 제공하기 위한 저항기 및 전압원을 포함할 수 있다.
동작시에, 코어 로직(104)은 인터커넥트(103)를 통해 IC(102B)의 수신기(108)에 고속 데이터를 전송하기 위해 IC(102A)의 송신기(110)를 사용할 수 있다. 고속 데이터는 차동 신호를 사용하여 인터커넥트(103)를 통해 송신된다. 송신기(110)는, 고속 데이터를 인터커넥트(103)에 커플링할 때, “미션 모드(mission mode)”로 동작한다. 테스트 로직(106)은 IC(102B)의 수신기(108)에 AC 테스트 신호를 전송하기 위해 IC(102A)의 송신기(110)를 사용할 수 있다. 송신기(110)는, AC 테스트 신호를 인터커넥트(103)에 커플링할 때, “테스트 모드(test mode)”로 동작한다. AC 테스트 신호는 또한 차동 신호이지만, 고속 데이터보다 더 낮은 주파수를 가질 수 있다. 예컨대, AC 테스트 신호의 스위칭-레이트는, 고속 데이터의 데이터 레이트 보다 100배 정도 더 낮을 수 있다(예컨대, 고속 데이터의 하나 또는 그 초과의 GHz(Gigahertz)에 대해 10MHz(Megahertz)). 일반적으로, AC 테스트 신호의 주파수는 고속 데이터의 주파수 미만이다.
본원에 설명된 바와 같이, 송신기(110)는 테스트 모드에서 동작할 때 AC 테스트 신호를 인터커넥트(103) 상으로 주입하도록 구성된 드라이버를 포함할 수 있다. AC 테스트 신호는 송신기(110)의 최종 클록된 회로 엘리먼트 이후에 주입된다. 이로써, IC(102A)가 테스트 모드에서 토글링 클록들을 제공하도록 하는 어떠한 요구도 존재하지 않는다. 게다가, 송신기(110)의 순차 로직에 어떠한 수정도 요구되지 않는다. AC 테스트 신호의 주입을 지원하기 위해 송신기(110)의 순차 로직에 회로를 부가하는 것은, 전력 소비를 증가시키고, 배선 복잡성을 증가시킬 수 있으며, 타이밍 마진들을 저하시킬 수 있다. 이로써, 송신기(110)의 최종 클록된 회로 엘리먼트 이후에 AC 테스트 신호를 주입하는 것은, 전력 소비 및 배선 복잡성을 감소시키고, 그리고 송신기(110)의 타이밍 및 속도에 무시가능한 영향을 미친다.
도 2는 IC(102)(예컨대, IC(102A) 또는 IC(102B))의 일 예를 도시하는 블록도이다. IC(102)는, 테스트 로직(106), 코어 로직(104), 수신기(108), 및 송신기(110) 각각에 커플링된 IO(input/output) 핀들(216)을 포함한다. 특히, 송신기(110) 및 수신기(108) 각각은 IO 핀들(216)의 AC 핀들(222)에 커플링된다. AC 핀들(222)은 보드-레벨 인터커넥트(예컨대, 도 1에 도시된 인터커넥트(103))에 AC-커플링된다.
테스트 로직(106)은 BSR(boundary scan register)(206)에 커플링된 TAP(test access port)(202)를 포함한다. TAP(202)는, 다른 컴포넌트들 중에서, 제어기(204)(또한, TAP 제어기(204)로 지칭됨)를 포함한다. TAP(202)의 다른 컴포넌트들은, 당업계에 잘 알려져 있으며 명료화를 목적으로 생략된 명령 레지스터, 바이패스 레지스터, 멀티플렉서들 등을 포함한다. TAP(202)는 IO 핀들(216)의 JTAG 핀들(218)에 커플링된다. JTAG 핀들(218)은, TDI(test data input), TDO(test data output), TCK(test clock), TMS(test mode select), 및 선택적으로 TRS(test reset)와 같은 잘-알려진 JTAG 인터페이스에 대한 핀들을 포함한다.
BSR(206)는 DC 셀들(208) 및 AC 셀들(210)을 포함한다. DC 셀들(208)은 IO 핀들(216)의 DC 핀들(220)에 커플링된 로직을 포함한다. DC 셀들(208)은 DC-커플링된 인터커넥트들을 테스팅하는 데 사용된다. AC 셀들(210)의 입력은 수신기(108)의 테스트 수신기(212)에 커플링된다. 일부 예들에서, IC(102)는 다수의 테스트 수신기들(212)을 포함할 수 있다. AC 셀들(210)의 출력은 AC 테스트 신호 생성기(214)에 커플링된다. 일부 예들에서, IC(102)는 다수의 AC 테스트 신호 생성기들(214)을 포함할 수 있다. AC 셀들(210)은 AC-커플링된 인터커넥트들을 테스팅하는 데 사용된다. 특히, AC 셀들(210)의 입력 셀들은 수신된 AC 테스트 신호로부터 테스트 수신기(212)에 의해 복원된 DC 테스트 데이터를 수신한다. AC 셀들(210)의 출력 셀들은, 송신기(110)에 의한 송신을 위해 AC 테스트 신호를 변조하기 위해 DC 테스트 데이터를 제공한다. BSR(206)은 또한 데이터를 DC 셀들(208) 및 AC 셀들(210)로부터 수신하고 그리고 데이터를 DC 셀들(208) 및 AC 셀들(210)에 제공하기 위한 코어 로직(104)에 커플링될 수 있다.
TAP(202) 및 AC 테스트 신호 생성기(214)는 각각 송신기(110)에 커플링된다. 송신기(110)는 TAP(202)로부터의 제어 신호에 기반하여 테스트 모드 또는 미션 모드에서 동작할 수 있다. 미션 모드에서, 송신기(110)는, 코어 로직(104)으로부터 데이터를 획득하고, 그리고 AC 핀들(222)을 통해 인터커넥트에 커플링된 고속 차동 신호를 사용하여 데이터를 송신한다. 테스트 모드에서, 송신기(110)는, AC 테스트 신호 생성기(214)로부터 AC 테스트 신호를 획득하고, AC 테스트 신호를 AC 핀들(222)을 통해 인터커넥트에 커플링한다. TAP(202)는, AC EXTEST 명령(예컨대, AC-JTAG에 정의된 EXTEST_PULSE 또는 EXTEST_TRAIN 명령들)에 대한 응답으로 송신기(110)에 대한 테스트 모드를 개시할 수 있다.
도 3은 송신기(110)의 일 예를 도시하는 블록도이다. 송신기(110)는 직렬-투-병렬 로직(302) 및 드라이버(304)를 포함한다. 직렬-투-병렬 로직(302)은 병렬 입력(306) 및 직렬 출력(308)을 포함한다. 일 예에서, 병렬 입력(306)은 d1 내지 dn으로 지칭되는 N개의 싱글-엔드형 신호들(예컨대, 기준 전압에 대해 참조되는 디지털 신호들)을 수신한다. 직렬 출력(308)은 신호들 d0 내지 dn의 직렬화된 표현을 전달하는 싱글-엔드형 신호를 제공한다. 직렬 출력(308)은 드라이버 회로(304)의 입력에 커플링된다. 직렬-투-병렬 로직(302)은 하나 또는 그 초과의 클록 신호들에 따라 동작하는 순차 로직(미도시)을 포함한다. 그러한 이유로, 직렬-투-병렬 로직(302)은 하나 또는 그 초과의 클록 신호들을 수신하기 위한 하나 또는 그 초과의 클록 포트들을 포함한다.
드라이버(304)는 포지티브 엔드(314P) 및 네거티브 엔드(314N)를 포함하는 차동 출력(314)을 포함한다. 포지티브 엔드(314P)는 신호(Txp)를 제공하고, 네거티브 엔드(314N)는 신호(Txn)을 제공한다. 신호들(Txp 및 Txn)은 공통-모드 전압에 집중되고, 신호(Txn)은 신호(Txp)의 반전이다. 직렬 출력(308)의 데이터는 신호(Txp)와 신호(Txn) 사이의 차이에 의해 전달된다. 드라이버(304)는 또한 제어 입력(312) 및 테스트 입력(310)을 포함한다. 드라이버(304)는, 제어 입력을 통해 JTAG 인에이블 신호를 수신하고, 테스트 입력(310)을 통해 AC 테스트 신호를 수신할 수 있다. JTAG 인에이블 신호는, 드라이버 회로(304)가 미션 모드에 있는지 또는 테스트 모드에 있는지를 제어하는 싱글-엔드형 신호를 포함한다. AC 테스트 신호는, 드라이버 회로(304)에 의해 차동 신호로 컨버팅되고 그리고 차동 출력(314)에 커플링되는 싱글-엔드형 신호를 포함한다.
송신기(110)는 도시된 예와 상이한 변동들을 가질 수 있다. 예컨대, 직렬-투-병렬 로직(302)은, 싱글-엔드형 신호가 아닌, 직렬 신호를 차동 신호로서 출력할 수 있다. 마찬가지로, 드라이버 회로(304)는, 싱글-엔드형 신호가 아닌, 테스트 입력(310)을 차동 신호로서 수신할 수 있다. 다른 예에서, 송신기(110)는 IC(102)로부터 직렬 데이터(싱글-엔드형 또는 차동)를 직접 수신하여, 직렬-투-병렬 로직(302)에 대한 필요성을 제거한다.
도 4은 드라이버(304)의 일 예를 도시하는 블록도이다. 드라이버(304)는 싱글-엔드-투-차동 컨버터(402) 및 드라이버 회로(404)를 포함한다. 싱글-엔드-투-차동 컨버터(402)의 입력은, 직렬 출력(308)으로부터 싱글-엔드형 신호를 수신하고, 차동 신호를 출력한다. 드라이버 회로(404)는 싱글-엔드-투-차동 컨버터(402)로부터 차동 신호를 수신한다.
드라이버 회로(404)는 차동 출력(314) 상으로 차동 신호를 구동시키도록 구성된 CML(current-mode logic)을 포함한다. 전류-모드 로직은, 복수의 CML 회로들(4061 내지 406M)(총괄하여, CML 회로들(406))을 포함한다. CML 스테이지들(406) 각각은, 송신을 위해 차동 신호를 버퍼링하고 컨디셔닝하는 CML 회로를 포함한다. 예컨대, CML 로직은, 프리-드라이버들로서 동작하는 하나 또는 그 초과의 CML 스테이지들(406), 및 드라이버들로서 동작하는 하나 또는 그 초과의 CML 스테이지들(406)을 포함할 수 있다. CML 스테이지들(406) 중 하나는, 제어 입력(312) 및 테스트 입력(310)에 대한 응답으로 차동 출력(314) 상으로 AC 테스트 신호를 주입하도록 구성된다. 도시된 예에서, CML 회로(4061)가 그렇게 구성되지만, 일반적으로, CML 스테이지들(406) 중 임의의 스테이지는 AC 테스트 신호를 주입하도록 구성될 수 있다.
도 5는 테스트 모드에서 AC 테스트 신호를 차동 출력 상으로 주입하도록 구성된 CML 회로(예컨대, 도 4에 도시된 CML 회로(4061))의 일 예를 도시하는 개략적인 도면이다. CML 회로(4061)는, 전류원(502), 차동 트랜지스터 쌍(504), 저항기 쌍(506), 트랜지스터 쌍(508), 브릿지 트랜지스터(M4), 및 한 쌍의 3-상태 회로 엘리먼트들(510)을 포함한다.
이 예에서, 전류원(502)은, n-채널 FET(field effect transistor)인 트랜지스터 M1, 이를테면, n-타입 MOSFET(metal oxide field effect transistor) 등을 포함한다. n-타입 MOSFET는 또한 “NMOS” 트랜지스터로서 알려져 있다. 트랜지스터 M1의 소스는 기준 전압(예컨대, 전기 접지)에 커플링된다. 트랜지스터 M1의 게이트는 바이어스 전압 Vbias를 수신하도록 구성된다. 전압 Vbias는, 트랜지스터 M1가 포화 영역에서 동작하고 전류 Itail를 전도하도록, 구성된다. 전류원(502)은, 도시된 것 이외의 다른 변동들, 이를테면, 캐스코드 전류원, 스택형 전류원 등을 가질 수 있다.
차동 트랜지스터 쌍(504)은 소스-커플링된 트랜지스터들(M2 및 M3)의 쌍을 포함한다. 트랜지스터들(M2 및 M3)은 n-채널 FET들, 이를테면, NMOS 트랜지스터들을 포함한다. 트랜지스터들(M2 및 M3)의 소스들은 바이어스 포트(514)를 형성하기 위해 함께 커플링된다. 바이어스 포트(514)는 트랜지스터 M1의 드레인에 커플링된다. 트랜지스터 M2의 드레인은 출력 노드(512N)에 커플링되고, 트랜지스터 M3의 드레인은 출력 노드(512P)에 커플링된다. 출력 노드(512P)에서의 전압은 Vop로 지칭되고, 출력 노드(512N)에서의 전압은 Von으로 지칭된다. 출력 노드들(512P 및 512N)은 집합적으로 차동 출력 포트(512)를 포함한다. 트랜지스터 M2의 게이트(516P)는 게이트 전압(Vip)을 수신하고, 트랜지스터 M3의 게이트(516N)는 게이트 전압(Vin)을 수신한다. 트랜지스터들(M2 및 M3)의 게이트들(516P 및 516N)은 집합적으로 차동 입력 포트(516)를 포함한다.
저항기 쌍(506)은, 출력 노드(512N)에 커플링된 단자를 갖는 저항기(R1), 및 출력 노드(512P)에 커플링된 단자를 갖는 저항기(R2)를 포함한다. 저항기(R1)의 다른 단자는 노드(Vcomn)에 커플링된다. 저항기(R2)의 다른 단자는 노드(Vcomp)에 커플링된다.
브릿지 트랜지스터(M4)는 노드들(Vcomn 및 Vcomp) 사이에 커플링된다. 브릿지 트랜지스터는, p-채널 FET, 이를테면, p-타입 MOSFET(또한, “PMOS” 트랜지스터로 지칭됨)를 포함한다. 브릿지 트랜지스터(M4)의 게이트는 전압(enJTAG)에 커플링된다.
3-상태 회로 엘리먼트들(510)은 3-상태 인버터(Invp) 및 3-상태 인버터(Invn)를 포함한다. 3-상태 인버터(Invp)는 실제 전압(dtest)에 커플링된 입력을 포함한다. 3-상태 인버터(Invn)는 보완 전압()에 커플링된 입력을 포함한다. 3-상태 인버터(Invp)의 출력은 노드(Vcomn)에 커플링되고, 3-상태 인버터(Invn)의 출력은 노드(Vcomp)에 커플링된다. 3-상태 인버터들(Invp 및 Invn)의 제어 입력들은 전압(enJTAG)에 커플링된다. 실제 전압(dtest)는, AC 테스트 신호 생성기(214)에 의해 제공되는 AC 테스트 신호의 전압을 포함하거나 또는 그로부터 도출된다. 보완 전압()는 (예컨대, 인버터를 사용하여) 실제 전압(dtest)으로부터 도출될 수 있다.
트랜지스터 쌍(508)은 소스-커플링된 트랜지스터들(M5 및 M6)을 포함한다. 트랜지스터들(M5 및 M6) 각각은 PMOS 트랜지스터를 포함한다. 트랜지스터들(M5 및 M6)의 소스들은 서플라이 전압(Vsup)에 커플링된다. 트랜지스터들(M5 및 M6)의 게이트들은 제어 전압(enJTAG)에 커플링된다. 트랜지스터(M5)의 드레인은 노드(Vcomn)에 커플링되고, 트랜지스터 M6의 드레인은 노드(Vcomp)에 커플링된다.
동작시에, 전압(enJTAG)은, CML 회로(4061)가 미션 모드에 있는지 또는 테스트 모드에 있는지를 결정한다. 전압(enJTAG)은, TAP(202)로부터의 JTAG 인에이블 신호를 포함하거나 또는 그로부터 도출된다. enJTAG가 저전압일 때(즉, JTAG 인에이블 신호가 로직-로우일 때), CML 회로(4061)는 미션 모드에 있다. enJTAG가 고전압일 때(즉, JTAG 인에이블 신호가 로직-하이일 때), CML 회로(4061)는 테스트 모드에 있다.
CML 회로(4061)가 미션 모드에 있는 것으로 가정한다. 미션 모드에서, 전압(enJTAG)은, 트랜지스터들(M5 및 M6)이 트리오드 영역에서 동작하고, 전류원(502)에 의해 서플라이로부터 유도된 전류를 전도한다. 트랜지스터(M4)에 인가된 게이트 전압(enJTAG)은 트랜지스터(M4)를 턴 온시켜서, 소스와 드레인 사이에 채널이 형성되게 한다. 그러한 이유로, 노드들(Vcomn 및 Vcomp)은 트랜지스터(M4)를 통해 전기적으로 연결된다. 트랜지스터들(M5 및 M6)는 병렬이며, 집합적으로 전류(Itail)를 전도한다. 3-상태 인버터들(Invp 및 Invn)은 하이-임피던스 상태에 있어서(즉, 디스에이블됨), 실제 및 보완 dtest 전압이 노드들(Vcomn 및 Vcomp)에 각각 커플링되는 것을 방지한다.
차동 트랜지스터 쌍(504)은, Vip와 Vin 사이의 차이에 따라, 저항기(R1) 또는 저항기(R2)를 통과하는 전류(Itail)를 조종한다. Vip와 Vin 사이의 차이가 포지티브로 됨에 따라, 트랜지스터(M2)는 전도하기 시작하고, 트랜지스터(M3)는 컷-오프 영역을 향하여 전환한다. 출력 노드(512N)는 기준 전압을 향하여(예컨대, Vcomn - R1*Itail을 향하여) 풀링 다운되고, 출력 노드(512P)는 공급 전압(Vsup)을 향하여 이동한다. Vip와 Vin 사이의 차이가 네거티브가 됨에 따라, 트랜지스터(M2)는 컷-오프 영역을 향하고, 트랜지스터(M3)는 전도하기 시작한다. 출력 노드(512P)는 기준 전압을 향하여(예컨대, Vcomp - R2*Itail을 향하여) 풀링 다운되고, 출력 노드(512N)는 공급 전압(Vsup)을 향하여 이동한다. 따라서, 차동 출력(Vop-Von)은 차동 입력(Vip-Vin)에 후속한다.
이제, CML 회로(4061)가 테스트 모드에 있는 것으로 가정한다. 테스트 모드에서, enJTAG 전압은, 트랜지스터들(M5 및 M6)이 컷 오프되고 그리고 서플라이로부터 전류를 전도시키지 않도록 이루어진다. 브릿지 트랜지스터(M4)는 또한 컷 오프되고, 이는 노드 Vcomp로부터 노드 Vcomn를 전기적으로 절연시킨다. 3-상태 인버터들(Invp 및 Invn)은 인에이블된다. 3-상태 인버터(Invp)는, 보완 테스트 전압(dtest)(예컨대, 실제 테스트 전압의 논리 역)을 노드(Vcomn)에 커플링한다. 3-상태 인버터(Invn)는, 실제 테스트 전압(dtest)(예컨대, 보완 테스트 전압의 논리 역)을 노드(Vcomp)에 커플링한다. 전압들(Vip 및 Vin)은 기준 전압(또는 트랜지스터들(M2 및 M3)의 임계 전압 미만의 임의의 전압)에 있을 수 있어서, 트랜지스터들(M2 및 M3)이 컷오프되도록 야기한다. 이러한 경우, 3-상태 인버터들(Invp 및 Invn)에 의해 유도된 전류는 R1 및 R2를 통해 출력 노드들(512N 및 512P)로 각각 흐른다. 이 방식으로, 차동 테스트 신호는 차동 입력 포트(516)에 커플링된다.
트랜지스터들(M4, M5, 및 M6)뿐만 아니라, 3-상태 인버터들(Invp 및 Invn)은, 테스트 모드에서 차동 출력으로 AC 테스트 신호를 주입하기 위해 CML 스테이지에 부가되는 엘리먼트들을 포함한다. 부가된 엘리먼트들은 미션 모드에서 CML 스테이지의 기능에 영향을 주지 않으며, 테스트 모드에서 차동 출력으로 AC 테스트 신호의 주입을 허용한다. CML 스테이지 상에 부가된 엘리먼트들(M4, M5, M6, Invp 및 Invn)의 부가적인 로드는, 정상 동작 동안 공통-모드로서 나타나고, 이에 따라 미션 모드에서 차동 출력 신호에 영향을 주지 않는다.
도 6은 송신기(110)의 직렬-투-병렬 로직(302)의 일 예를 도시하는 블록도이다. 직렬-투-병렬 로직(302)은, 플립-플롭들(6021 내지 602n)(총괄하여, 플립-플롭들(602)) 및 멀티플렉싱 스테이지(6041 내지 604n)(총괄하여, 멀티플렉싱 스테이지들(604))의 스테이지들을 포함한다. 플립-플롭들(6021 내지 602n)로의 입력들은, 입력 데이터 버스로부터 데이터 신호들(d1 내지 dn)을 각각 수신한다. 플립-플롭들(6022, 6024,…, 602n)의 클록 입력들은 클록 신호(clk1)를 수신하고, 플립-플롭들(6021, 6023,…, 602n- 1)의 클록 입력들은 클록 신호(clk1)의 보완을 수신한다. 플립-플롭(602)의 출력들은 멀티플렉싱 스테이지(6041)의 입력들에 커플링된다. 멀티플렉싱 스테이지(604n-1)의 출력들이 멀티플렉싱 스테이지(604n)의 입력들에 커플링될때까지, 멀티플렉싱 스테이지(6041)의 출력들은, 멀티플렉싱 스테이지(6042)의 입력들에 커플링되는 식이다. 멀티플렉싱 스테이지(604n-1)의 제어 입력이 클록 신호(clkn - 1)를 수신하고 그리고 멀티플렉싱 스테이지(604n)의 제어 입력이 클록 신호(clkn)를 수신할 때까지, 멀티플렉싱 스테이지(6041)의 제어 입력은 클록 신호(clk1)를 수신하고, 멀티플렉싱 스테이지(6042)의 제어 입력은 클록 신호(clk2)를 수신하는 식이다.
클록 신호들(clk1 내지 clkn)은, 멀티플렉싱 스테이지(604n)의 출력이 드라이버(304)로의 데이터 입력들의 직렬 스트림을 제공하도록, 구성된다. 위에 논의된 바와 같이, 드라이버(304)는 AC 테스트 신호를 수신하기 위해 테스트 입력을 그리고 JTAG 인에이블 신호를 수신하기 위해 제어 입력을 포함한다. 드라이버(304)는, 직렬-투-병렬 로직(302)의 순차 로직이 아닌, AC 테스트 신호를 주입하기 위한 테스트 로직을 포함한다. 따라서, 직렬-투-병렬 로직(302)의 타이밍 마진들에 영향을 주는 부가적인 테스트 로직이 존재하지 않는다.
도 7은 송신기에 AC-커플링된 인터커넥트를 테스팅하기 위해 송신기 내에서 드라이버 회로를 제어하기 위한 방법(700)의 일 예를 도시하는 흐름도이다. 방법(700)은, 송신기(110) 및 CML 회로(4061)(예시적인 드라이버 회로)와 관련하여 설명된다. 방법(700)은 블록(702)을 포함하며, 여기서 송신기(110)가 CML 회로(4061)를 바이어싱하는 전류원(502)을 절연시키기 위해, CML 회로(4061)의 차동 출력 포트(512)에 커플링된 차동 트랜지스터 쌍(504)의 게이트들 사이에 인가된 전압을 제어한다.
방법(700)은 블록(704)를 포함하며, 여기서 송신기(110)는 노드 쌍(Vcomn, Vcomp)에 커플링된 한 쌍의 3-상태 회로 엘리먼트들(510)의 입력들 사이에 차동 테스트 전압을 생성(또는 수신)하고, 노드 쌍(Vcomn, Vcomp)은 저항기 쌍(506)을 통해 드라이버 회로의 차동 출력에 커플링된다.
방법(700)은 블록(706)을 포함하며, 여기서 송신기(110)는 3-상태 회로 엘리먼트들(510)의 단자들을 제어하기 위해, 전압 서플라이와 노드 쌍(Vcomn, Vcomp) 사이에 커플링된 트랜지스터 쌍(508)의 게이트들, 및 노드 쌍(Vcomn, Vcomp) 사이에 커플링된 브릿지 트랜지스터(M4)의 게이트에 커플링될 제어 전압을 생성(또는 수신)한다.
방법(700)은 블록(708)을 포함하며, 여기서 송신기(110) 또는 일부 다른 회로(예컨대, TAP(202))는, 3-상태 회로 엘리먼트들(510)이 노드 쌍(Vcomn, Vcomp)으로부터 전압 서플라이를 절연시키고 그리고 노드 쌍(Vcomn, Vcomp)을 절연시키는 것을 가능하게 하기 위해 제어 전압을 제어한다.
위에서 설명된 테스트 신호 주입을 위해 구성된 드라이버 회로는 다양한 집적 회로 애플리케이션들을 포함한 다양한 애플리케이션들에 사용될 수 있다. 예컨대, 드라이버(304)는 FPGA(field programmable gate array)와 같은 프로그램가능 집적 회로 상에서 사용될 수 있다. 도 8은, MGT(multi-gigabit transceiver)들(801), CLB(configurable logic block)들(802), BRAM(random access memory block)들(803), IOB(input/output block)들(804), 구성/클록들(configuration and clocking logic)(805), DSP(digital signal processing block)들(806), 특수화된 I/O(input/output) 블록들(807)(예컨대, 구성 포트들 및 클록 포트들), 및 다른 프로그램가능 로직(808), 이를테면, 디지털 클록 관리자들, 아날로그-디지털 컨버터들, 시스템 모니터링 로직 등을 포함하는 다수의 상이한 프로그램가능 타일들을 포함하는 FPGA(800)의 예시적인 아키텍쳐를 도시한다. 일부 FPGA들은 또한 전용 “PROC(processor block)들”(810)을 포함한다. MGT들(801)은 AC 테스트 신호 주입을 위해 구성된 드라이버들(304)을 포함할 수 있다.
일부 FPGA들에서, 각각의 프로그램가능 타일은, 도 8의 상단에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내에 프로그램가능 로직 엘리먼트의 입력 및 출력 단자들(820)로의 연결부들을 갖는 적어도 하나의 프로그램가능 INT(interconnect element)(811)를 포함할 수 있다. 각각의 프로그램가능 인터커넥트 엘리먼트(811)는 또한 동일한 타일 또는 다른 타일(들) 내의 인접하는 프로그램가능 인터커넥트 엘리먼트(들)의 인터커넥트 세그먼트들(822)로의 연결부들을 포함할 수 있다. 각각의 프로그램가능 인터커넥트 엘리먼트(811)는 또한 로직 블록들(미도시) 사이에 일반적인 라우팅 리소스들의 인터커넥트 세그먼트들(824)로의 연결부들을 포함할 수 있다. 일반적인 라우팅 리소스들은, 인터커넥트 세그먼트들(예컨대, 인터커넥트 세그먼트들(824))의 트랙들을 포함하는 로직 블록들(미도시)과 인터커넥트 세그먼트들을 연결시키기 위한 스위치 블록들(미도시) 사이에 라우팅 채널들을 포함할 수 있다. 일반적인 라우팅 리소스들의 인터커넥트 세그먼트들(예컨대, 인터커텍트 세그먼트들(824))은 하나 또는 그 초과의 로직 블록들에 걸쳐 있을 수 있다. 일반적인 라우팅 리소스들과 함께 취해진 프로그램가능 인터커넥트 엘리먼트들(811)은, 도시된 FPGA에 대한 프로그램가능 인터커넥트 구조(“프로그램가능 인터커넥트”)를 구현한다.
예시적인 구현에서, CLB(802)는 사용자 로직 + 단일 프로그램가능 인터커넥트 엘리먼트(INT)(811)를 구현하도록 프로그래밍될 수 있는 CLE(configurable logic element)(812)를 포함할 수 있다. BRAM(803)은 하나 또는 그 초과의 프로그램가능 인터커넥트 엘리먼트들에 더해 “BRL(BRAM logic element)”(813)을 포함할 수 있다. 통상적으로, 타일에 포함된 인터커넥트 엘리먼트들의 수는 타일의 높이에 의존한다. 도시된 예에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들(예컨대, 4개)의 CLB들이 또한 사용될 수 있다. DSP 타일(806)은 적절한 수의 프로그램가능 인터커넥트 엘리먼트들에 더해 “DSPL(DSP logic element)”(814)을 포함할 수 있다. IOB(804)는, 예컨대, 프로그램가능 인터커넥트 엘리먼트(811)의 하나의 인스턴스에 더해 “IOL(input/output logic element)”(815)의 2개의 인스턴스들을 포함할 수 있다. 당업자들에게 명백할 바와 같이, 예컨대, I/O 로직 엘리먼트(815)에 연결된 실제 I/O 패드들은 통상적으로 입/출력 로직 엘리먼트(815)의 영역으로 한정되지 않는다.
도시된 예에서, (도 8에 도시된) 다이의 중심 가까이의 수평 영역은 구성, 클록, 및 다른 제어 로직에 사용된다. 이러한 수평 영역 또는 컬럼(column)으로부터 연장되는 수직 컬럼들(809)은 FPGA의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는데 사용된다.
도 8에 예시된 아키텍쳐를 활용하는 일부 FPGA들은 그 FPGA의 대부분을 형성하는 규칙적인 컬럼 구조를 방해하는 추가적인 로직 블록들을 포함한다. 추가적인 로직 블록들은 프로그램가능 블록들 및/또는 전용 로직일 수 있다. 예컨대, 프로세서 블록(810)은 몇몇 컬럼들의 CLB들 및 BRAM들에 걸쳐있다. 프로세서 블록(810)은, 단일 마이크로프로세서에서부터 마이크로프로세서(들), 메모리 제어기들, 주변기기들 등의 완전한 프로그램가능 프로세싱 시스템까지의 범위의 다양한 컴포넌트들일 수 있다.
도 8이 오직 예시적인 FPGA 아키텍쳐만을 예시하도록 의도되었음에 유의한다. 예컨대, 로우(row)의 논리 블록들의 번호들, 로우들의 상대 폭, 로우들의 수 및 순서, 로우들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적 크기들, 및 도 8의 상단에 포함된 인터커넥트/로직 구현들은 순전히 예시적인 것이다. 예컨대, 실제 FPGA에서, CLB들의 1개 초과의 인접 로우는 통상적으로, CLB들이 나타나는 어디에든 포함되어, 사용자 로직의 효율적인 구현을 용이하게 하지만, 인접한 CLB 로우들의 수는 FPGA의 전체 크기에 따라 다르다. 더욱이, 도 8의 FPGA는 본원에 설명된 인터커넥트 회로들의 예들을 채용할 수 있는 프로그램가능 IC의 일 예를 도시한다. 본원에 설명된 인터커넥트 회로들은, CPLD(complex programmable logic device)들과 같은 다른 타입들의 프로그램가능 IC들, 또는 로직 엘리먼트들을 선택적으로 커플링하기 위한 프로그램가능 인터커넥트 구조를 갖는 임의의 타입읠 프로그램가능 IC에 사용될 수 있다.
일부 부가적인 예들이 후술된다.
일 예에서, 드라이버 회로가 제공된다. 이러한 드라이버 회로는: 전류원에 의해 바이어싱되도록 구성되고 그리고 차동 입력 및 차동 출력을 포함하는 차동 트랜지스터 쌍; 노드 쌍과 차동 출력 사이에 커플링된 저항기 쌍; 전압 서플라이와 노드 쌍 사이에 커플링된 트랜지스터 쌍; 노드 쌍 사이에 커플링된 브릿지 트랜지스터; 및 입력 포트들의 개개의 쌍, 제어 포트들의 개개의 쌍, 및 출력 포트들의 개개의 쌍을 갖는 한 쌍의 3-상태 회로 엘리먼트들을 포함할 수 있고, 여기서 출력 포트들의 쌍은 각각 노드 쌍에 커플링되고, 제어 포트들의 쌍은 트랜지스터 쌍의 게이트 및 브릿지 트랜지스터의 게이트 각각을 포함하는 공통 노드에 커플링된다.
이러한 드라이버 회로에서, 전류원은 차동 트랜지스터 쌍을 바이어싱하도록 구성될 수 있다.
이러한 드라이버 회로에서, 전류원은 n-채널 FET(field effect transistor)를 포함할 수 있다.
일부 이러한 드라이버 회로에서, 차동 트랜지스터 쌍은, 함께 커플링된 한 쌍의 소스들, 차동 출력의 개개의 단부들에 커플링된 한 쌍의 드레인들, 및 차동 입력의 개개의 단부를 제공하는 한 쌍의 게이트들을 갖는 한 쌍의 n-채널 FET(field effect transistor)들을 포함할 수 있다.
일부 이러한 드라이버 회로에서, 트랜지스터 쌍은, 전압 서플라이에 커플링된 한 쌍의 소스들 및 노드 쌍에 각각 커플링된 한 쌍의 드레인들을 갖는 한 쌍의 p-채널 FET들을 포함할 수 있다.
일부 이러한 드라이버 회로에서, 브릿지 트랜지스터는, 노드 쌍의 일 노드에 커플링된 소스 및 노드 쌍의 다른 노드에 커플링된 드레인을 갖는 p-채널 FET를 포함할 수 있다.
일부 이러한 드라이버 회로에서, 3-상태 회로 엘리먼트들의 쌍은 3-상태 인버터들의 쌍을 포함할 수 있다.
다른 예시에서, IC(integrated circuit)가 제공된다. 이러한 IC는: 인터커넥트로의 AC(alternating current)-커플링을 위해 구성된 차동 출력; 테스트 신호 및 테스트 인에이블 신호를 생성하도록 구성된 테스트 로직; 복수의 CML(current-mode logic) 스테이지들을 갖는 송신기 내의 드라이버 ― 복수의 CML 스테이지들의 CML 스테이지는: 전류원에 의해 바이어싱되도록 구성된 차동 트랜지스터 쌍을 포함하고, 차동 트랜지스터 쌍은 차동 입력 및 차동 출력을 포함함 ―; 차동 출력에 커플링된 저항기 쌍; 저항기 쌍과 전압 서플라이 사이에 커플링되고 그리고 테스트 인에이블 신호로부터 도출된 게이트 전압을 수신하는 트랜지스터 쌍; 저항기 쌍 사이에 커플링되고 그리고 테스트 인에이블 신호로부터 도출된 게이트 전압을 수신하는 브릿지 트랜지스터; 및 저항기 쌍을 통해 차동 출력에 커플링된 3-상태 회로 엘리먼트들의 쌍 ― 3-상태 회로 엘리먼트들의 쌍은 테스트 신호로부터 도출된 차동 입력 전압 및 테스트 인에이블 신호로부터 도출된 제어 전압을 수신함 ― 을 포함할 수 있다.
일부 이러한 IC에서, 테스트 로직은 바운더리 스캔 레지스터에 커플링된 TAP(test access port) 및 테스트 신호를 생성하도록 구성된 테스트 신호 생성기를 포함할 수 있다.
일부 이러한 IC에서, TAP은 테스트 인에이블 신호를 출력하도록 구성될 수 있다.
일부 이러한 IC에서, CML 스테이지는: 차동 트랜지스터 쌍을 바이어싱하도록 구성된 전류원을 포함할 수 있다.
일부 이러한 IC에서, 차동 트랜지스터 쌍은, 함께 커플링된 한 쌍의 소스들, 저항기 쌍의 제1 단자들에 각각 커플링된 한 쌍의 드레인들, 및 차동 입력의 개개의 단부들을 제공하는 한 쌍의 게이트들을 갖는 한 쌍의 n-채널 FET(field effect transistor)들을 포함할 수 있다.
일부 이러한 IC에서, 트랜지스터 쌍은, 전압 서플라이에 커플링된 한 쌍의 소스들 및 저항기 쌍의 제2 단자들에 각각 커플링된 한 쌍의 드레인들을 갖는 한 쌍의 p-채널 FET들을 포함할 수 있다.
일부 이러한 IC에서, 브릿지 트랜지스터는, 저항기 쌍 중 하나의 저항기의 제2 단자에 커플링된 소스 및 저항기 쌍 중 다른 하나의 저항기의 제2 단자에 커플링된 드레인을 갖는 p-채널 FET를 포함할 수 있다.
일부 이러한 IC에서, 3-상태 회로 엘리먼트들의 쌍은 3-상태 인버터들의 쌍을 포함할 수 있다.
또 다른 예에서, 드라이버를 제어하는 방법이 제공될 수 있다. 송신기에 AC-커플링된 인터커넥트를 테스팅하기 위한 드라이버 회로를 송신기 내에서 제어하는 이러한 방법은: 드라이버 회로를 바이어싱하는 전류원을 절연시키기 위해, 드라이버 회로의 차동 출력에 커플링된 차동 트랜지스터 쌍의 게이트들 사이에 인가되는 전압을 제어하는 단계; 노드 쌍에 커플링된 3-상태 회로 엘리먼트들의 쌍의 입력들 사이에 차동 테스트 전압을 생성하는 단계 ― 노드 쌍은 저항기 쌍을 통해 드라이버 회로의 차동 출력에 커플링됨 ―; 3-상태 회로 엘리먼트들의 단자들을 제어하기 위해, 전압 서플라이와 노드 쌍 사이에 커플링된 트랜지스터 쌍의 게이트들, 및 노드 쌍 사이에 커플링된 브릿지 트랜지스터의 게이트에 커플링될 제어 전압을 생성하는 단계; 및 3-상태 회로 엘리먼트들을 인에이블하고, 노드 쌍으로부터 전압 서플라이를 절연시키고, 그리고 노드 쌍을 절연시키기 위해 제어 전압을 제어하는 단계를 포함할 수 있다.
일부 이러한 방법에서, 차동 트랜지스터 쌍은, 함께 커플링된 한 쌍의 소스들, 차동 출력의 단부들에 각각 커플링된 한 쌍의 드레인들을 갖는 한 쌍의 n-채널 FET(field effect transistor)들을 포함할 수 있다.
일부 이러한 방법에서, 트랜지스터 쌍은, 전압 서플라이에 커플링된 한 쌍의 소스들 및 노드 쌍의 개별 노드들에 커플링된 한 쌍의 드레인들을 갖는 한 쌍의 p-채널 FET들을 포함할 수 있다.
일부 이러한 방법에서, 브릿지 트랜지스터는, 노드 쌍의 일 노드에 커플링된 소스 및 노드 쌍의 다른 노드에 커플링된 드레인을 갖는 p-채널 FET를 포함할 수 있다.
일부 이러한 방법에서, 3-상태 회로 엘리먼트들의 쌍은 3-상태 인버터들의 쌍을 포함할 수 있다.
전술한 것이 특정 예시들에 관한 것이지만, 다른 그리고 추가 예시들이 본 발명의 기본적인 범위를 벗어나지 않으면서 고안될 수도 있으며, 본 발명의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (12)

  1. 송신기 회로로서,
    복수의 클록 신호들에 기초하여 병렬 데이터 신호들을 직렬 데이터 신호로 직렬화시키도록 구성된 복수의 멀티플렉싱 스테이지들 및 복수의 플립-플롭들을 갖는 직렬-투-병렬 로직; 및
    테스트 신호를 수신하는 제1 입력, 인에이블 신호를 수신하는 제2 입력, 상기 직렬 데이터 신호를 수신하는 제3 입력, 및 복수의 CML(current mode logic) 스테이지들을 갖는 드라이버 회로를 포함하고, 상기 복수의 CML 스테이지들의 CML 스테이지는:
    상기 직렬 데이터 신호를 수신하기 위해 커플링된 차동 입력 및 차동 출력을 포함하고 그리고 전류원에 의해 바이어싱되도록 구성된 차동 트랜지스터 쌍;
    노드 쌍과 상기 차동 출력 사이에 커플링된 저항기 쌍;
    전압 서플라이와 상기 노드 쌍 사이에 커플링된 트랜지스터 쌍;
    상기 노드 쌍 사이에 커플링된 브릿지 트랜지스터; 및
    상기 테스트 신호를 수신하도록 구성된 입력 포트들의 개개의 쌍, 제어 포트들의 개개의 쌍, 출력 포트들의 개개의 쌍을 갖는 한 쌍의 3-상태 회로 엘리먼트들을 포함하고,
    상기 출력 포트들의 쌍은 각각 상기 노드 쌍에 커플링되고, 상기 제어 포트들의 쌍은 상기 트랜지스터 쌍의 각각의 게이트 및 상기 브릿지 트랜지스터의 게이트를 포함하는 공통 노드에 커플링되는,
    송신기 회로.
  2. 제1 항에 있어서,
    상기 차동 트랜지스터 쌍을 바이어싱하도록 구성되는 전류원을 더 포함하는,
    송신기 회로.
  3. 제2 항에 있어서,
    상기 전류원은 n-채널 FET(field effect transistor)를 포함하는,
    송신기 회로.
  4. 제1 항에 있어서,
    상기 차동 트랜지스터 쌍은, 함께 커플링된 한 쌍의 소스들, 상기 차동 출력의 개개의 단부들에 커플링된 한 쌍의 드레인들, 및 상기 차동 입력의 개개의 단부들을 제공하는 한 쌍의 게이트들을 갖는 한 쌍의 n-채널 FET(field effect transistor)들을 포함하는,
    송신기 회로.
  5. 제4 항에 있어서,
    상기 트랜지스터 쌍은, 상기 전압 서플라이에 커플링된 한 쌍의 소스들 및 상기 노드 쌍에 각각 커플링된 한 쌍의 드레인들을 갖는 한 쌍의 p-채널 FET들을 포함하는,
    송신기 회로.
  6. 제5 항에 있어서,
    상기 브릿지 트랜지스터는, 상기 노드 쌍의 일 노드에 커플링된 소스 및 상기 노드 쌍의 다른 노드에 커플링된 드레인을 갖는 p-채널 FET를 포함하는,
    송신기 회로.
  7. 제1 항에 있어서,
    상기 한 쌍의 3-상태 회로 엘리먼트들은 한 쌍의 3-상태 인버터들을 포함하는,
    송신기 회로.
  8. 송신기 내의 드라이버 회로를 제어하여 상기 송신기에 AC-커플링된 인터커넥트를 테스팅하기 위한 방법으로서,
    복수의 클록 신호들에 기초하여 직렬-투-병렬 로직을 사용하여 복수의 병렬 데이터 신호들로부터 직렬 데이터 신호를 생성하는 단계;
    인터커넥트를 통한 전송을 위해, 드라이버 회로의 차동 출력에 커플링되고 전류원에 의해 바이어싱되는 차동 트랜지스터 쌍에 상기 직렬 데이터 신호를 커플링시키는 단계;
    상기 차동 트랜지스터 쌍으로부터 상기 전류원을 절연시키기 위해 상기 차동 트랜지스터 쌍의 게이트들 사이에 인가되는 전압을 제어하는 단계;
    노드 쌍에 커플링된 한 쌍의 3-상태 회로 엘리먼트들의 입력들 사이에 차동 테스트 전압을 생성하는 단계 ― 상기 노드 쌍은 저항기 쌍을 통해 상기 드라이버 회로의 차동 출력에 커플링됨 ―;
    상기 3-상태 회로 엘리먼트들의 단자들을 제어하기 위해, 전압 서플라이와 상기 노드 쌍 사이에 커플링된 트랜지스터 쌍의 게이트들, 및 상기 노드 쌍 사이에 커플링된 브릿지 트랜지스터의 게이트에 커플링될 제어 전압을 생성하는 단계; 및
    상기 3-상태 회로 엘리먼트들을 인에이블하기 위해, 상기 노드 쌍으로부터 상기 전압 서플라이를 절연시키기 위해, 그리고 상기 노드 쌍을 절연시키기 위해 상기 제어 전압을 제어하는 단계를 포함하는,
    방법.
  9. 제 8 항에 있어서,
    상기 차동 트랜지스터 쌍은, 함께 커플링된 한 쌍의 소스들, 및 상기 차동 출력의 단부들에 각각 커플링된 한 쌍의 드레인들을 갖는 한 쌍의 n-채널 FET(field effect transistor)들을 포함하는,
    방법.
  10. 제8 항에 있어서,
    상기 트랜지스터 쌍은, 상기 전압 서플라이에 커플링된 한 쌍의 소스들 및 상기 노드 쌍의 개개의 노드들에 커플링된 한 쌍의 드레인들을 갖는 한 쌍의 p-채널 FET들을 포함하는,
    방법.
  11. 제10 항에 있어서,
    상기 브릿지 트랜지스터는, 상기 노드 쌍의 일 노드에 커플링된 소스 및 상기 노드 쌍의 다른 노드에 커플링된 드레인을 갖는 p-채널 FET를 포함하는,
    방법.
  12. 제8 항에 있어서,
    상기 한 쌍의 3-상태 회로 엘리먼트들은 한 쌍의 3-상태 인버터들을 포함하는,
    방법.
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