JP2000174505A - 電子装置 - Google Patents

電子装置

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JP2000174505A JP34827098A JP34827098A JP2000174505A JP 2000174505 A JP2000174505 A JP 2000174505A JP 34827098 A JP34827098 A JP 34827098A JP 34827098 A JP34827098 A JP 34827098A JP 2000174505 A JP2000174505 A JP 2000174505A
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electronic device
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circuit
integrated circuit
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Kanji Otsuka
寛治 大塚
Tamotsu Usami
保 宇佐美
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Toshiba Corp
Rohm Co Ltd
Fujitsu Ltd
Hitachi Ltd
Mitsubishi Electric Corp
NEC Corp
Oki Electric Industry Co Ltd
Sharp Corp
Sanyo Electric Co Ltd
Sony Corp
Panasonic Holdings Corp
Original Assignee
Toshiba Corp
Rohm Co Ltd
Fujitsu Ltd
Hitachi Ltd
Matsushita Electronics Corp
Mitsubishi Electric Corp
NEC Corp
Oki Electric Industry Co Ltd
Sharp Corp
Sanyo Electric Co Ltd
Sony Corp
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 ドライバ回路の回路構成、および伝送線路の
特性インピーダンスを特定することによりバス配線系の
信号伝送を高速化できる電子装置を提供する。 【解決手段】 差動相補ディジタル信号を伝達する伝送
線路１と、それに整合した終端回路である終端抵抗２と
からなるバス配線系に、カレントスイッチ型の差動ドラ
イバ３を組み合わせた入出力回路を構成し、伝送線路１
および終端抵抗２などを有する配線基板に、差動ドライ
バ３などを有する集積回路チップが搭載されて構成され
る電子装置であって、差動ドライバ３をカレントスイッ
チ型とし、かつ伝送線路１を２５Ω以下の特性インピー
ダンスを有する線路の並列等長配線とすることで、伝送
中の信号エネルギの減衰を抑え、かつ近接する伝送線路
１間の電磁界干渉を抑制することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子装置の伝送技
術に関し、特に伝送線路と、これに整合した終端回路と
からなるバス配線系にドライバ回路を組み合わせたチッ
プ入出力回路システムに適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、従来、チップ入出力回路システムに関しては、電子
装置を構成する入出力回路の要部を示す図１７のような
回路構成などが考えられる。この入出力回路は、入力さ
れたディジタル信号を相補信号化して送信する差動ドラ
イバ１０１と、相補信号化されたディジタル信号を受信
して入力のディジタル信号に対応したディジタル信号を
出力する差動レシーバ１０２と、この差動ドライバ１０
１と差動レシーバ１０２とを接続する一対のペア信号配
線１０３などからなり、差動ドライバ１０１から出力さ
れる相補ディジタル信号をペア信号配線１０３を介して
差動レシーバ１０２に伝送するように構成されている。
【０００３】この電子装置の入出力回路において、差動
ドライバ１０１および差動レシーバ１０２は、それぞれ
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタから
なるＣＭＯＳ回路構成のドライバ１０４，１０６とイン
バータ１０５，１０７とから構成され、入力のディジタ
ル信号がロウレベルからハイレベル、またはハイレベル
からロウレベルに遷移することによりトランジスタの一
方がオン、他方がオフとなるように相補動作する。この
ように、入力のディジタル信号が遷移した場合に、差動
ドライバ１０１から相補信号エネルギをペア信号配線１
０３に供給することにより、相補ディジタル信号をペア
信号配線１０３を介して差動レシーバ１０２に伝送する
という構成になっている。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
な電子装置の技術について、本発明者が検討した結果、
以下のようなことが明らかとなった。たとえば、前記の
ような電子装置において、ペア信号配線をカップリング
係数が１に近い平行等長配線とする場合には、ペア信号
配線を電磁界がほぼ閉じている伝送線路とし、相補ディ
ジタル信号をＴＥＭ（Transversed Electromagnetic Mo
de）伝送に近いモード（準ＴＥＭ）で伝送し、信号の高
速化を図ることができる。この伝送線路は、スピードの
速い信号を伝える唯一の手段である。
【０００５】たとえば、電子装置の信号をやり取りする
バスにおいて、このバスは伝送線路であるとすると、信
号を供給するドライバから高エネルギ信号（ハイ状態の
信号）をバスに流すときは、グラウンドレベルにあるバ
ス配線全体（ロウレベルにある状態）をハイレベルに持
ち上げるエネルギを必要とする。信号立ち上がりが高速
なとき、ドライバが信号をレシーバに伝える前にしなけ
ればならない作業である。
【０００６】よって、信号の立ち上がり時間がバス配線
全体にエネルギを供給する時間（バス配線の伝送遅延時
間）より遅い場合は、ドライバのエネルギ供給が、バス
とレシーバへほぼ並行に行われ、レシーバにバスの存在
を意識させることはほぼない。すなわち、このようなシ
リアルワークは、バス配線の遅延時間より、信号立ち上
がり時間が速いときに考慮しなければならない現象であ
る。当然、反対のロウレベルに遷移するときも同様で、
高エネルギ状態のバス配線のエネルギを逃がす操作が、
まず、必要となる。
【０００７】このようなドライバの設計は、信号立ち上
がりがバスの遅延時間より遅いときはレシーバの負荷を
チャージするエネルギがあればよかった。しかし、バス
伝送線路の遅延時間より信号立ち上がり時間が短い高速
の信号が通常のシステムとなった現在、レシーバの特性
よりも、まず、バスへのエネルギ供給をどのようにする
かの設計が重要となってきている。
【０００８】たとえば、良いレシーバとは微弱な信号エ
ネルギでも、それを充分関知して自身の状態を遷移させ
るものであり、信号の電気エネルギを消費しない。すな
わち、直流抵抗の高いものであり、たとえば１ＫΩであ
るとする。これに対して、バス伝送線路の特性インピー
ダンスは２５〜２００Ωであり、バスのレシーバより１
桁から２桁ものエネルギを消費するものとなる。
【０００９】ちなみに、バス配線の長さを３０ｃｍ、信
号伝播速度を２×１０8 ｍ／ｓとすると、その伝播時間
は1.５ｎｓとなる。レシーバの分岐がどの位置にあろう
とも、伝送線路の全長を流れる間、すなわち、この1.５
ｎｓの間はバスにエネルギを供給する時間となり、ドラ
イバはこの間エネルギを供給し続けなければならない。
すなわち、ドライバビリティは特性インピーダンスを負
荷と見なした能力がなければならない。
【００１０】たとえば、信号の遷移開始からバス終端へ
の伝送が終了する直前までの等価回路を示す図１８にお
いて、伝送線路１１１の始端に差動ドライバ１１２が接
続されて構成される場合に、1.５ｎｓの間、伝送線路１
１１によるバスは図１８のような等価回路で電流を流し
続けなければならない。ちなみに、差動ドライバ１１２
の内部抵抗を５０Ω、負荷抵抗を５０Ω、Ｖｄｄ電圧を
0.５Ｖとすると、５ｍＡのときに５０Ωでなければなら
ない。この値は大きなドライバビリティを持つ差動ドラ
イバ１１２であると見なすことができる。この等価回路
において、終端に信号エネルギが到達した瞬間から、信
号は終端抵抗を認識したことになり、かつ伝送線路１１
１へのエネルギチャージは終了するため、その伝送線路
１１１の特性インピーダンスと等価の負荷抵抗１１３は
消え、等価回路は図１９のようになる。
【００１１】図１９において、いま、終端抵抗１１４を
伝送線路１１１によるバスの特性インピーダンスと整合
した５０Ωとすると、全てのエネルギは全てこの終端抵
抗１１４で吸収され、熱となって放出される結果、反射
エネルギは帰らない。分岐などの小さな寄生素子による
共振エネルギによる乱れがあっても、この吸収によっ
て、多重反射をすることがない。しかし、終端抵抗１１
４はバスの特性インピーダンスと同じであるため、差動
ドライバ１１２はハイ状態になっている限り、５ｍＡの
電流を流し続けなければならない。従って、伝送線路１
１１を駆動する差動ドライバ１１２はカレントスイッチ
回路が望ましい。
【００１２】また、終端抵抗１１４でのエネルギ吸収は
バス配線系の消費電力を大きくするため、その吸収量を
小さくしなければならない。すなわち、差動ドライバ１
１２のドライバビリティを小さくするためには、直流抵
抗を挿入し、電圧を下げるしかない。たとえば、差動レ
シーバの電圧感度を上げれば５０ｍＶぐらいまでは可能
である。電流回路や差動回路などが適切な差動ドライバ
と言える。原理的に、いくらでも信号振幅を小さくでき
る。このようなバス構造が高速伝送線路の理想像とな
る。
【００１３】そこで、本発明の目的は、伝送線路とする
バス構造に着目し、この伝送線路と、これに整合した終
端回路とからなるバス配線系にドライバ回路を組み合わ
せた入出力回路において、ドライバ回路の回路構成を特
定し、かつ伝送線路の特性インピーダンスを特定するこ
とによってバス配線系の信号伝送を高速化することがで
きる電子装置を提供するものである。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】すなわち、本発明の電子装置は、伝送線路
と、これに整合した終端回路と、この伝送線路および終
端回路からなるバス配線系に相補信号を供給するドライ
バとを有し、伝送線路および終端回路を有する配線基板
に、ドライバを有する第１の集積回路チップが搭載され
てなる電子装置に適用され、伝送線路は、対向ペア線路
構造で２５Ω以下の特性インピーダンスを有する線路が
並列等長配線され、２５Ω以下の純抵抗で終端されてい
るバス構造とするものである。これにより、伝送線路お
よび終端回路からなるバス配線系の信号伝送を高速に行
うことができる。
【００１７】この構成において、ドライバは、カレント
スイッチ型のドライバとし、さらに純抵抗が直列に接続
され、伝送線路の特性インピーダンスと同等以上、好ま
しくは３倍以上のオン抵抗となるようにしたものであ
る。
【００１８】また、第１の集積回路チップから第２の集
積回路チップへの一方向の信号伝達構成に関する、本発
明の電子装置は、伝送線路のバス上に分岐してレシーバ
を有する第２の集積回路チップが接続される構成におい
て、このレシーバは、純抵抗が１ＫΩ以上のハイインピ
ーダンスであり、さらにこのレシーバを４ｍｍ以下の伝
送線路構造の分岐配線を伴って接続するときは、この分
岐配線の分岐部に0.４Ｋ〜１ＫΩの純抵抗が対向ペア線
路の両方に直列接続され、また伝送線路と分岐配線との
間の絶縁層の厚みは、伝送線路および分岐配線の対向ペ
ア線路間の絶縁層の厚みの数倍となるようにしたもので
ある。これにより、第１の集積回路チップから第２の集
積回路チップへの一方向の信号伝送を高速に行うことが
できる。
【００１９】さらに、ドライバを有する第１の集積回路
チップよりファンアウトされる電源・グラウンド配線を
伝送線路構造とし、さらにこの電源・グラウンド配線の
伝送線路は、信号線の特性インピーダンスと同等か、そ
れよりも低くなるようにしたものである。
【００２０】また、前記とは反対に、第２の集積回路チ
ップから第１の集積回路チップへの一方向の信号伝達構
成に関する、本発明の電子装置は、伝送線路のバス上に
分岐してカレントスイッチ型のドライバを有する第２の
集積回路チップが接続され、第１の集積回路チップがハ
イインピーダンスのレシーバを有する構成において、第
２の集積回路チップのドライバから送った相補信号を第
１の集積回路チップのレシーバで受け取るものである。
これにより、第２の集積回路チップから第１の集積回路
チップへの一方向の信号伝送を高速に行うことができ
る。
【００２１】この構成において、ドライバから伝送線路
に流れた信号はレシーバおよび終端回路の方向へそれぞ
れ１／２の振幅で流れ、レシーバでは信号エネルギが全
反射してもとの振幅となり、レシーバが正常に動作し、
一方、終端回路へ流れた信号エネルギは吸収されて消去
されるようにしたものである。
【００２２】さらに、ドライバを伝送線路構造の分岐配
線を伴って接続するときは、この分岐配線の分岐部にア
クティブな分岐配線のゲートのみを開けるためのバスト
ランシーバゲートのチップが挿入され、この分岐配線は
伝送線路より低い特性インピーダンス、好ましくは１／
２の特性インピーダンスを有し、さらにこのバストラン
シーバゲートのチップは、伝送線路の複数のバスをそれ
ぞれのゲートでつなぐ集合チップ構成とし、電源・グラ
ウンド配線の上を倣うように斜めに配列されるようにし
たものである。
【００２３】また、前記の第１の集積回路チップから第
２の集積回路チップへ、第２の集積回路チップから第１
の集積回路チップへの両者を合成した双方向の信号伝達
構成に関する、本発明の電子装置は、伝送線路のバス上
に分岐してレシーバとカレントスイッチ型のドライバと
を有する第２の集積回路チップが接続され、第１の集積
回路チップがドライバとハイインピーダンスのレシーバ
とを有する構成において、第１の集積回路チップのドラ
イバおよびレシーバと、第２の集積回路チップのレシー
バおよびドライバとの間で双方向に相補信号をやり取り
するものである。これにより、第１の集積回路チップと
第２の集積回路チップとの双方向の信号伝送を高速に行
うことができる。
【００２４】この構成において、第１の集積回路チップ
のドライバおよびレシーバの合成回路の出口に、出力時
はハイインピーダンス、入力時は整合端になるような抵
抗とゲートとを直列につないだ回路が伝送線路の入出力
端間に挿入されようにしたものである。
【００２５】さらに、第２の集積回路チップのレシーバ
およびドライバを伝送線路構造の分岐配線を伴って接続
するときは、この分岐配線の分岐部にバストランシーバ
ゲートと高抵抗とが並列に接続されたチップが挿入さ
れ、第１の集積回路チップの出力時はバストランシーバ
ゲートが開き、入力時はバストランシーバゲートが閉じ
て高抵抗にエネルギが供給されるようにしたものであ
る。
【００２６】また、伝送線路とのクロックタイミング整
合に関する、本発明の電子装置は、伝送線路のバス上に
分岐して第２〜第ｎの複数の集積回路チップが接続さ
れ、第１の集積回路チップのドライバがコントロール機
能を有する構成において、伝送線路内に数パルスの信号
が進行するときのタイミングの取り方は、第１の集積回
路チップが第２〜第ｎの各集積回路チップのエコー時間
を測定し、最長エコー時間を持つ集積回路チップに復路
クロックアクティブを与え、この復路クロックアクティ
ブが与えられた集積回路チップが往路クロック信号を検
出し、それをもとに第１の集積回路チップが復路クロッ
ク信号を発生し、復路クロックアクティブが与えられた
集積回路チップがデータストローブ信号を折り返し発信
するものである。これにより、第１の集積回路チップと
第２〜第ｎの複数の集積回路チップとの間において、伝
送線路とクロック信号とのタイミング整合を取ることが
できる。
【００２７】この構成において、第１の集積回路チップ
が受け取るデータのタイミングを知る方法は、第１の集
積回路チップからの制御信号が読み出し命令のときだ
け、復路クロック信号を発生する集積回路チップがデー
タストローブ信号を伝送線路から再度受け取り、これも
遅延データストローブ信号として折り返し発信するよう
にしたものである。
【００２８】特に、前記電子装置において、伝送線路
は、差動相補信号を伝達する差動伝送線路であり、かつ
ドライバは差動ドライバ、レシーバは差動レシーバとす
るものである。主に、差動伝送線路を特徴としている
が、通常の伝送線路に置き換えても本発明を適用するこ
とが可能であることは言うまでもない。また、第１の集
積回路チップは、伝送線路の始端に接続されるコントロ
ーラチップなどであり、かつ第２の集積回路チップはメ
モリ・入出力インターフェースチップなどとするもので
ある。
【００２９】よって、前記電子装置によれば、伝送線路
と、これに整合した終端回路とからなるバス配線系にド
ライバを組み合わせた入出力回路において、ドライバを
カレントスイッチ型に特定し、かつ伝送線路を２５Ω以
下の特性インピーダンスを有する線路の並列等長配線に
特定することにより、伝送中の信号エネルギの減衰およ
び近接する伝送線路間の電磁界干渉を抑制し、バス配線
系の信号伝送を高速化することができる。
【００３０】特に、差動伝送線路の始端に接続される、
差動ドライバおよび差動レシーバを有するコントローラ
チップと、この差動伝送線路に分岐して接続される、差
動レシーバおよび差動ドライバを有するメモリ・入出力
インターフェースチップとの間において、コントローラ
チップからメモリ・入出力インターフェースチップへ、
メモリ・入出力インターフェースチップからコントロー
ラチップへの一方向、およびその互いの双方向における
信号伝送の高速化を図り、バス配線系の高速伝送線路を
実現することができる。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図１６の図面に基づいて詳細に説明する。なお、実施
の形態を説明するための全図において同一の部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００３２】まず、図１により、本発明の一実施の形態
である電子装置の概要を説明する。図１は本実施の形態
の電子装置において、入出力回路の要部である、伝送線
路をループとしたカレントスイッチ型のドライバ回路の
一例を示す概略回路図であり、(a) はＣＭＯＳ回路で作
った場合、(b) はバイポーラ回路で作った場合をそれぞ
れ示す。
【００３３】図１のように、本実施の形態においては、
差動相補ディジタル信号を伝達する伝送線路１と、それ
に整合した終端回路である終端抵抗２とからなるバス配
線系に、カレントスイッチ型の差動ドライバ３を組み合
わせた入出力回路を構成し、伝送線路１および終端抵抗
２などを有する配線基板に、差動ドライバ３などを有す
る集積回路チップが搭載されて電子装置が構成されるも
のである。この構成においては、伝送線路１と終端抵抗
２とが整合していれば、差動ドライバ３の負荷は終端抵
抗２と同じ直流抵抗が挿入された回路であると言える。
図１は、これをカレントスイッチ型の差動ドライバ３に
置き換えたものである。
【００３４】ＣＭＯＳ回路構成による差動ドライバ３ａ
は、図１(a) のように、ｐＭＯＳトランジスタＱ１とｎ
ＭＯＳトランジスタＱ２、ｎＭＯＳトランジスタＱ３と
ｐＭＯＳトランジスタＱ４、電源電圧Ｖｄｄとの間の抵
抗Ｒ１、グラウンド電圧との間の抵抗Ｒ２からなり、入
力のディジタル信号が各トランジスタＱ１〜Ｑ４のゲー
トに入力され、ｐＭＯＳトランジスタＱ１とｎＭＯＳト
ランジスタＱ２との接続ノード、ｎＭＯＳトランジスタ
Ｑ３とｐＭＯＳトランジスタＱ４との接続ノードからそ
れぞれ、相補ディジタル信号が取り出され、終端抵抗２
につながる差動ペア信号線の伝送線路１に送られる。
【００３５】バイポーラ回路構成による差動ドライバ３
ｂは、図１(b) のように、ｎｐｎトランジスタＱ５とｐ
ｎｐトランジスタＱ６、ｐｎｐトランジスタＱ７とｎｐ
ｎトランジスタＱ８、電源電圧Ｖｄｄとの間の抵抗Ｒ
３、グラウンド電圧との間の抵抗Ｒ４からなり、入力の
ディジタル信号が各トランジスタＱ５〜Ｑ８のベースに
入力され、ｎｐｎトランジスタＱ５とｐｎｐトランジス
タＱ６との接続ノード、ｐｎｐトランジスタＱ７とｎｐ
ｎトランジスタＱ８との接続ノードからそれぞれ、相補
ディジタル信号が取り出され、終端抵抗２につながる差
動ペア信号線の伝送線路１に送られる。
【００３６】図１(a) のＣＭＯＳ回路、図１(b) のバイ
ポーラ回路でも同じであるが、ここでは主にＣＭＯＳ回
路の構成について説明する。いま、入力のディジタル信
号がハイからロウへ変換すると、ｎＭＯＳトランジスタ
Ｑ２とｎＭＯＳトランジスタＱ３がオンとなる。そし
て、伝送線路１の一方の上部信号配線に電源電圧Ｖｄｄ
から電荷が流れ、下部信号配線は電荷がグラウンド電圧
へ引き抜かれる。よって、伝送線路１の特性インピーダ
ンスまたは終端抵抗２を介して、この間に電流が流れて
いることになる。また、入力のディジタル信号がロウか
らハイになると反転し、電流は逆に流れることになる。
電源電圧Ｖｄｄからグラウンド電圧を見たとき、常に一
定の電流が流れ、カレントスイッチという形態になって
いることが判明する。
【００３７】従って、ＥＣＬ（Emitter Coupled Logic
）のように常に電流が流れているため、抵抗Ｒ１と抵
抗Ｒ２は適当な大きさを与え、できるだけ小さな電流、
すなわち、少ない電荷量の移動で関知可能なレシーバを
備えるようにする。ＣＭＯＳ回路とバイポーラ回路との
どちらが有利かは、デバイスの構造によるが、ＣＭＯＳ
回路のしきい値電圧のばらつきを小さくすることは難し
く、また、ゲートの非常に薄い酸化膜の静電破壊の問題
を避けるには、ＥＣＬなどで実績のあるバイポーラ回路
の方が格段に良いということになる。後で述べるレシー
バのクランプダイオードを除去し、その空乏層容量を排
除するため、静電破壊し易くなる回路を強くするために
もバイポーラインターフェース回路がよい。もちろん、
内部回路は集積度に有利なＣＭＯＳ回路などの回路であ
る。
【００３８】以上のように、本実施の形態においては、
第１の要点として、伝送線路１と、それに整合した終端
抵抗２とからなるバス配線系にカレントスイッチ型の差
動ドライバ３を組み合わせたチップ入出力回路を特徴と
するものである。この差動ドライバ３がカレントスイッ
チ回路であるため、電源・グラウンド系は常に一定の電
流が流れているため、バイパスコンデンサは不要となる
利点がある。しかし、伝送線路１上の遅延で、遷移状態
のときにカレントスイッチするときもあり、さらに、レ
シーバの駆動に際して定電流とならない回路を使うこと
もあり、入出力回路系にバイパスコンデンサを挿入する
ことは適切なものとなる。
【００３９】次に、図２により、伝送線路１によるバス
配線構造に関し、ここでは差動伝送回路について説明す
る。図２は、伝送線路のペア線路間の絶縁層の厚みと電
磁界の広がりの一例を説明するための概略断面図であ
り、(a) はペア線路間が離れている場合、(b) は狭い場
合をそれぞれ示す。
【００４０】たとえば、プロセッサチップやメモリ・入
出力コントローラチップ、さらにはメモリチップより導
出した差動ペア信号線は、数十から数百本が並列に近い
形で配線しなければならない。当然、隣接距離が狭く配
置されることになり、信号線間のクロストークが大きく
なる。差動ペア信号線の信号伝送に対する電磁界の広が
りを小さくすれば、このクロストークは小さくなる。こ
れを実現するには隣接信号線間のスペースより相対的に
ペア線路の対向する上下間隔、すなわち、この間の絶縁
層の厚みを小さくとればよい。信号配線幅をスペースよ
り小さくとる案もあるが、表皮効果による直流抵抗の増
大を招き、好ましくない。
【００４１】すなわち、図２(a) のようにペア線路４の
間の絶縁層５の厚みが厚い場合には、フリンジ効果が大
きいので電磁界の広がり６が大きくなり、電磁界の干渉
が発生するが、図２(b) のように、ペア線路４の線幅を
そのままにして、ペア線路４の間の絶縁層５の層間絶縁
膜を薄くとると、ペア線路４間に電磁界が集中して電磁
干渉がほとんどなくなるとともに、ペア線路４の特性イ
ンピーダンスが小さくなる。
【００４２】しかし、小さくなった特性インピーダンス
のペア線路４はその抵抗分電流が多く流れ、電力消費が
大きくなる。これを防止するためには、さらにハイイン
ピーダンスの直流抵抗を挿入した差動ドライバを使用す
ればよい。たとえば、前記した図１８の回路状態のとき
で、ペア線路４の特性インピーダンスが１５Ωのときを
考えると、５ｍＡ（0.５Ｖ振幅）にするには差動ドライ
バ３の電流バス系の全抵抗を８５Ωにすればよい。当
然、前記した図１９の状態のときを整合させなければな
らないため、終端抵抗２は１５Ωである。
【００４３】従来、伝送線路１は５０Ωや７５Ωの特性
インピーダンスが常識であり、これは電流損を防ぐため
の設定であった。確実な整合端を作ればエネルギは全く
反射しないため、差動ドライバ３に戻る反射波は０であ
る。これを守れば、２５Ω以下の特性インピーダンスを
設定しても問題がない。よって、低い特性インピーダン
スを差動信号の伝送線路１で実現するには、薄い絶縁層
５で対向する図２(b)のようなペア線路４を構成する必
要がある。この絶縁層５が薄いほど特性インピーダンス
が小さくなる。
【００４４】たとえば、特性インピーダンスＺo の近似
式は、
【００４５】
【数１】
【００４６】のようになる。ただし、ｗ＝線幅、ｈ＝絶
縁層厚、μo ＝真空中の透磁率、μr＝比透磁率、εo
＝真空中の誘電率、εr ＝比誘電率である。
【００４７】このように、本実施の形態においては、ペ
ア線路４の間の絶縁層５を薄くすることにより、より電
磁波が絞られ、隣接クロストークが抑えられ、ペア線路
４は準ＴＥＭの伝送線路１として保持され、損失エネル
ギに相当する共振や反射がなくなり、全てが良い方向と
なる。
【００４８】次に、図３により、伝送線路１のバス上で
多数の差動レシーバの分岐を取る構造について説明す
る。図３は、１つの単位のバス構造の一例を示す概略概
念図であり、(a) は基本バス構造、(b) は分岐配線が必
要な分岐構造をそれぞれ示す。なお、ペア線路４におい
て、点線の配線は実線の配線に対して下層に位置してい
る反対位相の配線であり、また１本のペア線路４のみを
記入したが、これが数十本から数百本並列に並んでいる
構造が実用バスとなる。
【００４９】図３(a) のように、伝送線路１において
は、伝送線路１のバス上で多数の差動レシーバ７の分岐
を取らなければならない。前記したように、ペア線路４
が準ＴＥＭの伝送線路１を保持する条件として、差動レ
シーバ７のインピーダンスが高い直流抵抗成分だけにな
らなければならない。そのために、分岐配線の長さがほ
とんどない実装形態、すなわち、ベアチップ実装形態が
必要となり、差動レシーバ７はＣＭＯＳゲートでもよい
がゲート容量が0.０５ｐＦ以下にしなければならない。
ここでは、クランプダイオードの挿入は好ましくない。
また、バイポーラ回路でもベースの空乏層を含めた入力
容量は0.０５ｐＦ以下にしなければならない。空乏層容
量を減らす方法としてＳＯＩ（シリコン・オン・インス
レータ）構造などがあり、これらを実現した構造も本特
許の範囲である。
【００５０】0.０５ｐＦ以下を実現するのが難しいこと
もあり、本実施の形態においては、図３(b) のように、
差動レシーバ７の端部に0.４ｋ〜１ｋΩ程度の抵抗８を
挿入し、差動レシーバ７が比較的大きな容量を持ってい
ても導かれた電流が小さいため、バスの対向のペア線路
４へ与える影響はほとんどなくなる。ちなみに、１００
個の差動レシーバ７の分岐を付ければ電圧波形は１００
／１ｋ〜0.４ｋ＝１０〜２５％だけ減衰するが、波形の
変形はないために信号伝送に問題は生じない。
【００５１】また、差動レシーバ７の容量は少ない電流
で反応を速くしなくてはならないため、時定数１ｎｓの
立ち上がり、立ち下がりを保証するには１ｐ〜2.５ｐＦ
以下にする必要がある。このときの変化する電圧ｖは、
【００５２】
【数２】
【００５３】となる。ただし、Ｒ＝抵抗、Ｃ＝負荷容
量、ｔ＝経過時間、時定数ｔs ＝ＲＣのときにｖ
（ｔs ）＝0.６３Ｖo であり、Ｖo は分岐回路に入力さ
れた信号最大振幅である。しかし、１桁大きな差動レシ
ーバ７が採用できる。この場合に、時定数0.２ｐｓの立
ち上がりでは0.２ｐ〜0.５ｐＦの容量を実現しなければ
ならない。これらの値はパッケージ配線がなければ、集
積回路チップのレシーバ容量として可能な領域である。
【００５４】もし、差動レシーバ７の分岐配線９にある
長さが必要な場合は、図３(b) のように、これを準ＴＥ
Ｍの伝送線路構造とすることで、ペア線路１０の寄生リ
アクタンスを消して、伝送することも可能である。この
分岐配線９の配線系から容量を削除できる効果は大き
く、入力回路のゲート容量かベース容量のみとなる利点
がある。その特性インピーダンスは、隣接する分岐と干
渉しない範囲において高い特性インピーダンスでもよ
い。いずれにしても、差動レシーバ７の端部で全反射
し、ｖ（ｔs ）＝２Ｖo となり、前記条件で遷移時間0.
５ｎｓが0.２５ｎｓとなり、１／２が達成できる利点が
ある。なお、この場合、分岐配線９の線路内で多重反射
するが、線路が４ｍｍ以内と短ければこの最低共振周波
数は4.７ＧＨｚ（＝1.５ｍ／ｓ（光速）／0.０４ｍ×
８、往復線路に１／４波長が乗るとして１／８）と高
く、問題がない。
【００５５】ここで、以上において説明した第２の要点
をまとめると、伝送線路１で構成された前記図２の断面
構造のように対向のペア線路４の構造で２５Ω以下の特
性インピーダンスを有する線路が並列等長配線され、２
５Ω以下の終端抵抗２で終端されている構造のバス構造
であることを特徴とするものである。さらに、集積回路
チップの差動ドライバ３は、伝送線路１の特性インピー
ダンスと同等以上、好ましくは３倍以上のオン抵抗とな
るものであり、要すれば差動ドライバ３に純抵抗が直列
に接続され、適切なオン抵抗となるものである。また、
伝送線路１のバス上に接続される差動レシーバ７は、ハ
イインピーダンスであることを特徴とするもので、純抵
抗は１ｋΩ以上を条件とする。さらに、バス上の任意の
位置に４ｍｍ以下の伝送線路構造の分岐配線９を伴って
ハイインピーダンスの差動レシーバ７を接続するとき
は、分岐部に0.４ｋ〜１ｋの抵抗８をペア線路１０の両
者に直列接続することを特徴とする構造である。この原
理構造を示すと前記図１のようになり、これを基本単位
として隣接に平行等長配線されているバス構造となる
（前記図２）。また、差動レシーバ７の分岐構造は前記
図３のようになる。
【００５６】次に、図４〜図６により、差動レシーバ７
の分岐構造の具体例を説明する。図４は差動レシーバ７
の分岐構造の一例を示す概略斜視図、図５は前記図３
(a) に対応する基本バス構造の一例を示す概略平面図、
図６は前記図３(b) に対応する分岐配線９が必要な分岐
構造の一例を示す概略平面図である。
【００５７】図４のように、伝送線路１の対向のペア線
路４は、絶縁層５を挟んで差動レシーバ７の集積回路チ
ップが実装される側の上部信号配線１１とその反対側の
下部信号配線１２とからなり、上部信号配線１１はこの
配線から分岐して分岐電極１３が設けられ、下部信号配
線１２は絶縁層５に開孔されたビアホール１４を介して
上部に分岐電極１５が設けられている。これらの分岐電
極１３，１５に差動レシーバ７の集積回路チップを実装
する構造となっている。
【００５８】この差動レシーバ７の集積回路チップの実
装においては、図５のように、対向のペア線路４の上部
信号配線１１、下部信号配線１２につながる分岐電極１
３，１５上に、直接、集積回路チップ１６のフリップチ
ップ電極接合部１７を実装して電気的に接続する場合
と、図６のように、対向のペア線路４の上部信号配線１
１、下部信号配線１２につながる分岐電極１３，１５
と、集積回路チップ１６が実装される分岐配線９のペア
線路１０との間に抵抗８の高抵抗チップ１８を実装し、
ペア線路４と集積回路チップ１６の差動レシーバ７とを
電気的に接続する場合とがある。なお、図６のように高
抵抗チップ１８を実装する際には、当然、ペア線路１０
の下部信号配線につながる配線は上部からビアホール１
９を介して下部につながる。
【００５９】次に、図７により、伝送線路１と分岐配線
９との配線層構造について説明する。図７は、４層の配
線層構造の一例を示す概略断面図である。
【００６０】この伝送線路１のペア線路４と分岐配線９
のペア線路１０との配線層構造において、対向のペア線
路４が数十本から数百本あるときの分岐は、当然、多層
構造となり、図７のように、一番上層（第１層）とその
下部層（第２層）が分岐配線９の配線層で、第３層と第
４層が伝送線路１のバス配線層とすれば構成できる。こ
の４層構造においては、バス対向のペア線路４間の絶縁
層５の厚みｔ１は１〜５μｍ程度であり、分岐配線９の
対向のペア線路１０間の絶縁層の厚みｔ２も同様であ
る。また、伝送線路１のバスと分岐配線９は直交するた
め、そのクロストークを抑える意味から、この間の絶縁
層２０の厚みｔ３は２倍から２０倍程度のものであれば
よいが、ビアホールの長さを大きくすると、これは不整
合配線であり、電磁乱れの生じる元となるため、数倍と
いったところが適切である。この図７では基板材料２１
の下部に配線がないが、上部から下部に折り返し配線を
することも可能である。
【００６１】次に、図８により、差動ドライバ３の集積
回路チップよりファンアウトする部分について説明す
る。図８は、差動ドライバ３の集積回路チップのファン
アウト構造とバイパスコンデンサの配置の一例を示す概
略配置図である。
【００６２】図８のように、差動ドライバ３の集積回路
チップ２２は、差動ドライバ３などの入出力回路を含む
周辺回路２３と、この周辺回路２３につながる内部回路
２４などからなり、周辺回路２３の外端部に、この集積
回路チップ２２の外部と接続するためのボンディングパ
ッド２５が設けられている。この集積回路チップ２２
は、伝送線路１が形成された配線基板２６の主面上に実
装され、ワイヤボンディングによるボンディングワイヤ
２７により伝送線路１とボンディングパッド２５とが電
気的に接続される構造となっている。
【００６３】この集積回路チップ２２のファンアウト構
造においては、伝送線路１の対向のペア配線は、ボンデ
ィングパッド２５へのワイヤボンディングによるボンデ
ィングワイヤ２７の直後から形成され、特性インピーダ
ンスが一定になるように同じ幅でファンアウトされてい
る。また、差動ドライバ３の近傍にはバイパスコンデン
サ２８が挿入されているとともに、この差動ドライバ３
を駆動する電源電圧およびグラウンド電圧の共通電源リ
ード、共通グラウンドリードによる電源・グラウンドペ
ア線路２９（電源：上部、グラウンド：下部）も記入さ
れている。このファンアウト構造は、当然、図８の矢印
（→：右）の方向に続いていて、対向ペアの信号リード
および反転信号リードによる伝送線路１が終端抵抗２に
つながっている。
【００６４】また、この差動ドライバ３は、鏡像的な信
号変化をするため、電源・グラウンドペア線路２９は鏡
像的な電荷の移動があり、ペア線路にすることで電磁的
な乱れが防止できる。すなわち、リアクタンスのない配
線が形成され、図８に示したような配線インダクタンス
３０が消去できる。この構造においては、ファンアウト
後にスペース的な余裕ができるため、その部分にバイパ
スコンデンサ３１が挿入されている。また、伝送線路１
に分岐して接続される差動レシーバ７も、鏡像的な電荷
移動がなされるような回路で、電源・グラウンドペア配
線にすることで求められる好ましい例となる。
【００６５】このファンアウト構造においては、信号配
線のペア線路４の特性インピーダンスは１５Ωである
が、差動ドライバ３の直流抵抗が大きく、電源・グラウ
ンドペア線路２９の特性インピーダンスは１５Ωでも十
分に対応できる。しかし、好ましくはさらに特性インピ
ーダンスの低下が望ましく、配線幅を信号線の２倍（7.
５Ω）、４倍（3.２５Ω）、６倍（2.５Ω）（Ｖｄｄ＝
3.３Ｖ，7.５％電圧降下条件で常時１００ｍＡ電流能
力）さらにそれ以上にすることが望ましい。信号線１０
μｍ幅の時、２０，４０，６０，・・・μｍとなり十分
可能である。これにより、１本の電源・グラウンドペア
線路２９で信号線ペアの８本から１６本をカバーできる
ものとなる。またバイパスコンデンサの採用で３２本〜
６４本も可能となる。なお、このときは集積回路チップ
２２内の電源・グラウンド配線が長くなるため、同じ特
性インピーダンスになるようにペア線路構造を取ること
が望ましい。これにより内部回路に電力を供給できる能
力を有するものとなる。
【００６６】ここで、第３の要点をまとめると、電源電
圧、グラウンド電圧の配線を電源・グラウンドペア線路
２９の伝送線路構造とすることを特徴とするもので、こ
の第３の要点と前記第１、第２の要点とを組み合わせた
構造である。そして、その電源・グラウンドペア線路２
９の伝送線路の特性インピーダンスは、信号線の特性イ
ンピーダンスと同等か、それより低いことを特徴とする
ものである。
【００６７】次に、図９により、伝送線路１から分岐さ
れた差動レシーバ７の構造を詳細に説明する。図９は、
分岐配線９からコントローラの差動レシーバに信号を伝
える一方向バスの構造の一例を示す図であり、(a) は分
岐配線９から一方向に信号を送る概略概念図、(b) はそ
の１つの差動ドライバがアクティブになったときの等価
回路図をそれぞれ示す。
【００６８】通常、バスの伝送線路１につながる差動ド
ライバ３は、具体的な電子装置ではメモリコントローラ
やバスコントローラである。一方、差動レシーバ７は、
メモリチップやグラフィックなどの入出力インターフェ
ースチップである。当然のことながら、メモリチップや
インターフェースチップからのデータ出力は必要であ
り、このチップ群も差動ドライバを有し、信号が出力さ
れる。前記図１〜図８で示した構造は一方向バスであ
り、常に差動ドライバ３から差動レシーバ７に向かって
信号が伝達される回路である。これに対して、メモリチ
ップやインターフェースチップなどのチップ群、すなわ
ち、分岐ポートが差動ドライバになったときも同様な一
方向バスの伝送線路回路を作れば、このバス配線系の信
号伝達構成が完成することになる。
【００６９】そこで、図９のように、伝送線路１の始端
に、たとえば集積回路チップであるコントローラチップ
４１の差動レシーバ４２を接続し、終端に終端抵抗２が
接続されるバス配線系に、たとえば集積回路チップであ
るメモリ・入出力インターフェースチップ４３の差動ド
ライバ４４が接続される構造を考えると、以下のように
なる。図９(a) は伝送線路１の分岐配線９につながって
いる左端の差動ドライバ４４がアクティブであるとした
ときの例であり、ペア線路４において点線の配線は実線
の配線の下層に位置している反対位相の配線である。
【００７０】この構成においても、前記図１〜図８で説
明した構造と同様のカレントスイッチ型の差動ドライバ
４４が分岐チップのメモリ・入出力インターフェースチ
ップ４３にも付けられていて、これが出力されると、対
向のペア線路４に信号が流れる。この信号の一部が、コ
ントローラチップ４１の差動レシーバ４２に到達し、こ
の差動レシーバ４２がこれを感知する。その等価回路を
示したのが図９(b) である。ここでも、メモリ・入出力
インターフェースチップ４３の差動ドライバ４４は、ｐ
ＭＯＳトランジスタＱ４１とｎＭＯＳトランジスタＱ４
２、ｎＭＯＳトランジスタＱ４３とｐＭＯＳトランジス
タＱ４４、電源電圧Ｖｄｄとの間の抵抗Ｒ４１、グラウ
ンド電圧との間の抵抗Ｒ４２からなるＣＭＯＳ回路構成
によるカレントスイッチ回路が図示されているが、バイ
ポーラ系の方が好ましい場合が多いことは前記と同様で
ある。
【００７１】この構成において、メモリ・入出力インタ
ーフェースチップ４３の差動ドライバ４４からの信号
は、バス配線系の伝送線路１に流れると、このペア線路
４の左右方向に流れるため、出力波形に対して進行波の
波形の高さは１／２となる。右方向に流れる進行波の波
形は、伝送線路１と整合した終端抵抗２に到達すると完
全に熱エネルギになって放出され、波形は消滅する。
【００７２】一方、左方向に流れた進行波の波形はコン
トローラチップ４１の差動レシーバ４２に到達するが、
この差動レシーバ４２の負荷抵抗４５は非常に高く、数
ｋから１ＭΩ程度であり、伝送線路１の１５Ωから比べ
れば、開放端と近似できるため、ほぼ全反射する。この
ため、差動レシーバ４２の負荷端の電圧波形は差動ドラ
イバ４４が出力した波形とほぼ同様な振幅の波形を作
る。そして、全反射した波形は図示したように右方向に
流れ、終端抵抗２で熱となって消滅する。なお、分岐さ
れているどのチップがアクティブになっても同様である
ことは容易に理解されよう。また、図９では１本のペア
線路４のみを記入したが、これが数十本から数百本並列
に並んでいる構造が実用バスとなることは言うまでもな
い。
【００７３】さらに、前記と同様に、分岐配線９にある
長さが必要なときは、分岐線を伝送線路構造とする。タ
イミングさえ合えばどんなに長い分岐配線９でも図９
(b) の波形伝送が保証できる。しかしながら、いくつも
の分岐配線９があるため、有効信号がこの分岐点を通過
する度に分岐配線９にエネルギが取られ、振幅が小さく
なり、差動レシーバ４２のしきい値を越えられない可能
性がある。このため、分岐配線９の分岐点にバストラン
シーバチップを挿入する構造が採用されている。
【００７４】次に、図１０により、分岐配線９の分岐点
にバストランシーバチップを挿入する場合について説明
する。図１０は、分岐配線９に長さが必要なときのバス
トランシーバによる接続分岐構造の一例を示す図であ
り、(a) はバストランシーバチップの接続構造を示す概
略概念図、(b) はその等価回路図である。
【００７５】図１０(a) のように、バストランシーバチ
ップ４６の接続構造においては、最上層の２層は対向の
ペア線路１０による分岐配線９の配線層であり、その下
の２層（３層、４層）は対向のペア線路４による伝送線
路１のバス配線層である。さらに、バストランシーバチ
ップ４６の電源・グラウンドペア線路２９による電源供
給線はさらにその下の２層（５層、６層）となってい
て、平行するバス線路に分岐する配線を取り出す接続点
に沿って斜めに配線されている。この接続端子部にバス
トランシーバチップ４６の単体チップがフリップチップ
接続で付けられている。また、分岐配線９の配線層に
は、チップイネーブル信号の配線も配置されている。こ
の単体チップの差動アンプに電気エネルギを供給するた
め、電源・グラウンドペア線路２９の配線層からビアホ
ールを介してバストランシーバチップ４６にフリップチ
ップ接続されているが図では省略されている。
【００７６】この接続構造の等価回路は図１０(b) のよ
うになる。差動バス配線の伝送線路１の両者に対してバ
ストランシーバチップ４６のｎＭＯＳトランジスタＱ４
５，Ｑ４６によるスイッチが働くようになっていて、差
動イネーブル信号がアクティブになると、分岐配線９か
らの信号がバスの伝送線路１に流れることになる。メモ
リ・入出力インターフェースチップ４３が付いているド
ライバがアクティブになるときだけこの状態となるが、
通常はイネーブル信号がノンアクティブになっていて、
バストランシーバチップ４６のｎＭＯＳトランジスタＱ
４５，Ｑ４６のゲートが閉じている。このときは数ｋか
ら１ＭΩ程度のインピーダンスになり、バスの伝送線路
１と遮断される。バストランシーバチップ４６のイネー
ブル信号用バッファ４７を駆動するための電源・グラウ
ンドペア線路２９の接続はここでも省略されているが、
容易に想像できるものである。
【００７７】この接続構造において、分岐配線９も伝送
線路となっていて、この配線から見たバス配線の伝送線
路１は、両サイドへエネルギが流れるため、バス配線の
特性インピーダンスの１／２に見える。従って、バス配
線の接合部で反射をしないようにするには分岐配線９は
バス配線の１／２の特性インピーダンスを持つことが望
ましい。しかし、配線が短ければ、反射ノイズの影響は
信号遷移時間の間に収まり大きな問題でなくなるため、
必ずしも整合条件が必要ではない。従って、好ましい条
件はバス配線の伝送線路１の特性インピーダンスと同じ
かそれよりも低いことであろう。なお、バストランシー
バチップ４６は１個のトランジスタで形成できるため、
高速動作が可能であり、高速信号に追従できる。
【００７８】以上の説明で分かるとおり、本実施の形態
の第４の要点は、差動バス配線の伝送線路１につながっ
ている分岐チップのメモリ・入出力インターフェースチ
ップ４３から、差動バス配線の始端に接続されているコ
ントローラチップ４１へ信号を流すときの回路構成と構
造を規定するものである。すなわち、分岐チップの差動
ドライバ４４はカレントスイッチ回路であり、コントロ
ーラチップ４１の差動ドライバと同じ特性を持つもので
ある。この差動ドライバ４４の振幅はコントローラチッ
プ４１のそれと同じであるが、分岐配線９から伝送線路
１への信号の伝達は基本的にＴ型分岐となるため、バス
配線に流れるときは両サイドに流れるため、１／２とな
る。しかし、差動レシーバ４２の端部では信号エネルギ
が全反射し、振幅は元のとおりとなり、差動レシーバ４
２が正常に動作する。また、終端側へ流れる信号エネル
ギを消去するため、差動バス配線の終端はこの特性イン
ピーダンスに整合した直流抵抗による終端抵抗２が直列
に接続されている。
【００７９】さらに、差動バス配線は２５Ω以下の特性
インピーダンスを持っているため、電流の節約を図るた
め、カレントスイッチ回路の差動ドライバ４４は電源側
とグラウンド側に適切な直流抵抗が挿入されていること
を特徴としている。また、分岐チップが差動バス配線の
直上に存在するときはバストランシーバチップ４６の回
路は分岐チップ内に設けられることを特徴とする。ま
た、分岐チップが差動バス配線上に載せられず、分岐配
線９にある長さが必要なときは分岐端にバストランシー
バチップ４６を挿入する構造を提供するもので、その分
岐配線９はバスより低い特性インピーダンスを持つ、好
ましくは１／２のインピーダンスを持つことを特徴とす
るものである。
【００８０】すなわち、アクティブな分岐配線９のゲー
トのみを開けるため、主線路上の分岐配線９のビアホー
ル近接のパッド上にバストランシーバチップ４６を実装
する構造も加わることにより、タイミングを工夫すれ
ば、分岐配線９の線路長を自由に調整することができ
る。また、バストランシーバチップ４６は一伝送線路毎
の小チップをフリップチップで接続することも可能であ
るが、複数のバスをそれぞれのゲートでつなぐ集合チッ
プ構成（細長いチップ）とすることも可能である。この
とき前記図１０(a) の電源線の上を倣うように斜めに配
列することになる。
【００８１】以上において、前記図１〜図８による要点
は、コントローラチップ４１からメモリ・入出力インタ
ーフェースチップ４３などの分岐チップへの信号伝達方
法を規定するもので、前記図９、図１０による要点は分
岐チップからコントローラチップ４１へ伝達する方法を
規定するものである。すなわち、一方向の信号伝達バス
の構造であった。以降においては、この両者を合成した
伝達を規定する構造を提案するものである。
【００８２】次に、図１１により、一方向の信号伝達バ
スの構造を合成した往復の信号伝達バス構造について説
明する。図１１は、往復伝送線路とその入出力回路の一
例を示す概略回路図である。
【００８３】図１１においては、コントローラチップ５
１とメモリ・入出力インターフェースチップ５２が、バ
ストランシーバチップ５３を介在して差動ペアの伝送線
路１で結線された状態を示す。この接続においては、コ
ントローラチップ５１とメモリ・入出力インターフェー
スチップ５２のそれぞれの差動ドライバ５４，５６と差
動レシーバ５５，５７を分離する回路は煩雑になるため
省略されている。通常用いられているトランジスタゲー
トを挿入すればよい。
【００８４】コントローラチップ５１は、差動ドライバ
５４が前記と同様に、ｐＭＯＳトランジスタＱ５１とｎ
ＭＯＳトランジスタＱ５２、ｎＭＯＳトランジスタＱ５
３とｐＭＯＳトランジスタＱ５４、電源電圧Ｖｄｄとの
間の抵抗Ｒ５１、グラウンド電圧との間の抵抗Ｒ５２か
らなるＣＭＯＳ回路構成によるカレントスイッチ回路か
らなり、また、差動レシーバ５５が差動センスアンプか
らなり、この差動センスアンプの入力端に終端抵抗５８
を介してｐＭＯＳトランジスタＱ５５が接続されて構成
されている。
【００８５】メモリ・入出力インターフェースチップ５
２は、差動ドライバ５６が前記と同様に、ｐＭＯＳトラ
ンジスタＱ５６とｎＭＯＳトランジスタＱ５７、ｎＭＯ
ＳトランジスタＱ５８とｐＭＯＳトランジスタＱ５９、
電源電圧Ｖｄｄとの間の抵抗Ｒ５３、グラウンド電圧と
の間の抵抗Ｒ５４からなるＣＭＯＳ回路構成によるカレ
ントスイッチ回路からなり、また、差動レシーバ５７が
差動センスアンプから構成されている。
【００８６】バストランシーバチップ５３は、コントロ
ーラチップ５１に接続される差動ペア線路による伝送線
路１と、メモリ・入出力インターフェースチップ５２に
接続される差動ペア線路による分岐配線９との間に接続
され、ペア線路のそれぞれに接続される、並列接続され
たｎＭＯＳトランジスタＱ６０，Ｑ６１と分岐エネルギ
取り込み制限用の抵抗Ｒ５５，Ｒ５６から構成されてい
る。
【００８７】この接続構成において、コントローラチッ
プ５１の差動ドライバ５４による出力回路がアクティブ
のときはイネーブル信号はハイになり、結合されている
ｐＭＯＳトランジスタＱ５５がオフになり、この部分が
ハイインピーダンスとなって、伝送線路１に差動ドライ
バ５４のエネルギのまま出力される。この信号がメモリ
・入出力インターフェースチップ５２につながっている
バストランシーバチップ５３の抵抗Ｒ５５，Ｒ５６を介
して分岐配線９に入力され、分岐線路の終端につながっ
ている差動レシーバ５７であるセンスアンプを動作さ
せ、入力を達成する。伝送線路１によるバスに流れてい
るエネルギは右端の終端抵抗２で熱になって吸収され、
反射しない。
【００８８】一方、メモリ・入出力インターフェースチ
ップ５２がドライバになるときも同様に、差動ドライバ
５６のカレントスイッチが働き、分岐配線９に出力され
る。このときバストランシーバチップ５３のｎＭＯＳト
ランジスタＱ６０，Ｑ６１がオンとなり、前記図９(b)
のように、差動ペア線路による伝送線路１の両端に向か
って分流する。右側に向かった信号は終端抵抗２で吸収
されて消える。左側に流れた信号はコントローラチップ
５１の差動レシーバ５５に取り込まれ、入力を果たす
が、センスアンプはハイインピーダンスであり、全反射
し、右へ２つ目の無駄信号が流れる。
【００８９】このような無駄信号が伝送線路１に浮遊す
るため、各チップからの信号の交錯があり、タイミング
を取り難くなる。これを防止するため、コントローラチ
ップ５１の端部も整合端にする終端抵抗５８が挿入され
ている。コントローラチップ５１に信号が入力するとき
は、イネーブル信号のｐＭＯＳトランジスタＱ５５がオ
ンになって、これに直列に付いている終端抵抗５８が生
きてエネルギの大部分が吸収され、反射しない。この終
端抵抗５８間の電圧を差動レシーバ５５のセンスアンプ
が感じるが、振幅が差動ドライバ５６の半分になってい
る信号を取り込むことになるため、それを感じる感度が
なければならない。
【００９０】以上により、第５の要点をまとめると、伝
送線路１を往復線路とする構成も本実施の形態で規定す
る。これは、前記図１〜図８による回路と、前記図９、
図１０による回路を合成したものであり、差動ドライバ
５６と差動レシーバ５７のチップ内での結合はゲートに
より行い、ハイインピーダンス分離ができるものとす
る。この往復回路にあっては、信号が交錯するため、伝
送線路１の伝送状態を乱さない無駄信号の浮遊伝送を少
なくする工夫を取ることがこの場合の特徴である。すな
わち、コントローラチップ５１の差動ドライバ５４、差
動レシーバ５５の合成回路の出口に、出力時はハイイン
ピーダンス、入力時は整合端になるような終端抵抗５８
とｐＭＯＳトランジスタＱ５５によるゲートを直列につ
ないだ回路を伝送線路１の入出力端間に挿入することで
この目的を達成することができる。
【００９１】さらに、分岐配線９のビアホール近接のパ
ッドにはバストランシーバチップ５３のｎＭＯＳトラン
ジスタＱ６０，Ｑ６１によるゲートと抵抗Ｒ５５，Ｒ５
６が並列に挿入され、分岐チップであるメモリ・入出力
インターフェースチップ５２からの出力時はゲートが開
き、分岐チップへの入力時はゲートが閉じ、抵抗Ｒ５
５，Ｒ５６によりエネルギが少量流れる回路に供給され
ることを特徴とする。被コントロール側のチップの差動
ドライバ５６、差動レシーバ５７の結合はゲートで行
い、互いにハイインピーダンスの分離ができていること
は論を持たない。
【００９２】当然のことながら、差動伝送線路を基本と
して説明したが、通常伝送線路に置き換えても、すなわ
ち、一方の電極をグラウンドにし、コモンとする回路構
成も取れることは、電気エネルギの伝送の基本、パルス
エネルギが進行するときは近傍の配線に反対位相のエネ
ルギが並送するという基本から見て当然可能なことであ
り、本特許の範囲に入ることは言うまでもない。
【００９３】次に、図１２により、伝送線路１内に数パ
ルスの信号が進行するときのタイミングの取り方につい
て説明する。図１２は、ある瞬間を見たときの伝送線路
内の電圧プロファイルの一例を示す概略構成図である。
【００９４】図１２においては、伝送線路１の始端に接
続されるコントローラチップ６１と、この伝送線路１に
複数の分岐チップ６２が分岐して結線された状態を示
す。図１２のように、信号パルスの周期が短くなり、伝
送線路１が相対的に長くなると伝送線路１の中には信号
が数パルス直列に進行していることになる。すなわち、
分岐チップ６２はある瞬間いろいろなタイミングフェー
ズにあり、このバス配線系を画一的にコントロールしな
ければならない。これら信号を意味付けるためにもクロ
ック信号と整合したプロトコルが相互チップ間のアクセ
スに必要となってくる。ちなみに、図１２の状態を作る
条件として、伝送線路１の線路長を４００ｍｍ、クロッ
ク信号を２クロックとすると、伝送線路１の光速を1.５
×１０8 ｍ／ｓとして7.５ＧＨｚが算出される。
【００９５】この構成において、クロック信号を伝送線
路１に送信し、そのクロック信号がそれぞれの線路上の
分岐チップ６２に到達した時間を起点として、受信側の
分岐チップ６２は駆動することになる。従って、基本的
にはソースシンクロナス方式とする。伝送線路１の終端
には整合の終端抵抗２が付いているため、送信チップで
あるコントローラチップ６１を起点としてクロック信号
が流れ、この終端で消滅する。クロック信号を発生する
チップは、図１２のように、バス配線系をコントロール
する伝送線路１の始端に位置しているコントローラチッ
プ６１にするのが一番制御しやすい。
【００９６】次に、図１３および図１４により、分岐チ
ップへの書き込み時、分岐チップからの読み出し時のデ
ータのアクセス手順について説明する。図１３はコント
ローラチップから分岐チップへの信号伝送と制御系の一
例を示す概略構成図、図１４は分岐チップからコントロ
ーラチップへの信号伝送と制御系の一例を示す概略構成
図である。
【００９７】いま、図１３のように、アドレス信号の一
部がチップセレクト信号であったとすると、コントロー
ラチップ６１の環境条件初期設定で各分岐チップ６２の
エコー時間を図１４の復路データストローブ線を利用し
て測定し、最長エコー時間を持つ分岐チップ６２に復路
クロックアクティブを与えることにする。図１３で、そ
の分岐チップ６２をセレクトすると共にクロック／デー
タセレクト信号をクロックセレクトとする。これはバス
配線系が動作する間は固定である。チップセレクトビッ
ト数（アドレス）に余裕があれば可能である。この復路
クロックアクティブを与えられた分岐チップ６２は、図
１３のコントローラチップ６１から発信した往路クロッ
ク信号をセンスし、それをもとにドライバが復路クロッ
ク信号を発生する。このクロック信号は図１４の復路ク
ロック線に流す。この復路クロックアクティブの分岐チ
ップ６２はまた、データストローブ信号を折り返し発信
する。以上がクロック発生機構である。
【００９８】続いて、図１３により、分岐チップ６２へ
の書き込み時のデータのアクセス手順を説明する。この
分岐チップ６２への書き込み時には、往路クロック信号
のタイミングでデータ用チップセレクト信号とアドレス
のＲＡＳ（Row Address Strobe）が指定され、続いてＣ
ＡＳ（Column Address Strobe ）が指定され、ＣＡＳレ
ーテンシーの後、ラインサイズのデータがバースト入力
される。伝送線路１上のコントローラチップ６１より遠
い分岐チップ６２ほど遅れて入力されるが、同じ往路ク
ロック信号のパルスタイミングで行えば、制御信号も等
長配線のため、タイミングスキューはなく伝送線路１上
でのコンフリクトは起こらない。
【００９９】一方、分岐チップ６２からのデータの読み
出し時には、チップセレクト信号からＣＡＳの指定まで
は前記図１３の送信側の伝送線路１で行うが、その後は
最遠端の分岐チップ６２に到達したデータストローブ信
号とペアになったクロック信号が図１４の復路クロック
信号になって戻る（ストローブ信号とここでもペアにな
っている）。このタイミングを待ってラインサイズのデ
ータを分岐チップ６２が復路データ線に流す。復路クロ
ック信号を分岐チップ６２が受け取るのが分岐配線９の
配線長という任意の設定項で変化するため、これを保証
する遅延クロック信号のタイミングでデータを出力す
る。ＣＡＳレーテンシーはこれらの待ち時間の中に隠れ
る。復路遅延クロック信号のタイミングで分岐チップ６
２から出力された読み出しデータは同期してコントロー
ラチップ６１に入力される。
【０１００】なお、ミスヒットを知らせる信号など、分
岐チップ６２の環境通知信号が復路のバスに含まれるこ
とは言うまでもない。以上、配置方向伝送線路のバス構
造について説明したが、このバス配線系のクロックタイ
ミングチャートについては以下のとおりである。
【０１０１】次に、図１５および図１６により、バス配
線系のクロックタイミングチャートについて説明する。
図１５は分岐チップへデータを転送するときの一例を示
すタイミング図、図１６は復路データ転送の一例を示す
タイミング図である。
【０１０２】図１５のように、往路データの転送は非常
に簡単で、最近接の分岐チップ６２から伝送線路１であ
るバスの遅延時間分（ｔpd）だけ、最遠端の分岐チップ
６２のアクセスは遅れる。しかし、クロック信号とデー
タストローブ信号の遅延時間も同じであり、分岐チップ
６２が受信する信号源は平行移動で同じタイミングであ
る。図１５では３クロックの遅れとなっている。しか
し、送信レーテンシーは物理的に０である。
【０１０３】一方、復路データ転送はいろいろな工夫が
必要である。初期設定で最遠端の分岐チップ６２が復路
クロック信号とデータストローブ信号を発生させる。図
１６のように、往路の制御信号とアドレスは分岐チップ
６２に入力されるが、データストローブがないため、出
力ラッチで出力を待つ状態となる。図１６にあるように
待ち時間（ｔpdx ）は各分岐チップ６２に対して変数で
ある。コントローラチップ６１に最も近い分岐チップ６
２の待ち時間は最大で２ｔpdとなる。
【０１０４】この復路データ転送においては、データス
トローブ信号の到着により待機していた分岐チップ６２
のデータが出力されるが、出力ラッチの遅延時間
（ｔrd）と分岐配線９からバスの伝送線路１まで伝送す
るための遅延時間（ｔbid ）が加えられてバス線路に流
れる。これを図１６でｔbd（＝ｔrd＋ｔbid ）と表現し
た。従って、コントローラチップ６１が受け取るデータ
のタイミングを知る方法がなくなるため、制御信号が読
み出し命令のときだけ、復路クロック信号を発生する分
岐チップ６２は、データストローブ信号をバス線路から
再度受け取り、これも折り返し発信させる。これを遅延
データストローブ信号と呼び、これは復路データ転送の
タイミングと同じとなる。各分岐チップ６２の分岐配線
９が許容される程度に同じ長さであれば、ｔbdは一定と
見なし得る。コントローラチップ６１はストローブ信号
の受け取りでデータ入力の待機状態となり、遅延データ
ストローブ信号でデータを取り込むことになる。
【０１０５】よって、読み取り命令に対して、コントロ
ール信号のデータストローブ信号を発行してから、デー
タを受け取るまでに２ｔpd＋２ｔbid ＋ｔrdが必要とな
る。バスの中に浮遊しているクロックパルスが２クロッ
ク（ｔpd＝２Ｔ、Ｔ＝クロック周期）、ｔbid を１クロ
ックとすると、６クロック（６Ｔ）＋ｔrdの物理的レー
テンシーが発生する。データ線が一方通行である構成で
は、この間で書き込みデータを送り込む、プリチャージ
をするなどの操作ができる。データ線が共通であれば、
このレーテンシーは避けられない。バス線路が長いほど
レーテンシーは大きくなる欠点が出るため、長いバス配
線系では一方通行のバス線路が有利である。
【０１０６】このプロトコルの特長は、データ書き込み
に対して、レーテンシーではなく、読み出しに際して伝
送線路１の長さの関数でレーテンシーが表れるが、一方
向データバスではこのレーテンシーの時間を他の動作に
利用できる。双方向データ線路ではこのレーテンシーは
避けようがないが、通常のシンクロナス伝送でのレーテ
ンシーとあまり差がないため、これでも有用である。ち
なみに、伝送線路１の光速を1.５×１０8 ｍ／ｓ、ｔpd
＝２Ｔとすると、４００ＭＨｚでは７５０ｍｍ、１ＧＨ
ｚでは３００ｍｍ、３ＧＨｚでは１００ｍｍがバス線路
の長さとなり、十分設計可能な値である。
【０１０７】以上により、第６の要点をまとめると、本
実施の形態においては、伝送線路１内に数パルスの信号
が進行するときのタイミングの取り方についても規定す
るものであり、コントローラチップ６１に対して最長エ
コー時間を持つ分岐チップ６２に復路クロックアクティ
ブを与え、この分岐チップ６２がデータストローブ信号
を折り返し発信することを特徴とするものである。さら
に、コントローラチップ６１が受け取るデータのタイミ
ングを知る方法として、分岐チップ６２からの制御信号
が読み出し命令のときだけ、復路クロック信号を発生す
る分岐チップ６２がデータストローブ信号を伝送線路１
から再度受け取り、これも遅延データストローブ信号と
して折り返し発信することが特徴である。これにより、
伝送線路１の光速を1.５×１０8 ｍ／ｓ、ｔpd＝２Ｔと
すると、１００ｍｍのバス線路の長さにより３ＧＨｚの
伝送速度を達成することができる。
【０１０８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【０１０９】たとえば、前記実施の形態においては、差
動相補ディジタル信号を伝達する差動伝送線路について
説明したが、一方の電極をグラウンドにし、コモンとす
る回路構成による通常伝送線路に置き換えて適用するこ
とも可能である。さらに、ＣＭＯＳ回路構成によるドラ
イバ回路を主に説明したが、ＣＭＯＳ回路のしきい値電
圧のばらつきを小さくすることが難しい点、ゲートの非
常に薄い酸化膜の静電破壊の問題点を考えると、バイポ
ーラ回路の方が良いということは言うまでもない。
【０１１０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１１】本発明の電子装置によれば、伝送線路と、
これに整合した終端回路とからなるバス配線系にドライ
バを組み合わせた入出力回路において、ドライバをカレ
ントスイッチ型に特定し、かつ伝送線路を２５Ω以下の
特性インピーダンスを有する線路の並列等長配線に特定
することで、伝送中の信号エネルギの減衰を抑え、かつ
近接する伝送線路間の電磁界干渉を抑制することができ
るので、バス配線系における信号伝送の高速化を実現す
ることが可能となる。
【０１１２】特に、差動伝送線路の始端に接続される、
差動ドライバおよび差動レシーバを有するコントローラ
チップと、この差動伝送線路に分岐して接続される、差
動レシーバおよび差動ドライバを有するメモリ・入出力
インターフェースチップとの間において、一方向および
双方向における信号伝送の高速化を図ることができるの
で、バス配線系の高速伝送線路が実現できる電子装置を
提供することが可能となる。
【図面の簡単な説明】
【図１】(a),(b) は本発明の一実施の形態である電子装
置において、伝送線路をループとしたカレントスイッチ
型のドライバ回路の一例を示す概略回路図である。
【図２】(a),(b) は本発明の一実施の形態の電子装置に
おいて、伝送線路のペア線路間の絶縁層の厚みと電磁界
の広がりの一例を説明するための概略断面図である。
【図３】(a),(b) は本発明の一実施の形態の電子装置に
おいて、１つの単位のバス構造の一例を示す概略概念図
である。
【図４】本発明の一実施の形態の電子装置において、差
動レシーバの分岐構造の一例を示す概略斜視図である。
【図５】本発明の一実施の形態の電子装置において、図
３(a) に対応する基本バス構造の一例を示す概略平面図
である。
【図６】本発明の一実施の形態の電子装置において、図
３(b) に対応する分岐配線が必要な分岐構造の一例を示
す概略平面図である。
【図７】本発明の一実施の形態の電子装置において、４
層の配線層構造の一例を示す概略断面図である。
【図８】本発明の一実施の形態の電子装置において、差
動ドライバの集積回路チップのファンアウト構造とバイ
パスコンデンサの配置の一例を示す概略配置図である。
【図９】(a),(b) は本発明の一実施の形態の電子装置に
おいて、分岐配線からコントローラの差動レシーバに信
号を伝える一方向バスの構造の一例を示す概略概念図と
等価回路図である。
【図１０】(a),(b) は本発明の一実施の形態の電子装置
において、分岐配線に長さが必要なときのバストランシ
ーバによる接続分岐構造の一例を示す概略概念図と等価
回路図である。
【図１１】本発明の一実施の形態の電子装置において、
往復伝送線路とその入出力回路の一例を示す概略回路図
である。
【図１２】本発明の一実施の形態の電子装置において、
ある瞬間を見たときの伝送線路内の電圧プロファイルの
一例を示す概略構成図である。
【図１３】本発明の一実施の形態の電子装置において、
コントローラチップから分岐チップへの信号伝送と制御
系の一例を示す概略構成図である。
【図１４】本発明の一実施の形態の電子装置において、
分岐チップからコントローラチップへの信号伝送と制御
系の一例を示す概略構成図である。
【図１５】本発明の一実施の形態の電子装置において、
分岐チップへデータを転送するときの一例を示すタイミ
ング図である。
【図１６】本発明の一実施の形態の電子装置において、
復路データ転送の一例を示すタイミング図である。
【図１７】本発明の前提となる電子装置において、ドラ
イバおよびレシーバからなる入出力回路の要部を示す回
路図である。
【図１８】本発明の前提となる電子装置において、信号
の遷移開始からバス終端への伝送が終了する直前までを
示す等価回路図である。
【図１９】本発明の前提となる電子装置において、信号
が終端抵抗に到達した後を示す等価回路図である。
【符号の説明】
１ 伝送線路 ２ 終端抵抗 ３，３ａ，３ｂ 差動ドライバ ４ ペア線路 ５ 絶縁層 ６ 電磁界の広がり ７ 差動レシーバ ８ 抵抗 ９ 分岐配線 １０ ペア線路 １１ 上部信号配線 １２ 下部信号配線 １３ 分岐電極 １４ ビアホール １５ 分岐電極 １６ 集積回路チップ １７ フリップチップ電極接合部 １８ 高抵抗チップ １９ ビアホール ２０ 絶縁層 ２１ 基板材料 ２２ 集積回路チップ ２３ 周辺回路 ２４ 内部回路 ２５ ボンディングパッド ２６ 配線基板 ２７ ボンディングワイヤ ２８ バイパスコンデンサ ２９ 電源・グラウンドペア線路 ３０ 配線インダクタンス ３１ バイパスコンデンサ ４１ コントローラチップ ４２ 差動レシーバ ４３ メモリ・入出力インターフェースチップ ４４ 差動ドライバ ４５ 負荷抵抗 ４６ バストランシーバチップ ４７ イネーブル信号用バッファ ５１ コントローラチップ ５２ メモリ・入出力インターフェースチップ ５３ バストランシーバチップ ５４ 差動ドライバ ５５ 差動レシーバ ５６ 差動ドライバ ５７ 差動レシーバ ５８ 終端抵抗 ６１ コントローラチップ ６２ 分岐チップ １０１ 差動ドライバ １０２ 差動レシーバ １０３ ペア信号配線 １０４ ドライバ １０５ インバータ １１１ 伝送線路 １１２ 差動ドライバ １１３ 負荷抵抗 １１４ 終端抵抗 Ｑ１〜Ｑ８ トランジスタ Ｒ１〜Ｒ４ 抵抗 Ｑ４１〜Ｑ４６ トランジスタ Ｒ４１，Ｒ４２ 抵抗 Ｑ５１〜Ｑ６１ トランジスタ Ｒ５１〜Ｒ５６ 抵抗
───────────────────────────────────────────────────── フロントページの続き (71)出願人 000000295 沖電気工業株式会社 東京都港区虎ノ門１丁目７番12号 (71)出願人 000001889 三洋電機株式会社 大阪府守口市京阪本通２丁目５番５号 (71)出願人 000005049 シャープ株式会社 大阪府大阪市阿倍野区長池町22番22号 (71)出願人 000002185 ソニー株式会社 東京都品川区北品川６丁目７番35号 (71)出願人 000003078 株式会社東芝 神奈川県川崎市幸区堀川町72番地 (71)出願人 000004237 日本電気株式会社 東京都港区芝五丁目７番１号 (71)出願人 000005843 松下電子工業株式会社 大阪府高槻市幸町１番１号 (71)出願人 000006013 三菱電機株式会社 東京都千代田区丸の内二丁目２番３号 (71)出願人 000005223 富士通株式会社 神奈川県川崎市中原区上小田中４丁目１番 １号 (71)出願人 000116024 ローム株式会社 京都府京都市右京区西院溝崎町21番地 (72)発明者 大塚 寛治 東京都東大和市湖畔２−1074−38 (72)発明者 宇佐美 保 東京都国分寺市西町２−38−４ Ｆターム(参考） 5J013 BA02 5K029 AA11 CC01 DD04 DD13 GG07 HH01 HH26 JJ08 LL11 LL17

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 伝送線路と、この伝送線路に整合した終
    端回路と、前記伝送線路および前記終端回路からなるバ
    ス配線系に相補信号を供給するドライバ回路とを有し、
    前記伝送線路および前記終端回路を有する配線基板に、
    前記ドライバ回路を有する第１の集積回路チップが搭載
    されてなる電子装置であって、前記伝送線路は、対向ペ
    ア線路構造で２５Ω以下の特性インピーダンスを有する
    線路が並列等長配線され、２５Ω以下の純抵抗で終端さ
    れているバス構造であることを特徴とする電子装置。
  2. 【請求項２】 請求項１記載の電子装置であって、前記
    ドライバ回路は、カレントスイッチ型のドライバ回路で
    あることを特徴とする電子装置。
  3. 【請求項３】 請求項２記載の電子装置であって、前記
    ドライバ回路には純抵抗が直列に接続され、前記伝送線
    路の特性インピーダンスと同等以上、好ましくは３倍以
    上のオン抵抗となることを特徴とする電子装置。
  4. 【請求項４】 請求項１記載の電子装置であって、前記
    伝送線路のバス上に分岐してレシーバ回路を有する第２
    の集積回路チップが接続される構成において、このレシ
    ーバ回路は、純抵抗が１ＫΩ以上のハイインピーダンス
    であることを特徴とする電子装置。
  5. 【請求項５】 請求項４記載の電子装置であって、前記
    レシーバ回路を４ｍｍ以下の伝送線路構造の分岐配線を
    伴って接続するときは、この分岐配線の分岐部に0.４Ｋ
    〜１ＫΩの純抵抗が対向ペア線路の両方に直列接続され
    ることを特徴とする電子装置。
  6. 【請求項６】 請求項５記載の電子装置であって、前記
    伝送線路と前記分岐配線との間の絶縁層の厚みは、前記
    伝送線路および前記分岐配線の対向ペア線路間の絶縁層
    の厚みの数倍であることを特徴とする電子装置。
  7. 【請求項７】 請求項１記載の電子装置であって、前記
    ドライバ回路を有する第１の集積回路チップよりファン
    アウトされる電源・グラウンド配線を伝送線路構造とす
    ることを特徴とする電子装置。
  8. 【請求項８】 請求項７記載の電子装置であって、前記
    電源・グラウンドをペアとする配線の伝送線路は、信号
    線の特性インピーダンスと同等か、それよりも低いこと
    を特徴とする電子装置。
  9. 【請求項９】 請求項１記載の電子装置であって、前記
    伝送線路のバス上に分岐してカレントスイッチ型のドラ
    イバ回路を有する第２の集積回路チップが接続され、前
    記第１の集積回路チップがハイインピーダンスのレシー
    バ回路を有する構成において、前記第２の集積回路チッ
    プのドライバ回路から送った相補信号を前記第１の集積
    回路チップのレシーバ回路で受け取ることを特徴とする
    電子装置。
  10. 【請求項１０】 請求項９記載の電子装置であって、前
    記ドライバ回路から前記伝送線路に流れた信号は前記レ
    シーバ回路および前記終端回路の方向へそれぞれ１／２
    の振幅で流れ、前記レシーバ回路では信号エネルギが全
    反射してもとの振幅となり、前記レシーバ回路が正常に
    動作し、一方、前記終端回路へ流れた信号エネルギは吸
    収されて消去されることを特徴とする電子装置。
  11. 【請求項１１】 請求項１０記載の電子装置であって、
    前記ドライバ回路を伝送線路構造の分岐配線を伴って接
    続するときは、この分岐配線の分岐部にアクティブな分
    岐配線のゲートのみを開けるためのバストランシーバゲ
    ートのチップが挿入され、この分岐配線は前記伝送線路
    より低い特性インピーダンス、好ましくは１／２の特性
    インピーダンスを有することを特徴とする電子装置。
  12. 【請求項１２】 請求項１１記載の電子装置であって、
    前記バストランシーバゲートのチップは、前記伝送線路
    の複数のバスをそれぞれのゲートでつなぐ集合チップ構
    成とし、電源・グラウンド配線の上を倣うように斜めに
    配列されることを特徴とする電子装置。
  13. 【請求項１３】 請求項１記載の電子装置であって、前
    記伝送線路のバス上に分岐してレシーバ回路とカレント
    スイッチ型のドライバ回路とを有する第２の集積回路チ
    ップが接続され、前記第１の集積回路チップが前記ドラ
    イバ回路とハイインピーダンスのレシーバ回路とを有す
    る構成において、前記第１の集積回路チップのドライバ
    回路およびレシーバ回路と、前記第２の集積回路チップ
    のレシーバ回路およびドライバ回路との間で双方向に相
    補信号をやり取りすることを特徴とする電子装置。
  14. 【請求項１４】 請求項１３記載の電子装置であって、
    前記第１の集積回路チップのドライバ回路およびレシー
    バ回路の合成回路の出口に、出力時はハイインピーダン
    ス、入力時は整合端になるような抵抗とゲートとを直列
    につないだ回路が前記伝送線路の入出力端間に挿入され
    ることを特徴とする電子装置。
  15. 【請求項１５】 請求項１４記載の電子装置であって、
    前記第２の集積回路チップのレシーバ回路およびドライ
    バ回路を伝送線路構造の分岐配線を伴って接続するとき
    は、この分岐配線の分岐部にバストランシーバゲートと
    高抵抗とが並列に接続されたチップが挿入され、前記第
    １の集積回路チップの出力時は前記バストランシーバゲ
    ートが開き、入力時は前記バストランシーバゲートが閉
    じて前記高抵抗にエネルギが供給されることを特徴とす
    る電子装置。
  16. 【請求項１６】 請求項１記載の電子装置であって、前
    記伝送線路のバス上に分岐して第２〜第ｎの複数の集積
    回路チップが接続され、前記第１の集積回路チップのド
    ライバ回路がコントロール機能を有する構成において、
    前記伝送線路内に数パルスの信号が進行するときのタイ
    ミングの取り方は、前記第１の集積回路チップが前記第
    ２〜第ｎの各集積回路チップのエコー時間を測定し、最
    長エコー時間を持つ集積回路チップに復路クロックアク
    ティブを与え、この復路クロックアクティブが与えられ
    た集積回路チップが往路クロック信号を検出し、それを
    もとに前記第１の集積回路チップが復路クロック信号を
    発生し、前記復路クロックアクティブが与えられた集積
    回路チップがデータストローブ信号を折り返し発信する
    ことを特徴とする電子装置。
  17. 【請求項１７】 請求項１６記載の電子装置であって、
    前記第１の集積回路チップが受け取るデータのタイミン
    グを知る方法は、前記第１の集積回路チップからの制御
    信号が読み出し命令のときだけ、復路クロック信号を発
    生する集積回路チップがデータストローブ信号を伝送線
    路から再度受け取り、これも遅延データストローブ信号
    として折り返し発信することを特徴とする電子装置。
  18. 【請求項１８】 請求項１、２、３、４、５、６、７、
    ８、９、１０、１１、１２、１３、１４、１５、１６ま
    たは１７記載の電子装置であって、前記伝送線路は差動
    相補信号を伝達する差動伝送線路であり、かつ前記ドラ
    イバ回路は差動ドライバ回路、前記レシーバ回路は差動
    レシーバ回路であることを特徴とする電子装置。
  19. 【請求項１９】 請求項１、２、３、４、５、６、７、
    ８、９、１０、１１、１２、１３、１４、１５、１６、
    １７または１８記載の電子装置であって、前記第１の集
    積回路チップは前記伝送線路の始端に接続されるコント
    ローラチップであり、かつ前記第２の集積回路チップは
    メモリ・入出力インターフェースチップであることを特
    徴とする電子装置。
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