DE10302603B4 - Schaltungsstruktur mit einer in einem Chip angeordneten Treiberschaltung und einer Strom / Masse-Leitung - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 72
- 230000008054 signal transmission Effects 0.000 claims abstract description 9
- 230000003071 parasitic effect Effects 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 description 41
- 239000010410 layer Substances 0.000 description 32
- 239000000758 substrate Substances 0.000 description 18
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 238000004088 simulation Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 8
- 230000008859 change Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000011038 discontinuous diafiltration by volume reduction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01K—ANIMAL HUSBANDRY; AVICULTURE; APICULTURE; PISCICULTURE; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
- A01K63/00—Receptacles for live fish, e.g. aquaria; Terraria
- A01K63/06—Arrangements for heating or lighting in, or attached to, receptacles for live fish
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
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- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01K—ANIMAL HUSBANDRY; AVICULTURE; APICULTURE; PISCICULTURE; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
- A01K63/00—Receptacles for live fish, e.g. aquaria; Terraria
- A01K63/003—Aquaria; Terraria
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- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01K—ANIMAL HUSBANDRY; AVICULTURE; APICULTURE; PISCICULTURE; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
- A01K63/00—Receptacles for live fish, e.g. aquaria; Terraria
- A01K63/04—Arrangements for treating water specially adapted to receptacles for live fish
- A01K63/047—Liquid pumps for aquaria
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1903—Structure including wave guides
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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Abstract
Description
- Die vorliegende Erfindung betrifft eine Schaltungsstruktur mit einer in einem Chip angeordneten Treiberschaltung und einer Strom/Masse-Leitung.
- Eine integrierte Halbleiterschaltung der beschriebenen Art enthält im allgemeinen eine Logikschaltung oder einen Speicher, der auf einem Halbleiterchip ausgebildet ist. Mit der Nachfrage nach Digitalisierung in den vergangenen Jahren ist die Nachfrage nach einer integrierten Digitalhalbleiterschaltung, die in einem GHz-Band mit hoher Geschwindigkeit arbeitet, gestiegen. Die digitale integrierte Halbleiterschaltung enthält im allgemeinen eine große Anzahl von Transistoren. In diesem Fall ist jeder Transistor an eine Versorgungsspannung zum Zuführen von elektrischer Energie und an eine Masse, welche die zugeführte Energie entlädt, angeschlossen, wodurch eine Transistorschaltung gebildet ist.
- Während eine derartige Transistorschaltung als ein Ein-/Aus-Schalter oder eine Gatterschaltung arbeitet, wird vom Transistor selbst bei eingeschaltetem Transistor kein Signal geschickt, es sei denn, die Spannungsversorgung führt die elektrische Energie zu.
- Wenn hier die Transistorgatterschaltung betrachtet wird, wird die Gatterschaltung sofort in den Ein-Zustand gebracht. Wenn der Ein-Widerstand niedrig ist, tritt das Phänomen auf, dass die Verdrahtung nicht in der Lage ist, elektrische Ladungen zuzuführen, wenn die angeschlossene Versorgungsspannung versucht, elektrische Energie (elektrische Ladungen) zuzuführen. Es wird später im einzelnen beschrieben, warum die Verdrahtung nicht in der Lage ist, elektrische Energie zuzuführen. Durch Vergleichen der Stromversorgung/Masse-Verdrahtung an eine Übertragungsleitung und unter der Annahme, dass deren charakteristische Impedanz 50 Ω ist, ist, wenn der Ein-Widerstand der Transistorgatterschaltung niedriger ist als die charakteristische Impedanz, wie beispielsweise 15 Ω, die Verdrahtung nicht in der Lage, elektrische Ladungen zuzuführen. Glücklicherweise ist die charakteristische Impedanz einer Signalleitung in vielen Fällen 50 Ω oder höher. Daraus folgt, dass das Problem der fehlgeschlagenen Spannungsversorgung vermieden werden kann. Es ist jedoch notwendig, mit einer unmittelbaren Änderung zum Zuführen von Ladungen zu einem parasitären Kondensator des Transistors fertig zu werden. Bei jeder Rate ist es erforderlich, eine Leitung zum Zuführen von Ladungen dick auszubilden, nämlich ein Verfahren und eine Struktur anzuwenden, um die charakteristische Impedanz für die Stromversorgung/die Masse zu senken. Daher wurde von den Erfindern der vorliegenden Erfindung ein Verfahren und eine Schaltungsstruktur zum Senken der für die Stromversorgung/Masse charakteristischen Impedanz in der ungeprüften japanischen Patentveröffentlichung
JP 2000-174505 A - Wenn ferner ein Schaltvorgang der Transistorschaltung schneller wird, kann eine Induktanz gegenüber einem scharfen Ansteigen des Stroms bei dem vorstehend erwähnten Problem nicht ignoriert werden. Selbst wenn die für die Stromversorgung/Masse charakteristische Impedanz niedriger als diejenige der Signalleitung ist, kann sie infolge der parasitären Induktanz der Stromversorgung/Masse-Verdrahtung nicht mit dem schnellen Öffnen einer Transistorgatterschaltung und einer parasitären Kondensatorladung mithalten. Daher sind ein Verfahren und eine Struktur zum Senken der parasitären Induktanz notwendig.
- Darüberhinaus ist die Signalenergie (Ladungsmenge), welche einen Empfang bestimmt, so lange ungenügend, bis das Laden aller Kondensatoren in dem Empfangstransistorgatter beendet ist, wobei der Strom durch den Ein-/Widerstand gesteuert wird. Dies bewirkt eine Betriebsverzögerung des Empfangstransistors selbst. Als Ergebnis fließt der Strom der Stromversorgung während dieser Zeit weiter.
- Auf diese Art und Weise wird ein Zustand einer außer Kraft gesetzten gleichmäßigen Steuerung des Schaltens in der Transistorgatterschaltung in einer Digitalschaltung des GHz-Bandes infolge der Ratensteuerung, welche durch eine Versorgungskapazität von der Stromversorgung/der Masse verursacht wird, hervorstechend.
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US 2001/0013075 A1 - KANICHERLA, B. [et al.]: Determination of Optimum On-chip Bypass Capacitor in CMOS VLSI Systems to Reduce Switching Noise. In: 1997 IEEE International Symposium on Circuits and Systems, S. 1724–1727 offenbart ein analytisches Modell für Rauschen bei Schaltvorgängen in CMOS VLSI-Systemen mit einem Bypass-Kondensator auf dem Chip.
- Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Schaltungsstruktur mit einer in einem Chip angeordneten Treiberschaltung und einer Strom/Masse-Leitung zu schaffen, die eine ausreichende Ladungsversorgungskapazität der Stromversorgung/der Masse sicherstellen können, um zu verhindern, dass die Charakteristik der Transistorgatterschaltung unterdrückt wird, und zwar auch, wenn ein schneller Betrieb erforderlich ist.
- Die Aufgabe wird durch eine Schaltungsstruktur mit den Merkmalen des Anspruchs 1 gelöst.
- Bei dieser Anordnung ist die vorbestimmte Kapazität größer als die parasitäre Kapazität der Treiberschaltung oder des Kondensatorelements, welches die vorbestimmte Kapazität hat, wird im Betrieb so an die Treiberschaltung angeschlossen, dass es komplementär zu dem Kondensatorelement der Treiberschaltung ist.
- Die gespeicherte Ladungsmenge der vorbestimmten Kapazität muß nur äquivalent oder größer als wenigstens die gespeicherten Ladungen der Treiberschaltung oder die gesamte parasitäre Kapazität des zugehörigen Schaltkreises sein.
- Ferner hat das Kondensatorelement vorzugsweise wenigstens einen pn-Diffusionskondensator (Übergangskondensator) und Elektrodenkondensator (Speicherkondensator).
- Kurze Beschreibung der Figuren
-
1 ist eine schematische Darstellung einer Schaltungsstruktur zur Erläuterung des Prinzips der vorliegenden Erfindung; -
2 ist eine schematische Darstellung zur figurativen Erläuterung des Prinzips der vorliegenden Erfindung unter Verwendung eines Wasserleitungsmodells; -
3 ist eine schematische Darstellung zur detaillierteren Erläuterung des Betriebs des in der2 gezeigten Systems; -
4 ist eine schematische Darstellung zur Erläuterung des Betriebs in einem Modell, das basierend auf dem Modell gemäß2 modifiziert worden ist; -
5 ist eine schematische Darstellung zum äquivalenten Erläutern einer elektronischen Schaltung entsprechend dem in der4 gezeigten Modell; -
6 ist ein Schaltbild für die konzeptuelle Erläuterung der vorliegenden Erfindung; -
7 ist ein Äquivalentschaltbild des in der6 gezeigten Schaltbildes; -
8 ist ein Äquivalentschaltbild, das im Einzelnen das in der7 gezeigte Äquivalentschaltbild zeigt; -
9 ist eine graphische Darstellung, die ein Ergebnis der Simulation in der in der8 gezeigten Schaltung zeigt; -
10 ist eine räumliche Darstellung der Verdrahtung zur Erläuterung einer Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Erfindung; -
11 ist eine Draufsicht auf eine Schaltungsstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; -
12 ist eine Schaltungsstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, die eine Änderung der in der11 gezeigten Schaltungsstruktur zeigt; -
13 ist eine schematische Darstellung einer Schaltungsstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; -
14 ist eine schematische Darstellung eines Verbindungsverfahrens zur Verwendung beim Herstellen einer Schaltungsstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; -
15 ist eine schematische Darstellung eines Beispieles der Verdrahtungsstruktur, bei der das in der14 gezeigte Verbindungsverfahren für die Verbindung verwendet worden ist; -
16 ist eine schematische Darstellung eines weiteren Beispiels einer Verdrahtungsstruktur, bei der das in der14 gezeigte Verbindungsverfahren für die Verbindung verwendet worden ist; und -
17 ist eine schematische Darstellung, die inbesondere einen Chip und ein Substrat zeigt, die unter Verwendung des vorstehenden Verbindungsverfahrens verbunden sind. - Beschreibung der bevorzugten Ausführungsformen
- Bevor eine Schaltungsstruktur gemäß der Ausführungsformen der vorliegenden Erfindung beschrieben wird, wird ein Prinzip der vorliegenden Erfindung beschrieben, um das Verständnis der vorliegenden Erfindung zu vereinfachen.
- Außerhalb eines Chips ist im allgemeinen eine Strom/Masse-Quelle positioniert, und eine Verzögerung, die durch eine lange Verdrahtung verursacht wird, führt dazu, dass eine Ladungszufuhr beim Einschalten eines Transistors verfehlt würde. Dies ist ein Grundproblem beim Hochgeschwindigkeitsschalten. Ein derartiges Problem entspricht dem Problem, dass ein Feuerwehrauto eine lange Zeit braucht, um am Brandort anzukommen; wenn am Brandort für den Fall eines Brandes ein Feuerlöschanschluß vorbereitet ist, können Leute schnell auf den Brand reagieren, indem sie den Feuerlöschanschluß verwenden.
- Dies entspricht einer Elektronikschaltung, die mit dem Problem fertig werden kann, wenn der Strom-/Masse-Anschlußteil eines Transistors, welcher ein Signal schickt, eine ausreichende Ladungsspeicherung hat, um einen Lastkondensator des Transistors zu füllen, nämlich einen Nebenschlußkondensator (kann auch als ein Entkopplungskondensator bezeichnet werden). Die Ladungsmenge in dem Speicher muß nur eine Menge sein, um gerade einen Spannungsabfall von dem Mindestpotential, das den Transistorbetrieb sicherstellt, zu erzeugen. Es ist wie im Fall eines Brandes, bei dem nur eine ausreichende Menge Wasser oder Löschmittel für ein frühes Löschen der Flamme erforderlich ist.
- Wenn in der Elektronikschaltung ein Spannungsabfall von beispielsweise innerhalb 20% zulässig ist, braucht unter der Annahme, dass 5 fF die Summe der gespeicherten Ladungsmenge des Übertragungstransistors und der parasitären Kapazität ist und 5 fF diejenige Menge ist, die auf die gleiche Art und Weise für den Signalempfangstransistor definiert ist, und 10 fF als dazwischenliegende Verdrahtungskapazitanz ist, der Übertragungstransistor-Strom/Masse-Verbindungsteil nur einen Nebenschlußkondensator von 20 fF/0,2 = 100 fF = 0,1 pF unter Berücksichtigung der Beziehung Q = CV haben (streng genommen heißt das, dass die Verdrahtungslänge physikalisch 0 ist).
- Gemäß der vorliegenden Erfindung wird auf der Basis des vorstehend beschriebenen Prinzips eine Anordnung und eine Struktur des Nebenschlußkondensators für eine Ladungsversorgung des Empfangstransistors als einer Last und einer Last der Übertragungsleitung, die mit diesem verbunden ist, vorgeschlagen. Ferner ist es wichtig, dass eine Leistungsübertragungsleitung, welche einen Signalgeneratortransistor (Treiber) über den Nebenschlußkondensator mit einer externen Leistungsversorgung verbindet, dicker als eine Übertragungsleitung (Verzweigungsleitung) zum Übertragen eines Signals ist, wie dies bereits im einzelnen in dem früher angegebenen Stand der Technik Nr. 1 beschrieben worden ist. Obwohl im folgenden die Schaltungsstruktur gemäß der vorliegenden Erfindung unter Akzeptanz der Struktur, wie sie in dem zitierte Stand der Technik 1 beschrieben worden ist, beschrieben wird, ist die vorliegende Erfindung nicht notwendigerweise auf eine derartige Struktur begrenzt.
- Im folgenden wird das vorstehende Prinzip der vorliegenden Erfindung anhand der begleitenden Figuren weiter im einzelnen beschrieben.
- Als erstes wird unter Bezugnahme auf die
1 ein durch den Transistor erfolgter Einschwingvorgang der Treiberschaltung beschrieben. Wenn ein idealer MOS-Transistor Q1 mit einem hier idealen Eingangssignal eingeschaltet wird, fließt ein Durchlaß-Strom IO = Vdd/Ron. Die Voraussetzung wird erzeugt, wenn die Stromversorgung unmittelbar Ladungen zuführen kann, welche dem Strom äquivalent sind. Unter der Annahme, dass keine Transistorschaltverzögerung vorhanden ist, läuft in einem anderen Moment der Strom in eine Übertragungsleitung und erhält einen Widerstand äquivalent seiner charakteristischen Impedanz. - Eine Äquivalenzschaltung in diesem Zustand ist in der mittleren Stufe in der
1 gezeigt. Zu diesem Zeitpunkt fließt der Durchlaß-Strom IT = Vdd(Ron + Z0). Der Strom IO wird im allgemeinen ignoriert und es ist zu fragen, ob die Stromquelle die Ladungen des IT-Stroms zuführen kann. Der Strom definiert einen Abstand der Ladungen und die Ladungsmenge ist Q = I × t. Obwohl es schwierig ist, eine Raumladungsdichte zu definieren, entspricht eine räumliche Ladungsdichte an jedem Ort einer Spannung an dem Ort. Es ist gemäß dem Bild klar zu ersehen, dass Vdd nicht an jedem Ort sichergestellt ist. Angenommen dass die Stromversorgung ideal ist und dass ein derartiger Zustand während tpd fortgesetzt wird, wird die Ladungsmenge der Übertragungsleitung durch QT = IT × tpd repräsentiert. - Danach wird dem Strom IT eine neue Last RL gegeben. Die Übertragungsleitung beendet das Geladenwerden und daher wird sie keine Last, aber eine Äquivalentschaltung wie an der unteren Stufe in
1 gezeigt. Anders ausgedrückt, II = Vdd/(Ron + RL). Zu dem Zeitpunkt, zu welchem der Strom, der in IT fließt, in eine Last läuft, wird er II. In diesem Fall werden, wenn IT > II gilt, die Ladungen direkt reflektiert und kehren zu der Übertragungsleitung zurück. Wenn IT < II ist, wird eine negative Reflektion beobachtet. - Nach dem Ablauf einer Zeitspanne 2tpd wird die Stromversorgung durch die Reflektion beeinflußt. Dieses Problem wird hier jedoch nicht beschrieben, weil es die Aufgabe der vorliegenden Erfindung ist, das Problem in dem Anfangszustand, d. h. in dem Übergangszustand, absolut zu lösen. Es ist jedoch hier anzugeben, dass die Verbesserung des ersten Problems zu der Verbesserung eines Sekundärproblems führt, das zu einer Vergrößerung der Designbandbreite für ein Schaltungslayout als Ergebnis führt.
- In der in der
1 dargestellten Elektronikschaltung tritt die Änderung des vorstehend beschriebenen Zustandes mit Lichtgeschwindigkeit auf. Die herkömmliche Transistorschaltgeschwindigkeit ist bezogen auf die Lichtgeschwindigkeit der Länge der Übertragungsleitung zu gering und ist wie das Kommen und Gehen der Gezeiten und daher ist das Problem der Zeitverzögerung, wie in der1 gezeigt, nicht berücksichtigt. - Um das Verständnis der vorliegenden Erfindung zu vereinfachen, wird die Erfindung als nächstes unter Bezugnahme auf die
2 beschrieben, um den Änderungszustand der Ladungsdichte figurativ zu erläutern. Bezugnehmend auf2 wird eine Rohrleitung angenommen, bei der ein großer mit Wasser gefüllter Tank über eine Leitung mit einem Ventil verbunden ist, und unterhalb des Ventils eine leere Leitung verläuft, die mit einer Lastleitung verbunden ist. Wenn der Tank wie in der2 gezeigt, einer Stromversorgung zugeordnet ist, können die Leitung, welche den Tank verbindet, der Ventilverschluß, die leere Zuführleitung und die dünne Leitungslast der Stromversorgungsverdrahtung, dem Transistorgate, der Signalverdrahtung bzw. der Last der in der1 gezeigten Schaltung zugeordnet werden. Der in der2 schraffierte Teil zeigt, dass der entsprechende Teil mit Wasser gefüllt ist, und das Wasser bis direkt oberhalb des Ventils reicht. - Wenn angenommen wird, dass die Stromleitung die den gleichen Leitungsquerschnitt hat, nämlich die gleiche charakteristische Impedanz wie für die Signalleitung, ist das Konzept wie in der
3 gezeigt. Bezugnehmend auf3 wird im folgenden ein Phänomen beschrieben, das in dem Moment auftritt, zu welchem das Ventil geöffnet wird, wenn ein Wasserversorgungsrohr den gleichen Querschnitt wie ein Zuführrohr hat. - Wie in der
3 gezeigt, läuft das Wasser von direkt oberhalb des Ventils der Wasserversorgungsleitung zu dem Zeitpunkt, zu welchem das Ventil geöffnet wird, nach unten unter das Ventil, wie dies in der in der3 in der obersten Stufe gezeigt ist. Selbst wenn das Problem der Erdanziehung ignoriert wird, verteilt sich das Wasser in dem Raum mit einem Wasserdruck von 0. Der Wasserdruck direkt oberhalb des Ventils fällt natürlich. Obwohl die Information des gefallenen Wasserdruckes mit der Druckübertragungsgeschwindigkeit auf dem Tank übertragen wird, benötigt dies eine lange Zeitdauer, weil die Wasserversorgungsleitung lang ist. Die Druckübertragungsgeschwindigkeit ist gleich der Schallgeschwindigkeit. Im Falle von Wasser ist die Geschwindigkeit ungefähr 1000 ms. Um die Volumenverminderung der Leitung während der Zeit zu kompensieren, erfordert das Wasser in dem Zielteil eine dreidimensionale Ausdehnung. Im einzelnen sinkt der Wasserdruck des entsprechenden Teils. Da die obere Leitung den gleichen Querschnitt wie die untere Leitung hat, ist das Volumen gerade verdoppelt. Wasser verteilt sich jedoch überhaupt nicht wie ein fester Stoff. Daher hat der Wasserstrom wie in der untersten Stufe in der3 gezeigt ist, eine niedrige Dichte äquivalent der Hälfte des Querschnittes der Leitung. - Das gleiche Phänomen tritt in der in der
1 gezeigten Elektronikschaltung auf. Die Elektronendichte kann unbegrenzt (wie Luft) verändert werden. Daher kann das Phänomen unter Bezugnahme auf das in der obersten Stufe in der3 gezeigte Konzeptdiagramm nur beschrieben werden, wenn berücksichtigt wird, dass die Übertragungsgeschwindigkeit die Lichtgeschwindigkeit ist. Natürlich ist die Elektronendichte, die auf die Hälfte gedämpfte Spannung (1/2) Vdd. Obwohl basierend auf der Transistorcharakteristik der Ein-Zustands-Strom IT = Vdd/(Ron + Z0) erwartet wird, fließt während der Zeit bis 2tpd nur der Strom (1/2) IT = (1/2) Vdd/(Ron + Zo). Hierbei ist anzumerken, dass die Stromversorgungsverdrahtung die gleiche Länge und die gleiche charakteristische Impedanz wie die Signalverdrahtung hat. Wenn tpd der Leitung 1 ns ist, wird ein 1 GHz-Takt (die Ein-Zeit beträgt 0,5 ns oder kürzer) erzielt. Wie aus dem Vorstehenden zu ersehen ist, besteht nur die Notwendigkeit, den Querschnitt der Leitung der Stromversorgungsverdrahtung zu erhöhen, anders ausgedrückt, die charakteristische Impedanz zu senken. - Dies ist das Prinzip zum Erzielen der ersten und zweiten Effekte, die in der japanischen Patentanmeldung
JP 2002-158507 A 4 gezeigt. - Wenn die Elektronikschaltung unter Bezugnahme auf
4 berücksichtigt wird, sinkt die Spannung umso weniger, je weniger das Volumen vermindert wird. Wenn beispielsweise angenommen wird, dass die charakteristische Impedanz der Stromversorgungsverdrahtung 10 Ω ist und diejenige der Signalverdrahtung 50 Ω ist, dann ist die Spannungsreduktion an dem Transistor-Durchlaß-Widerstand mit 10 Ω: ((50 + 10)/(10 + 10 + 50)) Vdd = 0,857 Vdd. - Dies ist als ein einfaches Beispiel in der
5 gezeigt. In der5 sind ein Paar aus Stromleitung und Masseleitung als eine paarweise Strom/Masse-Leitung gezeigt, die durch eine zylindrische Form repräsentiert ist, welche eine verteilte Elementschaltung anzeigt, obwohl sie tatsächlich ein Stromversorgungs- und Masseverteilungsmuster hat, das auf einem Chip angeordnet ist. Die gezeigte, paarweise Strom/Masse-Leitung soll eine charakteristische Impedanz Zops und eine Übertragungsverzögerung tpdps haben. Auf die gleiche Art und Weise ist die Signalleitung ebenfalls als eine verteilte Elementschaltung gezeigt, von der angenommen wird, dass sie eine charakteristische Impedanz Zo und eine Übertragungsverzögerung tpd hat. Bezugnehmend auf5 fließt Strom durch die charakteristische Impedanz Zops der paarweisen Strom/Masse-Leitung, welcher von der Stromquelle eingeleitet wird. Daher erfolgt an der Signalleitung nur während der Zeit der Übertragungsverzögerung tpdps infolge der Länge der paarweisen Strom/Masse-Leitung ein Spannungabfall von Vdd × (Ron + Zo)/(Ron + Z0 + Z0ps). Die Zeit wird nun genauer definiert. Wenn angenommen wird, dass t die Zeit ist, wenn der Spannungsabfall auftritt, erfüllt, wenn tpd ≥ tpdps gilt, der Spannungsabfall während der Zeit, die 0 < t < tpdps erfüllt. Wenn tpd ≤ tpdps gilt, erfolgt der Spannungsabfall während der Zeit, die 0 < t < tpd erfüllt. Wenn die Verzögerungszeit tpd < t < tpdps erfüllt, die kürzer als tpdps ist, ändert sich der Spannungabfall auf Vdd × (Ron + RL)/(Ron + RL + Z0ps). - Obwohl für die Kompensation eines Spannungsabfalls an der paarweisen Strom/Masse-Leitung, die durch die Stromversorgung erfaßt ist, eine Betriebszeit vorhanden ist und ferner eine darauffolgende Spannungsänderung auftritt, wird die Beschreibung der darauffolgenden Spannungsänderung hier weggelassen, weil sich die vorliegende Erfindung auf die Verbesserung des Anfangszustandes bezieht.
- Wenn angenommen wird, dass die charakteristische Impedanz der paarweisen Strom/Masse-Leitung die gleiche wie diejenige der Signalleitung ist, und dass der Ein-Widerstand des Transistors verglichen mit seiner charakteristischen Impedanz vernachlässigbar ist, fließt als erstes eine Amplitude von (1/2) Vdd zu einem Empfängerende. Wenn das Empfängerende eine Kapazität von mehreren fF an einem CMOS-Gate hat, wird dies als ein fast offenes Ende betrachtet und die Signalenergie wird total reflektiert. Dies verursacht, dass eine durch das CMOS-Gate erfaßte Spannung (1/2) × 2 Vdd = Vdd ist. Daraus folgt, dass das Signal, welches zum Gate geschickt wird, normal wird, und es nur mit einer Übertragungsleitungsverzögerung der Signalübertragungsleitung übertragen wird.
- Wenn mehrere Signalleitungen in Form einer einzelnen, paarweisen Strom/Masse-Leitung gespeist werden, ist die charakteristische Impedanz der paarweisen Strom/Masse-Leitung gleich oder niedriger als diejenige von 1/Anzahl der Signalleitungen, nämlich vorzugsweise Z0 ps ≤ Z0/N (wobei N die Anzahl der gemeinsamen Signalleitungen ist). Dies ist auch der zweite Zustand, der in dem zitierten Stand der Technik 2 beschrieben ist.
- Selbst wenn es vorausgesetzt wird, existiert das Problem der Strom/Masse-Fluktuation immer noch und die folgenden verschiedenen Probleme, welche eine Transistorschaltverzögerung mit sich bringen, sind nicht gelöst.
- Das erste Problem ist, dass eine notwendige Ladung nicht einer Last zugeführt werden kann, die über ein Ausgangssignal hinaus existiert und die vorliegende Erfindung schafft Mittel zur Lösung dieses Problems. Als ein Beispiel für das Zuführen der Ladung zu der Last sind ein Aufladen für eine Signalleitung und ein Aufladen für einen Gate-Kondensator des Empfängers bereits beschrieben worden. Während eine niedrigere, charakteristische Strom-Masse-Impedanz ein schnelleres Aufladen ermöglicht, kann von einer entfernten Stromquelle eine Ladungszufuhr nicht wirklich erwartet werden und ferner startet während der Zeit eine entgegengesetzte Übergangszeit. Bei herkömmlichen Produkten ist ein Nebenschlußkondensator so nah als möglich zu der Last angeordnet, um das Problem zu lösen und ein Nebenschlußkondensator ist häufig in einen Chip eingebaut (beispielsweise IntelPentium II (reg. Warenzeichen), Pentium III (reg. Warenzeichen) und Pentium IV (reg. Warenzeichen)).
- Bei den herkömmlichen Produkten wird der Strom/die Masse jedoch nicht adäquat als eine Leitung gehandhabt und daher ist angesichts einer kurzen Verdrahtung eine parasitäre Induktanz Lc hoch, durch welche das Problem nicht vollständig gelöst wird (der Nebenschlußkondensator eines Gates in der Veröffentlichung des Pentium (reg. Warenzeichen) III sollte 100 μm oder niedriger sein.
- Gemäß der vorliegenden Erfindung wurde herausgefunden, dass das Einbauen einer Übertragungsleitung in einen Chip sehr effektiv ist, wenn auch die parasitäre Induktanz berücksichtigt wird. Bezugnehmend auf
6 zeigt diese eine konzeptuelle Struktur der vorliegenden Erfindung. Aus dem Schaltbild ist zu ersehen, dass zusätzlich zur Verwendung einer Übertragungsleitung des Strom/Masse-Paares eine verkapselte Intra-Chip-Neben-schlußkondensator-(Cp)-Struktur effektiver verwendet ist. - Genauer gesagt, hat die in der
6 gezeigte Schaltungsstruktur eine paarweise Strom/-Masse-Übertragungsleitung20 und einen Chip21 . Ein Ende der paarweisen Strom/Masse-Übertragungsleitung20 ist an eine Stromversorgung22 angeschlossen, während das andere Ende in dem Chip21 angeordnet ist. Die dargestellte Stromleitung der paarweisen Strom/-Masse-Übertragungsleitung20 ist an eine Anzahl von Treiberschaltungen25 angeschlossen, die in Antwort auf ein Eingangssignal in dem Chip21 arbeiten. Ferner ist der Chip21 mit einer Anzahl von Empfängerschaltungen26 zusätzlich zu den Treiberschaltungen25 versehen. Die Treiberschaltungen25 und die Empfängerschaltungen26 sind miteinander jeweils über eine Intra-Chip-Signalübertragungsleitung27 verbunden. - Bei diesem Beispiel wird angenommen, dass N Intra-Chip-Signalübertragungsleitungen
27 angeordnet sind, und dass jede Übertragungsleitung eine charakteristische Impedanz Z0 und eine Übertragungsverzögerung tpd hat. Desweiteren wird angenommen, dass die paarweise Strom/Masse-Übertragungsleitung20 eine charakteristische Impedanz Z0ps und eine Übertragungsverzögerung tpdps hat, und dass die charakteristische Impedanz Z0ps der paarweisen Masse/Übertragungsleitung20 vorab so eingestellt ist, dass sie nicht höher als a(1/N)Z0 ist, (wobei a ein Koeffizient äquivalent zu einem Durchführungszugriff ist, der unter Berücksichtigung davon bestimmt worden ist, dass nicht gleichzeitig auf N-Intra-Chip-Signalübertragungsleitung27 zugegriffen wird, und a ≤ 1 ist). - Darüberhinaus ist angenommen worden, dass die paarweise Strom/Masse-Übertragungsleitung
20 in dem Chip21 wie vorstehend beschrieben an den Nebenschlußkondensator Cp angeschlossen ist und dass die paarweise Strom/Masse-Übertragungsleitung20 eine parasitäre Induktanz Lc mit sich bringt. - Im Nachfolgenden wird eine Simulation mit Variablen der charakteristischen Impedanz Z0ps und Z0 der paarweisen Strom/Masse-Übertragungsleitung
20 und der Signalleitung27 durchgeführt. In diesem Fall wird angenommen, dass ein Transistor der Treiberschaltung25 und der Empfängerschaltung26 einen MOS-Transistor enthält, und dass der Durchlaß-Widerstand eines Transistors an der Übertragungsseite, anders ausgedrückt in der Treiberschaltung25 , Ron = L/12 kW (VG – |VT|) = 120 Ω und die Gate-Kapazitanz
Cox = b εox LW/tox gleich 5 fF ist. - In diesem Fall sind L, W, tox, εox, k, b, VG, VDD und VT die Gate-Länge (0,18 μm), die Gate-Breite (0,5 μm), die effektive Gateoxidfilmdicke (0,0015 μm), die dielektrische Konstante von SiO2(4 × 8.854 × 10–12 F/m), das Verstärkungsfaktorelement (0,001) eines Transistors, das effektive Gate-Flächenverhältnis (= 2, 3) zu einer parasitären Kapazitanz, die Gate-Spannung (0,5 V), 1,5 V, bzw. die Schwellenspannung (0,25 V in einem Empfänger).
- Unter der Annahme, dass die Signalübertragungszeit 25 ps ist, die Verzögerungszeit einer Signalleitung vernachlässigbar und die parasitäre Kapazitanz einer Leitung C1 gleich 10 fF und die Gate-Kapazitanz eines Empfängers Cr gleich 5 fF ist, ist die Äquivalenzschaltung in
6 wie in der7 gezeigt. - Durch Variieren der charakteristischen Impedanz Z0ps und Z0 der paarweisen Strom/-Masse-Übertragungsleitung
20 und der Signalleitung27 auf der Basis der Äquivalenzschaltung gemäß7 wird hier das Gesamtkonzept einer wesentlichen Struktur basierend auf dem Ergebnis der Simulation gezeigt. Die Tabelle 1 gibt die Simulationsbedingungen an. Tabelle 1 SimulationsbedingungenZ0ps Z0 (f. 2 Leitg.) Lc Cp Bedingung 1 100 Ω 25 Ω 5 nH 60 fF Bedingung 2 100 Ω 25 Ω 0,01 nH 60 fF Bedingung 3 5 Ω 25 Ω 5 nH 60 fF Bedingung 4 5 Ω 25 Ω 0,01 nH 60 fF - Die Bedingungen 1 und 2 werden verwendet, wenn die charakteristische Impedanz Z0ps der paarweisen Strom/Masse-Übertragungsleitung
20 höher als die charakteristische Impedanz Z0 der zwei Intra-Chip-Signalübertragungsleitungen25 ist. Andererseits werden die Bedingungen 3 und 4 verwendet, wenn die charakteristische Impedanz Z0ps der paarweisen Strom/Masse-Übertragungsleitung20 niedriger als die charakteristische Impedanz Z0 der zwei Intra-Chip-Signalübertragungsleitungen25 ist. Wie daraus ersichtlich, erfüllen die Bedingungen 3 und 4 die Grundvoraussetzung der vorliegenden Erfindung. Andererseits erfüllt die Bedingung 2 die Grundvoraussetzung der vorliegenden Erfindung bezüglich der parasitären Kapazitanz. - Bezugnehmend auf
8 ist eine spezifische Schaltungsstruktur gezeigt, die für die Simulation verwendet worden ist. Hierbei sind zwei Signalübertragungsleitungen durch eine einzelne Übertragungsleitung repräsentiert. Wie aus einem Vergleich zwischen der7 und der8 zu ersehen ist, ist der Nebenschluß-Kondensator Cp in der8 mit 60 fF bemessen, um dessen parasitäre Induktanz Lc zu variieren. -
9 zeigt das Ergebnis der Simulation in der in der8 gezeigten Schaltungsstruktur unter den in der Tabelle 1 angegebenen Bedingungen 1, 2, 3 und 4. In der9 sind die Stromänderungen in der oberen Stufe bzw. die Spannungsänderungen in der unteren Stufe gezeigt. Obwohl auch unter den Bedingungen 3 und 4 im Strom und in der Spannung eine geringe Resonanz beobachtet wird, wie dies in der9 gezeigt ist, wird dieser Resonanzenergiepegel tatsächlich durch einen eingesetzten Verdrahtungswiderstand absorbiert. Da die Massefluktuationen mit der Schaltungssimulation nicht simuliert werden können, muß den Versorgungsspannungsabfällen Aufmerksamkeit gezollt werden. Ein in der9 gezeigtes Ausgangsergebnis ist in der Tabelle 2 zusammengefaßt. Die Bedingungen sind in der folgenden Reihenfolge zu bevorzugen:
Bedingung 4, Bedingung 3, Bedingung 2 und Bedingung 1. - Es hat sich erwiesen, dass die charakteristische Impedanz der paarweisen Strom/Masse-Leitung vorzugsweise niedriger als die charakteristische Impedanz Z0ps der Lastleitung ist, und dass die parasitäre Induktanz Lc am Nebenschlußkondensator vorzugsweise niedrig ist. Tabelle 2 Zusammenfassung des Simulationsergebnisses
Versorgungsspann.abfall (Max.Wert) 0–90% Anstiegszeit Bedingung 1 1,12 V 45.0 ps Bedingung 2 0,89 V 44,0 ps Bedingung 3 0,30 V 25,0 ps Bedingung 4 0,21 V 24,25 ps - Wie aus der Tabelle 2 zu ersehen ist, wird ein Eingangsanstieg der Simulation unter der Bedingung 3 oder 4 von 25 ps oder darunter beobachtet und die Impulsäquivalenzfrequenz f ist 0,35/25 ps = 14 GHz. Dieses Ergebnis zeigt, dass das Schalten bei 14 GHz praktisch möglich ist, und dies ist sehr viel besser als das Ergebnis, das durch die derzeitige Technologie erzielt wird, so dass die vorliegende Erfindung offensichtlich in einem Hochleistungsbetrieb sehr effektiv ist.
- Zusätzlich wird wie im Zustand 2, die Charakteristik durch Vermindern der Induktanz Lc des Nebenschlußkondensators Cp verbessert. Daher wird gemäß der vorliegenden Erfindung auch ein Vorschlag bezüglich einer Struktur zum Senken der Induktanz Lc des Nebenschlußkondensators Cp gemacht.
- Obwohl die Übertragungsverzögerung der paarweisen Strom/Masse-Leitung in der in der
8 gezeigten Äquivalentschaltung mit 100 ps angenommen wird, ist diese Übertragungsverzögerung 15 mm der Verdrahtungslänge einer Leitung äquivalent, die einen Isolator mit einer Dielektrizitätskonstante von 4 hat. Gerade durch Anordnen eines Nebenschlußkondensators in der Nähe eines LSI-Packungsstiftes kann dieser in diesem Fall als Stromversorgung dienen. - Bezugnehmend auf
8 zeigt diese eine vorzuziehende Stromleitung mit nur 50 pH parasitärer Induktanz bei Annahme einer Verdrahtung vom Nebenschlußkondensator zum Transistor über eine Übertragungsleitung. Dasselbe gilt für die Masse. Die Kapazität Cp von 60 fF des Nebenschlußkondensators, die das zweifache der Lastkapazität C1 ist, wird an zwei Sätze von Treibern angelegt und ihre extrem hohe parasitäre Induktanz von 5 nH und 10 pH, welche bei diesem Vorschlag zu erzielen ist, werden zur Beobachtung der Effekte angelegt. Für die Übertragungsleitung ist bei diesem Vorschlag 5 Ω ein zu setzender Wert und 100 Ω können beobachtet werden, wenn davon ausgegangen wird, dass sie als Übertragungsleitung nicht in Erwägung gezogen wird. Natürlich ist für den Fall von 100 Ω die parasitäre Induktanz nicht so niedrig wie 50 pH, sondern ist in einen schrecklichen Zustand von mehreren nH gebracht. Die niedrige parasitäre Induktanz wird jedoch direkt für einen Vergleich verwendet. Eine Erhöhung der parasitären Induktanz der Strom/Masse-Leitung beschleunigt eine Verzögerung der Stromversorgungszeit. Dadurch wird die Wirkung des Nebenschlußkondensators Cp erhöht. Gemäß der vorliegenden Erfindung ist auch anzugeben, dass die niedrige parasitäre Induktanz des Nebenschlußkondensators (die Zustände 2 und 4) wirksam ist, um mit dieser Situation fertig zu werden. - In der vorstehenden vollständigen Beschreibung des Simulationsergebnisses wurde herausgefunden, dass der Nebenschlußkondensator in den Strom/Masse-Verdrahtungsteil direkt vor der Verzweigung zu der Einheitsschaltungsgruppe eingebettet ist und die Kapazität des Nebenschlußkondensators Cp gleich oder niedriger als (die Empfangsende-Gate-Kapazität plus deren Verdrahtungskapazität/die Anzahl der Einheiten) in der integrierten Halbleiterschaltung, welche eine Einheitsschaltungs-(eine Speichereinheit und ein logisches Gatter)-Gruppe, die Transistoren enthält, aufweist. Genauer gesagt, wenn ein einzelner Nebenschlußkondensator in die Einheitsschaltungsgruppe eingebettet ist, wird die Kapazität Cp entsprechend der Anzahl von Einheiten N erhöht und wirksam so bemessen, dass sie die folgende Gleichung erfüllt:
Cp ≤ a × N × (b + c) 8 ist b 5 fF und c 10 fF. Hierbei ist anzugeben, dass N vorzugsweise in einem Bereich zwischen 1 und 10 gewählt ist. Zusätzlich wird die Nebenschlußkondensatorfunktion gleichermaßen durch Verbreitern eines Teils des Strom/Masse-Verdrahtungsteils erzielt, wie dies später beschrieben wird, und daher ist es nicht notwendig, den Nebenschlußkondensator auf eine positive Art und Weise anzuordnen. - Als ein Verfahren zum Verdrahten des Zuführens von Strom/Masse in den Chip wird eine sog. koplanare Wellenleitung als eine Übertragungsleitung verwendet. Beispielsweise hat in dem Intel-Pentium(reg. Warenzeichen)-II-Chip, der in dem 0,25 μm-Verfahren hergestellt ist, die fünfte Schicht (die oberste Schicht) der Strom/Masse-Verdrahtung ein Rastermaß von 2,5 μm Breite. Diese Leitung ist jedoch insofern problematisch, als sie eine unpraktische Größe hat, um die charakteristische Impedanz der Strom/Masse-Verdrahtung auf weniger als 50 Ω zu senken.
- Unter diesen Umständen verwendet die vorliegende Erfindung eine Struktur, bei der ein gestapeltes Leitungspaar, wie in der
10 gezeigt, verwendet wird, um die Leitungskapazität zu erhöhen, wodurch die charakteristische Impedanz auf weniger als 50 Ω vermindert wird. - Bezugnehmend auf
10 wird die Struktur des gestapelten Leitungspaars gemäß der vorliegenden Erfindung im einzelnen beschrieben. Das gezeigte Beispiel zeigt eine Anordnung der Strom/Masse-Paare in einer Anzahl von Schichten. Hierbei sind zur Vereinfachung außer den Strom/Masse-Paaren die übrigen Komponenten und Substrate weggelassen worden. In der10 ist in der obersten Schicht eine breite Stromleitung31a platziert und an jeder Seite der Stromleitung31a sind eine Anzahl von schmalen Stromleitungen31b angeordnet. Zusätzlich ist an der Unterseite der Stromleitung31a eine breite Masseleitung32a wie die Stromleitung31a angeordnet, so dass sie gegenüber der Stromleitung31a liegt, anders gesagt, so, dass sie stapelartig übereinander angeordnet sind. Ebenfalls an jeder Seite der Masseleitung32a sind eine Anzahl von schmalen Masseleitungen32b angeordnet, und diese Masseleitungen32b sind gegenüber den oberen Stromleitungen31b angeordnet. - In dem dargestellten Beispiel ist die Stromleitung
31a über einen Stift33a elektrisch mit einer Stromschicht31c verbunden, die in der Schicht unterhalb der Masseschicht32a angeordnet ist. Die darunterliegende Stromschicht31c ist schmaler als die Stromleitung31a . Andererseits ist die Masseschicht32a ebenfalls über einen Stift33b elektrisch mit einer darunterliegenden Masseschicht32c verbunden, die in der Schicht unter der Stromschicht31c angeordnet ist, und die darunterliegende Masseschicht32c ist gegenüber der darunterliegenden Stromschicht31c angeordnet. - Auf diese Art und Weise kann die Kapazität der Strom/Masse-Paare erhöht werden, indem die breiten Stromschichten verwendet werden und die Stapelschichtstruktur der Strom- und Masseleitungen verwendet wird. Dadurch kann die benötigte charakteristische Impedanz für die Strom/Masse-Paare realisiert werden.
- Wenn die vorstehende Schichtstruktur infolge einer Phasenverzögerung einen Verlust verursacht, und selbst in der paarweisen Intra-Chip-Stapelleitung eine lange Annäherung benötigt wird, ist der Nebenschlußkondensator so nahe als möglich am Transistor und ist daher ideal in den Chip eingebettet.
- Obwohl die Gesamtanzahl der Leitungen steigt, wenn die paarweise gestapelten Leitungen verwendet werden, steigt die Versorgungsenergie wie dies vorstehend beschrieben ist. Daher ist ein einziges Schichtpaar oder maximal zwei Schichtpaare zufriedenstellend.
- Bezugnehmend auf
11 kann die Schaltungsstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung eine gewünschte Kapazität erzielen, indem die Strom/Masse-Verdrahtung über einen Stift40 wie der am weitesten unten liegende Stift33b in der in der10 gezeigten hierarchischen Struktur verbunden ist. Im einzelnen hat die in der11 gezeigte Schaltungsstruktur eine Stromleitung41 auf einem Chip und eine Masseleitung42 , die zweidimensional gegenüber der Stromleitung41 beabstandet ist. - In einer Chipregion zwischen der Stromleitung
41 und der Masseleitung42 ist ein Inverter mit einem NMOS43 und PMOS44 ausgebildet. Die Source des NMOS43 ist an die Masseleitung42 angeschlossen, während die Source des PMOS-44 an die Stromleitung41 angeschlossen ist. Die Gates des NMOS41 und des PMOS42 sind gemeinsam an einen Eingangsanschluß45 angeschlossen und der Drain des NMOS41 und der Drain des PMOS42 sind elektrisch an einen Ausgangsanschluß46 angeschlossen. Obwohl bei diesem Beispiel ein einzelner Inverter illustriert worden ist, sind im allgemeinen eine große Anzahl von Vorrichtungen (nicht dargestellt) mit einem Inverter auf einer integrierten Halbleiterschaltung integriert. - Darüberhinaus sind die Stromleitung
41 und die Masseleitung42 in einer Mehrschichtstruktur auf die gleiche Art und Weise wie in der10 gezeigt ausgebildet, und die gezeigte Stromleitung41 und Masseleitung42 sind über einer Masseleitung und einer Stromleitung in einer anderen Schicht in der Stapelstruktur gestapelt. Die Stromleitung41 und die Masseleitung42 sind mit der Masseleitung und der Stromleitung einer anderen Schicht über einen Stift40 elektrisch verbunden. - Bei dem dargestellten Beispiel ist die Masseleitung oder die Stromleitung auf der anderen Schicht mit einem breiten Elektrodenteil
47 versehen, wie dies durch eine strichdoppelpunktierte Linie angegeben ist, und die Schaltung ist so konfiguriert, dass von dem Elektrodenteil47 eine gewünschte Kapazität erhalten wird. Wie daraus zu ersehen ist, ermöglicht die gezeigte Konfiguration, dass die gewünschte Kapazität nur durch den Elektrodenteil47 erzielt wird. Durch Anordnen des Elektrodenteils47 auch in anderen Einheiten wird es möglich, die charakteristische Impedanz des Strom/Masse-Paars wie anhand der6 beschrieben, zu erzielen. - Bezugnehmend auf
12 ist mit dem in der11 gezeigten NMOS43 und dem PMOS44 ein Kondensator gebildet. Der Kondensator ist so konfiguriert, dass eine große Kapazität erhalten wird, indem der Drain des NMOS43 und die Source des PMOS44 über Diffusionsschichten48 bzw.49 mit der Masseleitung42 bzw. der Stromleitung41 verbunden sind. Das Gate und die Source des PMOS44 sind mit der Source bzw. dem Gate des NMOS43 verbunden. Somit kann die gewünschte Kapazität und charakteristische Impedanz ebenfalls erzielt werden, indem ein Nebenschlußkondensator angeordnet ist, der eine speziell gestaltete Gate-Kapazität hat. - Bezugnehmend auf
13 zeigt diese ein Beispiel einer Schaltungsstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, bei der ein Kondensator zur Verwendung in einem DRAM als Nebenschlußkondensator verwendet wird. Im einzelnen ist in einem P-Substrat52 ein Zugangstransistor51 angeordnet der immer im Ein-Zustand gehalten wird. Der Zugangstransistor51 hat zwei N-Diffusionsregionen53 und eine Gate-Elektrode54 , die in einer Gate-Region liegt, und die Gate-Elektrode54 ist an eine Wortleitung angeschlossen. Bei diesem Beispiel wird davon ausgegangen, dass an der Wortleitung immer ein Signal anliegt, welches bewirkt, dass der Zugangstransistor51 eingeschaltet ist. - Darüberhinaus sind die jeweiligen Diffusionsregionen
53 mit Stiften55 und56 versehen, wobei der Stift55 mit einer Bitleitung57 verbunden ist und die Bitleitung57 ist elektrisch an eine obere Schicht angeschlossen, nämlich eine Stromschicht. - Der Stift
55 ist dagegen an einen Nebenschlußkondensator60 angeschlossen, der die gleiche Struktur wie für einen DRAM-Kondensator hat. Der Nebenschlußkondensator60 hat eine untere Elektrode61 , eine obere Elektrode62 und dazwischen eine Schicht63 aus einem hochdielektrischen Material angeordnet. - Bezugnehmend auf
14 wird eine Schaltungsstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung beschrieben. In dem dargestellten Beispiel ist ein Halbleiterchip71 an ein Substrat72 mit einem eingebetteten Kondensatorteil unter Verwendung einer kontaktlosen Superkontakttechnologie angeschlossen. In diesem Fall sind auf dem Chip71 eine chipaktive Schicht und eine Verdrahtungsschicht73 ausgebildet, während ein Substratverdrahtungsteil und ein Kondensatorteil74 auf dem Substrat72 angeordnet sind. Die kontaktlose Superkontakttechnologie zum Verbinden des Chips71 mit dem Substrat72 wird hier nicht beschrieben, weil sie bereits in der ungeprüften japanischen PatentveröffentlichungJP 2000-299379 A 71 oder Substrat72 in der gezeigten Struktur eingesetzt werden. In diesem Fall kann der Widerstand ein Halbleiterwiderstand wie beispielsweise ein Gate-Kanal-Widerstand und ein Diffusionsschichtwiderstand oder ein Dünnschichtwiderstand sein. - Bezugnehmend auf
15 ist in dieser die Struktur gemäß14 im einzelnen dargestellt. In dem dargestellten Beispiel ist eine paarweise gestapelte Leitung75 an der Seite des Chips71 angeordnet, während eine paarweise gestapelte Leitung76 ebenfalls an der Seite des Substrats72 angeordnet ist. Die paarweise gestapelten Leitungen75 und76 bilden die vorstehend beschriebene Strom/Masse-Leitungspaar. In dem dargestellten Beispiel sind die paarweise gestapelten Leitungen75 und76 so angeordnet, dass sie einander im rechten Winkel kreuzen und sie sind miteinander über einen Stift77 mittels der kontaktlosen Superverbindungstechnologie verbunden. - Bezugnehmend auf
16 zeigt diese die gleiche Struktur wie in der15 , mit Ausnahme dass die paarweise gestapelten Leitungen75 und76 so angeordnet sind, dass sie vertikal einander gegenüber liegen und dass sie parallel angeordnet sind. - Bezugnehmend auf
17 wird ein Musterquerschnitt der kontaktlosen Superverbindung beschrieben. In dem Chip71 sind eine Intra-Chip-Stromleitung71a und eine Intra-Chip-Masseleitung71b in Form eines Stapelpaares verdrahtet. Andererseits sind in dem Substrat72 eine Intra-Substrat-Stromleitung72a und eine Intra-Substrat-Masseleitung72b angeordnet. Bei diesem Beispiel ist in einem Teil der Stromleitung72a und der Masseleitung72b im Substrat72 ein eingebetteter Kondensator angeordnet und in diesem Zusammenhang ist zwischen dem Teil der Stromleitung72a und der Masseleitung72b ein hohes Dielektrikum83 angeordnet. - Ferner ist jede Leitung in dem Chip
71 über einen Stift84 mit der paarweise gestapelten Strom/Masse-Leitung verbunden. Obwohl die Verbindung zwischen diesen durch den Stift kontinuierlich gezeigt ist, kann die kontaktlose Superverbindungstechnologie für die Flächenverbindung zwischen diesen und einer Blindverdrahtungsschicht85 verwendet werden, um die Verbindung in dem Bereich, wo der Stift nicht verwendet wird, sicherzustellen. Zusätzlich ist in dem Stift ein Stift angeordnet und der Kondensator in dem Substrat ist durch den Stift angeschlossen. Obwohl für den Kondensator ein hohes Dielektrikum83 verwendet wird, um die gegenüberliegende Fläche bei diesem Beispiel zu vermindern, kann natürlich auch ein Kondensator mit einem normalen Dielektrikum verwendet werden. Selbstverständlich kann in dieser Struktur die Blindverbindungsverdrahtung85 als eine Kondensatorelektrode verwendet werden. - Wie vorstehend erläutert, hat die paarweise Strom/Masse-Schicht in der obersten Schicht unabhängig von der Miniaturisierung beim Herstellungsprozeß unter den Steuerbedingungen der elektrischen Energie breite Leitungen in Form von Streifen. Das Verdrahtungsrastermaß beträgt mehrere μm. Wenn externe Anschlußpads entsprechend dem Rastermaß die in den
15 und16 ausgebildet sind, wird die gleiche Wirkung durch Einbetten eines Kondensators in ein Haltesubstrat anstatt der Anordnung eines Nebenschlußkondensators in einem Chip, erzielt. In diesem Fall wird das kontaktlose Superverbindungsverfahren wie vorstehend beschrieben vorzugsweise verwendet. In jedem Fall ist es vorzuziehen, ein Kontaktrastermaß oder ein Stiftrastermaß innerhalb eines Bereiches von 2 bis 10 μm auszuwählen. Der in das Substrat eingebettete Nebenschlußkondensator kann auf die gleiche Art und Weise wie in dem Chip konfiguriert sein, wenn es ein Si-Substrat ist. Wenn es ein isolierendes Substrat aus Aluminiumoxid, Polyimid oder Benzozyklobutan ist, können alle Arten von herkömmlichen Kondensatorkonfigurationen verwendet werden, wie beispielsweise ein Metallelektrodenkondensator oder ein Mehrschichtkondensator. - Wenn darüberhinaus ein variabler Kondensator in der Treiberschaltung angeordnet ist, kann der Nebenschlußkondensator gemäß der vorliegenden Erfindung so konfiguriert sein, dass er im Betrieb komplementär zum variablen Kondensator ist. Genauer gesagt, kann der Komplementärbetrieb durch die Verwendung des Nebenschlußkondensators, der wie in der
12 konfiguriert ist, und der die gleiche Größe wie der Inverter hat, realisiert werden.
Claims (4)
- Schaltungsstruktur mit einer in einem Chip (
21 ) angeordneten Treiberschaltung (25 ) und einer Strom/Masse-Leitung (20 ), wobei die Strom/Masse-Leitung (20 ) an ein Kondensatorelement (Cp) als eine Strom-Masse-Verbindung so angeschlossen ist, dass das Kondensatorelement (Cp) mit einer vorbestimmten Kapazität neben der Treiberschaltung (25 ) liegt, mit einer Konfiguration, bei der in dem Chip (21 ) mindestens eine Schaltungseinheit mit einem Transistor an die Strom/Masse-Leitung (20 ) angeschlossen ist, wobei in dem Chip (21 ) die mindestens eine Schaltungseinheit durch Intra-Chip-Stapelpaare (31a ,31b ;33a ,33b ;75 ,76 ) mit Strom/Masse verdrahtet ist, und wobei die charakteristische Impedanz der Strom/Masse-Leitung (20 ) niedriger ist als die charakteristische Impedanz einer an die Treiberschaltung (25 ) angeschlossenen Signalübertragungsleitung (27 ). - Schaltungsstruktur nach Anspruch 1, wobei die vorbestimmte Kapazität des Kondensatorelements (Cp) größer ist als die parasitäre Kapazität der Treiberschaltung (
25 ). - Schaltungsstruktur nach Anspruch 1, wobei die gespeicherte Ladung der vorbestimmten Kapazität gleich oder größer ist als wenigstens die gespeicherten Ladungen der Treiberschaltung (
25 ) oder gleich oder größer ist als die gespeicherten Ladungen der gesamten parasitären Kapazität des zugehörigen Schaltkreises. - Struktur nach einem der Ansprüche 1 bis 3, wobei das Kondensatorelement (Cp) wenigstens einen pn-Diffusionskondensator oder einen Elektrodenkondensator hat.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002015753A JP4572054B2 (ja) | 2002-01-24 | 2002-01-24 | 回路構造及び半導体集積回路 |
JP02-15753 | 2002-01-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10302603A1 DE10302603A1 (de) | 2003-08-28 |
DE10302603B4 true DE10302603B4 (de) | 2017-04-13 |
Family
ID=27652039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10302603.7A Expired - Lifetime DE10302603B4 (de) | 2002-01-24 | 2003-01-23 | Schaltungsstruktur mit einer in einem Chip angeordneten Treiberschaltung und einer Strom / Masse-Leitung |
Country Status (5)
Country | Link |
---|---|
US (1) | US6975489B2 (de) |
JP (1) | JP4572054B2 (de) |
KR (1) | KR100934520B1 (de) |
DE (1) | DE10302603B4 (de) |
TW (1) | TWI249840B (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7345889B1 (en) * | 2004-09-28 | 2008-03-18 | Avaya Technology Corp. | Method and system for reducing radiated energy emissions in computational devices |
US20080251275A1 (en) * | 2007-04-12 | 2008-10-16 | Ralph Morrison | Decoupling Transmission Line |
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Also Published As
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---|---|
JP2003218223A (ja) | 2003-07-31 |
TWI249840B (en) | 2006-02-21 |
DE10302603A1 (de) | 2003-08-28 |
US20030184311A1 (en) | 2003-10-02 |
JP4572054B2 (ja) | 2010-10-27 |
US6975489B2 (en) | 2005-12-13 |
KR20030064324A (ko) | 2003-07-31 |
TW200305993A (en) | 2003-11-01 |
KR100934520B1 (ko) | 2009-12-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8127 | New person/name/address of the applicant |
Owner name: USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Owner name: SUGA, TADATOMO, TOKIO/TOKYO, JP Owner name: OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP Owner name: OKI ELECTRIC INDUSTRY CO., LTD., TOKIO/TOKYO, JP Owner name: RENESAS TECHNOLOGY CORP., TOKIO/TOKYO, JP |
|
8172 | Supplementary division/partition in: |
Ref document number: 10362311 Country of ref document: DE Kind code of ref document: P |
|
Q171 | Divided out to: |
Ref document number: 10362311 Country of ref document: DE Kind code of ref document: P |
|
8127 | New person/name/address of the applicant |
Owner name: SUGA, TADATOMO, TOKIO/TOKYO, JP Owner name: USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Owner name: RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAG, JP Owner name: OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP Owner name: OKI ELECTRIC INDUSTRY CO., LTD., TOKYO, JP |
|
R082 | Change of representative |
Representative=s name: GLAWE DELFS MOLL - PARTNERSCHAFT VON PATENT- U, DE |
|
R081 | Change of applicant/patentee |
Owner name: USAMI, TAMOTSU, JP Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20131213 Owner name: OTSUKA, KANJI, JP Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20131213 Owner name: SUGA, TADATOMO, JP Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20131213 Owner name: LAPIS SEMICONDUCTOR CO., LTD., JP Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20131213 Owner name: RENESAS ELECTRONICS CORP., JP Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20131213 Owner name: USAMI, TAMOTSU, KOKUBUNJI, JP Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20131213 Owner name: RENESAS ELECTRONICS CORP., KAWASAKI-SHI, JP Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20131213 Owner name: OTSUKA, KANJI, HIGASHIYAMATO, JP Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20131213 Owner name: USAMI, TAMOTSU, KOKUBUNJI, JP Free format text: FORMER OWNERS: OKI ELECTRIC INDUSTRY CO., LTD., TOKYO, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20131213 Owner name: RENESAS ELECTRONICS CORP., KAWASAKI-SHI, JP Free format text: FORMER OWNERS: OKI ELECTRIC INDUSTRY CO., LTD., TOKYO, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20131213 Owner name: OTSUKA, KANJI, HIGASHIYAMATO, JP Free format text: FORMER OWNERS: OKI ELECTRIC INDUSTRY CO., LTD., TOKYO, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20131213 Owner name: SUGA, TADATOMO, JP Free format text: FORMER OWNERS: OKI ELECTRIC INDUSTRY CO., LTD., TOKYO, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20131213 Owner name: RENESAS ELECTRONICS CORPORATION, JP Free format text: FORMER OWNERS: OKI ELECTRIC INDUSTRY CO., LTD., TOKYO, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20131213 |
|
R082 | Change of representative |
Representative=s name: GLAWE DELFS MOLL PARTNERSCHAFT MBB VON PATENT-, DE Effective date: 20131213 |
|
R082 | Change of representative |
Representative=s name: GLAWE DELFS MOLL PARTNERSCHAFT MBB VON PATENT-, DE |
|
R081 | Change of applicant/patentee |
Owner name: SUGA, TADATOMO, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 Owner name: USAMI, TAMOTSU, KOKUBUNJI, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 Owner name: OTSUKA, KANJI, HIGASHIYAMATO, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 Owner name: RENESAS ELECTRONICS CORP., KAWASAKI-SHI, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 Owner name: RENESAS ELECTRONICS CORPORATION, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 Owner name: RENESAS ELECTRONICS CORP., JP Free format text: FORMER OWNER: LAPIS SEMICONDUCTOR CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20140219 Owner name: USAMI, TAMOTSU, JP Free format text: FORMER OWNER: LAPIS SEMICONDUCTOR CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20140219 Owner name: SUGA, TADATOMO, JP Free format text: FORMER OWNER: LAPIS SEMICONDUCTOR CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20140219 Owner name: OTSUKA, KANJI, JP Free format text: FORMER OWNER: LAPIS SEMICONDUCTOR CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20140219 Owner name: USAMI, TAMOTSU, KOKUBUNJI, JP Free format text: FORMER OWNER: LAPIS SEMICONDUCTOR CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20140219 Owner name: OTSUKA, KANJI, HIGASHIYAMATO, JP Free format text: FORMER OWNER: LAPIS SEMICONDUCTOR CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20140219 Owner name: RENESAS ELECTRONICS CORP., KAWASAKI-SHI, JP Free format text: FORMER OWNER: LAPIS SEMICONDUCTOR CO., LTD.,KANJI OTSUKA, RENESAS ELECTRONICS CORP.,TADATOMO SUGA,TAMOTSU USAMI, , JP Effective date: 20140219 Owner name: USAMI, TAMOTSU, KOKUBUNJI, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA-SHI, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 Owner name: OTSUKA, KANJI, HIGASHIYAMATO, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA-SHI, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 Owner name: RENESAS ELECTRONICS CORPORATION, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA-SHI, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 Owner name: SUGA, TADATOMO, JP Free format text: FORMER OWNERS: LAPIS SEMICONDUCTOR CO., LTD., YOKOHAMA-SHI, KANAGAWA, JP; OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Effective date: 20140219 |
|
R082 | Change of representative |
Representative=s name: GLAWE DELFS MOLL PARTNERSCHAFT MBB VON PATENT-, DE Effective date: 20140219 |
|
R016 | Response to examination communication | ||
R081 | Change of applicant/patentee |
Owner name: OTSUKA, KANJI, HIGASHIYAMATO, JP Free format text: FORMER OWNERS: OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Owner name: USAMI, TAMOTSU, KOKUBUNJI, JP Free format text: FORMER OWNERS: OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Owner name: SUGA, TADATOMO, JP Free format text: FORMER OWNERS: OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP Owner name: RENESAS ELECTRONICS CORPORATION, JP Free format text: FORMER OWNERS: OTSUKA, KANJI, HIGASHIYAMATO, TOKIO/TOKYO, JP; RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAGAWA, JP; SUGA, TADATOMO, TOKIO/TOKYO, JP; USAMI, TAMOTSU, KOKUBUNJI, TOKIO/TOKYO, JP |
|
R082 | Change of representative |
Representative=s name: GLAWE DELFS MOLL PARTNERSCHAFT MBB VON PATENT-, DE |
|
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R071 | Expiry of right |