KR20030064324A - 회로 구조 및 반도체 집적 회로 - Google Patents

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Abstract

칩내의 드라이버 회로에 인접하도록 전원/그라운드 선로상에 소정의 용량을 갖는 바이패스 커패시터를 배치하여 스위칭시에 과도 현상의 악영향을 감소시킨다. 상기 바이패스 커패시터의 용량은 상기 드라이버 회로의 기생 용량 보다 더 크게 설정되어 상기 전원/그라운드 선로의 특성 임피던스가 내부 배선의 특성 임피던스 보다 더 높게 되는 것을 방지한다.

Description

회로 구조 및 반도체 집적 회로{CIRCUIT STRUCTURE AND SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명의 분야
본 발명은 고속으로 동작하는 논리 회로 및 메모리 등의 전자 회로에 사용하기 위한 회로 구조에 관한 것으로서, 특히 반도체 집적 회로의 회로 구조에 관한 것이다.
종래 기술
일반적으로, 반도체 집적 회로는 반도체 칩 내에 형성된 메모리 또는 논리 회로를 포함한다. 최근에 디지털화에 대한 요구에 따라 GHz 대역에서 고속으로 동작하는 디지털 반도체 집적 회로에 대한 요구가 증가하는 실정이다. 디지털 반도체 집적 회로는 보통 다수의 트랜지스터를 포함한다. 이 경우에, 각각의 트랜지스터는 전기 에너지를 공급하는 전원 및 공급된 에너지를 배출하는 그라운드에 접속되어 트랜지스터 회로를 형성한다.
상기 트랜지스터 회로는 온-오프 스위치 또는 게이트 회로로서 동작하는 반면에 트랜지스터가 온 상태에 있어도 전원이 전기 에너지를 공급하지 않으면 트랜지스터로부터 신호가 발신되지 않는다.
여기에서 트랜지스터 게이트 회로를 고려하면, 게이트 회로는 즉시 온 상태가 된다. 온-저항(on-resistance)이 작으면 접속된 전원이 전기 에너지(전하)를 공급하려고 하는 경우에 배선이 전하를 공급할 수 없는 현상이 발생한다. 배선이 전기 에너지를 왜 공급할 수 없는가에 대한 이유는 상세히 후술될 것이다. 전원/그라운드 배선을 전송 선로라고 비유하고 그 특성 임피던스가 50Ω이라고 가정하면, 트랜지스터 게이트 회로의 온-저항이 15Ω 정도의 특성 임피던스 보다 더 낮다면 배선은 전하를 공급할 수 없게 된다. 다행히도 많은 경우에 신호선의 특성 임피던스는 50Ω 이상이다. 따라서, 전하 공급을 할 수 없다는 문제점은 회피된다. 그러나, 전하를 트랜지스터 기생 커패시터에 공급하기 위한 순간 변화에 대처하지 않으면 않된다. 전하를 공급하기 위한 배관을 굵게 만들어야 한다. 즉, 전원/그라운드의 특성 임피던스를 낮추기 위한 구성 및 방법이 필요하다. 따라서, 본 발명의 발명자는 전원/그라운드의 특성 임피던스를 낮추기 위한 구성 및 방법을 일본국 특개평 제2000-174505호(이하, 참조 문헌 1이라고 한다)에 개시하였다.
또한, 트랜지스터 회로의 스위칭 동작이 더 빨라지면 급격한 전류 증가에 저항하는 인덕턴스는 전술한 문제와 더불어 무시할 수 없게 된다. 전원/그라운드의 특성 임피던스가 신호선의 특성 임피던스 보다 더 낮을지라도 전원/그라운드 배선의 기생 인덕터스에 기인한 트랜지스터 게이트 회로의 급속한 개방 및 기생 용량 차지(charge)를 따라갈 수 없게 된다. 따라서, 기생 인덕턴스를 낮추는 구성 및 방법이 필요하다.
또한, 수신 트랜지스터 게이트의 모든 커패시터의 차지(charge)가 온-저항에 의해 제어되는 전류에 의하여 완료될 때까지, 수신을 결정하는 신호 에너지(전하량)는 불충분하다. 그로 인해 수신 트랜지스터 그 자체의 동작 지연이 발생한다. 그 결과, 상기 시간 동안 전원 전류는 계속 흐르게 된다.
이와 같이, 트랜지스터 게이트 회로에서의 유연한 스위칭 제어가 불가능해진 상태는 전원/그라운드의 공급 능력에 의해 발생된 레이트 제어에 기인하여 GHz 대역의 디지털 회로에서 현저해진다.
따라서, 본 발명의 목적은 빠른 동작이 요구되는 경우에도 트랜지스터 게이트 회로의 특성이 억제되지 않도록 전원/그라운드의 전하 공급 능력을 충분히 보장할 수 있는 반도체 집적 회로 및 회로 구조를 제공함에 있다.
본 발명의 제1의 특징에 따른 회로 구조는 칩내에 드라이버 회로 및 전원/그라운드 선로 구조를 포함하는 회로 구조로서, 상기 전원/그라운드 선로는 상기 드라이버 회로에 인접하도록 전원-그라운드 접속 회로로서 소정의 용량을 갖는 용량소자에 접속되는 것을 특징으로 한다.
상기 구성에서, 상기 소정의 용량은 상기 드라이버 회로의 기생 용량 보다 더 크거나, 상기 소정의 용량을 갖는 용량 소자는 동작시에 상기 드라이버 회로의 용량 소자와 상보적이도록 상기 드라이버 회로에 접속되는 것을 특징으로 한다.
상기 소정의 용량은 적어도 드라이버 회로의 축적 전하 또는 상기 회로 구조의 총 기생 용량과 동등하거나 보다 더 큰 것을 특징으로 한다.
또한, 바람직 하기로는 상기 용량 소자는 pn 확산 커패시터와 전극 커패시터 중의 적어도 하나를 포함는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 회로 구조는 트랜지스터를 포함하는 유닛 회로가 칩내에서 상기 전원/그라운드 선로에 접속되는 구성을 더 포함하는 것으로서, 상기 전원/그라운드 선로의 특성 임피던스는 상기 드라이버 회로를 통해 신호를 전송하기 위한 신호 전송 선로의 특성 임피던스보다 더 낮은 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 반도체 집적 회로는 칩내에 트랜지스터를 구비한 복수의 유닛 회로를 포함하는 유닛 회로군(circuit group)과, 상기 칩내에 배치되고 상기 유닛 회로군에 전원을 공급하는 전원/그라운드 배선부를 포함하고, 상기 전원/그라운드 배선부는 상기 유닛 회로군의 브랜치(branch) 직전의 위치에 용량 조정부를 구비하는 것을 특징으로 한다.
상기 용량 조정부는 상기 용량이 상기 유닛 회로군의 용량 보다 더 크게 되도록 구성되는 배선부인 것을 특징으로 한다.
반면에, 상기 전원/그라운드 배선부는 적어도 하나의 바이패스 커패시터를구비하고, 상기 전원/그라운드 배선부의 상기 바이패스 커패시터는 (수신단 게이트 용량 + 상기 전원/그라운드 배선부의 배선 용량)/(유닛의 갯수) 보다 더 크지 않는 것을 특징으로 한다.
또한, 단일한 바이패스 커패시터가 상기 유닛 회로군 내에 매입되는 경우에, 상기 바이패스 커패시터의 용량(Cp)은 N이 유닛의 갯수라는 조건에서, Cp≤ a × N × (수신단 게이트 용량 + 상기 커패시터의 배선 용량)으로 표시되고, a는 동시에 액세스 되지 않으며, a 〈 1 이라는 것을 고려하여 정해진 실행 액세스와 동등한 계수인 것을 특징으로 한다.
보다 상세하게는, 상기 바이패스 커패시터의 용량(Cp)은 상기 수신단 게이트 용량이 bfF이고 상기 배선 용량이 cfF라면, CT≤ a × N × (b + c)fF로 표시되고, N = 1을 포함하는 것을 특징으로 한다.
상기 유닛 회로군을 형성하는 각각의 유닛은 복수의 기억용 메모리 셀을 포함하는 메모리인 것을 특징으로 한다. 상기 경우에, 상기 바이패스 커패시터의 용량(Cp)은 각각의 메모리 셀의 셀 용량 보다 더 큰 것을 특징으로 한다.
상기 경우에, 유닛의 갯수(N)는 1 내지 10의 범위 내에 있는 것을 특징으로 한다.
보다 상세하게는, 상기 바이패스 커패시터의 용량(Cp)은 각각의 메모리 셀의 상기 셀 용량 보다 수 배가 되도록 선택되는 것을 특징으로 한다.
상기 바이패스 커패시터는 유닛 회로마다 배치되거나 1/(상기 유닛 회로의 갯수) 만큼의 바이패스 커패시터가 칩 내에 배치되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 반도체 집적 회로는 미세 접속 패드가 상기 칩의 전체 영역상에 배치되며 전원/그라운드 패드로서 교대로 인출되고, 상기 바이패스 커패시터는, 범프리스(bumpless) 플립 칩 접속에 있어서 동일한 반도체 재료로 만들어진 커패시터 군을 포함하고, 상기 커패시터 군은 상기 전원/그라운드 패드에 접속되는 것을 특징으로 한다.
상기 미세 접속 패드는 상기 칩 주위에 2열로 배치되고 상기 패드는 신호와 그라운드의 패드 쌍을 형성하는 것을 특징으로 한다.
또한, 상기 범프리스 플립 칩 접속의 피치는 10㎛ 이하인 것을 특징으로 한다.
상기 범프리스 플립 칩은 상기 칩의 거의 전체 영역상에 배치되는 것을 특징으로 한다.
바람직 하기로는, 상기 패드는 외부 배선과 다른 칩의 수신기의 부하를 구동하기 위해 접속된 드라이버 회로에 접속된 신호 패드를 구비하고, 상기 신호 패드를 통해 접속된 상기 드라이버 회로에 접속하는 상기 바이패스 커패시터는 상기 내부 회로 커패시터 보다 더 큰 것을 특징으로 한다.
상기 경우에, 상기 바이패스 커패시터는 상기 칩 주위의 빈 공간, 커패시터 기판, 및 상기 신호 패드의 외부 영역 중의 어느 하나에 배치되고 상기 신호 패드는 칩의 중앙부에 배치되지 않는 것을 특징으로 한다.
또한, 상기 커패시터는 상기 칩의 재료와는 다른 재료로 구성된 커패시터 기판상에 형성되고, 그 경우에 상기 커패시터 기판은 SOI 커패시터 기판, 인트라-칩(intra-chip) 커패시터에 대해 거의 동일한 면적(사이즈)을 갖는 커패시터 매입 세라믹 기판, 및 커패시터 매입 플라스틱 박막 배선 기판 중의 어느 하나인 것을 특징으로 한다.
상기 조건에 있어서, 상기 커패시터는 분할도(degree of division)를 낮춤으로써 보다 큰 커패시터로서 형성되고, 반면에, 상기 각각의 커패시터에는 상기 커패시터보다 더 인출된 전극이 제공되는 것을 특징으로 한다.
본 발명에 있어서, 출력 트랜지스터의 공핍층에 의해 유발된 기생 용량 전하에 기인한 순간 스파이크 전류를 감소하도록 직류 저항기가 상기 출력 트랜지스터의 직전에 삽입되는 것을 특징으로 한다.
상기 경우에, 전원/그라운드의 특성 임피던스 및 직렬 저항의 합계는 신호선 특성 임피던스와 같거나 보다 더 작은 것을 특징으로 한다.
도 1은 본 발명의 원리를 설명하는 회로 구조를 도시하는 다이어그램.
도 2는 물의 배관 모델을 이용하여 본 발명의 원리를 비유적으로 설명하는 다이어그램.
도 3은 도 2에 도시된 시스템의 동작을 보다 상세하게 설명하는 다이어그램.
도 4는 도 2의 모델에 근거하여 변형된 모델의 동작을 설명하는 다이어그램.
도 5는 도 4에 도시된 모델에 대응하는 전자 회로를 등가적으로 설명하는 다이어그램.
도 6은 본 발명을 개념적으로 설명하는 회로도.
도 7은 도 6에 도시된 회로도의 등가 회로도.
도 8은 도 7에 도시된 등가 회로도를 보다 상세하게 도시하는 등가 회로도.
도 9는 도 8에 도시된 회로의 시뮬레이션 결과를 도시하는 다이어그램.
도 10은 본 발명의 실시예에 따른 회로 구조를 설명하는 입체 배선도.
도 11은 본 발명의 다른 실시예에 따른 회로 구조를 도시하는 평면도.
도 12는 도 11에 도시된 회로 구조의 변형예를 도시하는 또 다른 실시예에 관한 회로 구조도.
도 13은 본 발명의 또 다른 실시예에 따른 회로 구조를 도시하는 다이어그램.
도 14는 본 발명의 또 다른 실시예에 따른 회로 구조를 형성하는 경우에 사용하는 접속 방법을 도시하는 다이어그램.
도 15는 도 14에 도시된 접속 방법을 사용하여 접속된 배선 구조의 실시예를 도시하는 다이어그램.
도 16은 도 14에 도시된 접속 방법을 사용하여 접속된 배선 구조의 다른 실시예를 도시하는 다이어그램.
도 17은 상기 접속 방법을 사용하여 접속된 기판 및 칩을 보다 상세하게 도시하는 다이어그램.
본 발명의 실시예에 따른 반도체 집적 회로 및 회로 구조를 설명하기 이전에 본 발명의 이해를 용이하게 하기 위해 본 발명의 원리가 설명될 것이다.
전원/그라운드의 소스는 보통 칩의 외측에 위치하고 배선의 길이가 길어짐으로서 발생된 지연은 트랜지스터가 온 상태에 있는 경우에 전하 공급을 못하도록 한다. 이것이 고속 스위칭시의 문제점이다. 상기와 같은 문제는 소방 자동차가 화재 현장에 도달하는데 많은 시간이 걸리는 문제점에 대응한다. 즉, 소화전(fireplug)이 화재시에 화재 장소에 비치되어 있으면 사람들은 상기 소화전을 사용함으로써 빨리 대처할 수 있다.
상기 설명은 신호를 전송하는 트랜지스터의 전원/그라운드 접속부에 트랜지스터의 부하 커패시터, 즉 바이패스 커패시터(또한, 디커플링(decoupling) 커패시터라고도 함)의 부하 용량을 충분히 채울 정도로 전하 축적이 된다면 상기 문제점에 대처할 수 있다는 것에 대응한다. 축적된 전하량만이 트랜지스터 동작을 보장하는 최소 전위의 전압 강하에만 관련되는 양이 되지 않으면 안된다. 이것은 충분한 양의 물 또는 불길의 조기 진화를 위한 충분한 진화재가 있으면 양호한 화재의 경우와 유사하다.
전자 회로에 있어서, 20% 내의 전압 강하가 허용된다면, 예컨대 송신 트랜지스터의 총 축적 전하량을 5fF라고 가정하고 신호 수신 트랜지스터에 대해 동일한 방법으로 정의된 전하량을 5fF라고 가정하고 상기 송신 트랜지스터와 상기 수신 트랜지스터 사이에서 접속하는 배선 용량을 10fF라고 가정하면, 송신 트랜지스터의 전원/그라운드 접속부(엄격하게는 배선 길이는 물리적으로 0이다)는 Q = CV라는 식에 의해 20fF/0.2 = 100fF = 0.1pF의 바이패스 커패시터를 갖을 필요성이 있다.
본 발명에 따르면, 바이패스 커패시터의 배치와 구성은 부하로서의 수신 트랜지스터 및 전술한 원리에 따라 접속하는 전송 선로의 부하에 대한 전하 공급을 위해 개시되었다.
또한, 외부 전원으로부터 바이패스 커패시터를 통해 신호 발진 트랜지스터(드라이버)에 접속하는 전력 전송 배관이 신호를 전송하기 위한 전송 선로(branch :지선) 배관 보다 더 두껍다는 점이 중요하고, 상기한 것은 먼저 인용된 참조 문헌 1에서 이미 상세히 기술되었다. 이하에서는 전술한 문헌1에서 설명된 구성을 전제로 하여 본 발명의 회로 구조를 기술하지만 본 발명은 상기 구성에 반드시 한정되는 것은 아니다.
계속해서, 본 발명의 원리에 대해 첨부된 도면을 참조하여 보다 상세하게 기술할 것이다.
먼저, 도 1에 있어서, 트랜지스터에 의해 이루어진 드라이버 회로의 과도 반응에 대한 기술이 이루어질 것이다. 이상적인 MOS 트랜지스터(Q1)가 이상적인 입력 신호에 의해 온 상태가 되고 이때 온-상태 전류((Io) = Vdd/Ron)가 흐른다. 전원이 한 순간에 전류와 등가인 전하를 공급할 수 있는 경우에 전술한 현상이 생긴다. 트랜지스터의 스위칭 지연이 없다고 가정하면 다른 순간에 전류는 전송 선로로 흐르고 특성 임피던스에 등가인 저항을 수신하게 된다.
상기 조건에서의 등가 회로는 도 1의 중간단에 도시된다. 이 때, 온-상태 전류(IT= Vdd/(Ron+ Zo)가 흐른다. 전류(Io)는 보통 무시되고 전원이 IT의 흐르는 전하를 공급할 수 있는지가 논의의 대상이 된다. 전류는 전하의 이동량을 정의하고 전하량은 Q = 1 × t이다. 비록 공간적인 전하 밀도를 정의하기는 어렵지만 각 장소에서의 공간적인 전하 밀도는 상기 장소에서의 전압으로 된다. Vdd가 각 장소에서 보장되지 않는다는 점이 이미지상으로 명확해진다. 전원이 이상적이고 시간(tpd) 동안에 상기 조건이 유지된다고 가정하면 전송 선로의 전하량은 QT = IT× tpd로 표현된다.
그 후, 전류(IT)는 신규의 부하(RL)가 가해진다. 전송 선로는 충전이 완료되고 그에 따라 부하가 되지 않고, 도 1의 하단에서의 등가 회로가 된다. 즉, II= Vdd/(Ron+ RL)가 된다. IT에 흐르는 전류가 부하 내에서 조우하는 순간 상기 전류는 II가 된다. 이 경우에 IT〉II이면, 전하는 직접 반사되어 전송 선로에 되돌아 온다. 만일, IT〈 II이라면 음(negative)의 반사가 관측된다.
시간(2tpd)의 경과후, 전원은 상기 반사에 의한 영향을 받는다. 그러나, 상기 문제는 본 발명의 목적이 초기 상태의 문제점, 즉 과도 상태의 문제점을 완전히 해결하는 것이기 때문에 여기서는 언급하지 않는다. 그러나, 여기서 짚고 넘어갈 점은 제1의 문제점을 해결하는 것이 제2의 문제점을 개선하는 것으로 연결된다는 것이고, 그로인해 회로층에 대한 설계 마진을 증가하게 된다는 것이다.
도 1에 도시된 전자 회로에 있어서, 전술한 상태의 변경은 광속으로 일어난다. 종래 트랜지스터의 스위칭 속도는 전송 선로의 길이의 광속에 비해 조수의 밀물과 썰물처럼 너무 느리기 때문에 도 1에 도시된 바와 같은 시간 지연(lag)의 문제점을 인식할 수 없었다.
다음에, 본 발명의 이해의 돕기 위해 본 발명은 전하 밀도의 변경 상태를 비유적으로 설명하는 도 2를 참조하여 기술될 것이다.
도 2에 있어서, 물로 채워진 많은 수조(tank)가 배관을 통해 밸브에 연결되고 빈 배관은 밸브 하부를 통과하여 부하 배관에 접속되는 배관을 가정한다. 도 2에 도시된 수조가 공급 전원에 대응한다고 가정하면, 수조에 접속되는 배관, 밸브 셔터, 빈 공급 배관, 및 가는 배관의 부하는 도 1에 도시된 회로에서 전원 배선, 트랜지스터 게이트, 신호 배선, 및 부하에 각각 대응하게 된다. 도 2의 음영 부분은 물로 채워져 있으며 물은 밸브 직상까지 채워진다는 것을 나타내고 있다.
전원 선로는 배관의 두께가 동일, 즉, 신호선에 대한 특성 임피던스가 동일하다고 가정하는 경우에, 그 개념은 도 3에 도시된 바와 같다. 도 3을 참조하여, 이하에서는 수원(water source) 배관이 공급 배관에 대해 두께가 동일한 경우에 밸브가 열리는 순간 발생하는 현상을 기술하고 있다.
도 3에 도시된 바와 같이, 밸브가 열리는 순간 도 3의 최상단에 도시된 바와 같이 수원 배관의 밸브 직상까지의 물은 밸브의 하부까지 흐른다. 중력의 문제는 무시된다 하더라도 물은 수압이 0인 공간까지 확산된다. 밸브 직상의 수압은 당연히 떨어지게 된다. 떨어진 수압에 관한 정보는 압력이 전해지는 속도로 수조에 전달되지만 수원 배관은 길기 때문에 시간이 많이 걸린다. 압력 전달 속도는 음속과 같다. 물의 경우에, 상기 속도는 개략 1000m/s이다. 상기 시간 동안의 배관의 체적 감소를 보상하기 위해, 대상 부분(target part)의 물은 3차원적인 팽창을 요구한다. 특히, 대응하는 부분의 수압이 감소한다. 상부의 배관은 하부의 배관에 비해 두께가 동일하기 때문에 체적은 2배가 된다. 물은 고체처럼 팽창하지 않는다. 따라서, 도 3의 최하단에 도시된 바와 같이, 물의 흐름은 배관의 단면의 절반에 동등한낮은 흐름이 된다.
도 1에 도시된 전자 회로에서도 완전히 동일한 현상이 일어난다. 전자 밀도는 무한히(공기처럼) 변화될 수 있다. 따라서, 전송 속도가 광속이라는 것만을 고려 한다면 상기 현상은 도 3의 최상단에서 도시된 개념도를 참조하여 설명될 수 있다. 당연히, 전자 밀도, 즉, 절반으로 감소된 전압은 (1/2)Vdd이다. 비록 온-상태 전류(IT= Vdd/(Ron+ Zo))는 트랜지스터 특성에 따른다고 예측되었지만 2tpd까지의 시간 동안에는 전류((1/2)IT= (1/2)Vdd/(Ron+ Zo))만이 흐른다. 여기서, 전원 배선은 신호 배선에 관하여 길이 및 특성 임피던스가 동일하다. 선로의 tpd가 1ns이면, 1 GHz 클록(온 시간은 0.5ns 이하임)이 얻어진다. 위에서 자명하듯이, 전원 배선의 배관의 두께를 증가시킬 필요성, 즉 특성 임피던스를 낮출 필요성이 있다.
일본국 특허출원 2000-350904호(이하, 참조 문헌 2라고 한다)에 개시된 제1 및 제2의 효과를 달성하기 위한 원리가 상기에서 위에서 설명한 것이다. 본 발명은 상기 기본적인 구성을 가정하기 때문에 상기 개념은 도 4에 재차 도시된다.
도 4의 전자 회로를 보면, 체적이 작게 되는 만큼 전압의 저하가 작게 된다. 예컨대, 전원 배선의 특성 임피던스가 10Ω이고 신호 배선의 특성 임피던스가 50Ω이라고 가정하면, 10Ω의 트랜지스터 온-저항에서의 전압 감소는 ((50 + 10)/(10 + 10 + 50))Vdd= 0.857Vdd이다.
상기 내용은 도 5의 간단한 실시예에서 설명된다. 도 5에 있어서, 전원선 및그라운드선의 쌍은 전원/그라운드 쌍의 선로로서 도시되는 것으로서, 실제로는 칩상에 배치된 전원 및 그라운드 배선 패턴을 구비하고 있지만 분포 정수 소자 회로를 지시하는 원통 형상으로 표시된다. 도시된 전원/그라운드 쌍의 선로는 특성 임피던스(ZOps) 및 전송 지연(tpdps)을 갖는다고 가정한다. 동일한 방식으로 신호선은 분포 정수 소자 회로로서 또한 표시되는 것으로서, 특성 임피던스(Z0) 및 전송 지연(tpd)을 갖는다고 가정한다.
도 5에 있어서, 전류는 전원으로부터 인출된 전원/그라운드 쌍의 선로의 특성 임피던스(Z0ps)를 통해 흐른다. 따라서, 신호선 상에서의 Vdd× (Ron+ Z0)/(Ron+ Z0+ Z0ps)의 전압 강하는 전원/그라운드 쌍의 선로의 길이에 기인하여 전송 지연 시간(tpdps) 동안에만 발생하게 된다. 상기 시간에 대해서는 이하에서 더 상세히 설명될 것이다. t는 전압 강하가 일어나는 경우의 시간이라고 가정하고 tpd≥ tpdps이면, 전압은 0 〈 t 〈 tpdps를 충족하는 시간 동안에 강하한다. tpd≤ tpdps이면, 전압은 0 〈 t 〈 tpd를 충족하는 시간 동안에 강하한다. 지연 시간이 tpdps보다 더 낮은 tpd〈 t 〈 tpdps를 충족하면 전압 강하는 Vdd× (Ron+ RL)/(Ron+ RL+ Z0ps)으로 변하게 된다.
전원에 의해 감지된 전원/그라운드 쌍의 선로에서의 전압 강하를 보상하는 동작 시간이 존재하고 또한 그에 따른 전압 변동이 있어도, 계속적인 전압 변동에대한 설명은 본 발명이 초기 상태를 개선하는 것에 관한 것이기 때문에 생략할 것이다.
전원/그라운드 쌍의 선로의 특성 임피던스가 신호선의 특성 임피던스와 같고 트랜지스터의 온-저항이 그 특성 임피던스에 비해서 무시할 수 있다고 가정하면, (1/2)Vdd의 진폭이 먼저 수신기 단(receiver end)으로 흐른다. 수신기 단의 용량이 CMOS 게이트에서 수 fF의 용량을 갖는다면 거의 개방단(open end)이고 신호 에너지는 모두 반사된다고 여겨진다. CMOS 게이트에 의해 감지된 전압은 (1/2) × 2Vdd= Vdd가 된다. 이에 의해, 게이트에 보내진 신호는 정상으로 되고 상기 신호는 신호 전송 선로의 전송 선로 지연에 의해서만 전송된다.
몇몇의 신호선이 단일한 신호 전원/그라운드 쌍의 선로의 형태로 공급된다면, 전원/그라운드 쌍의 선로의 특성 임피던스는 신호선의 갯수분의 1의 특성 임피던스와 동등하거나 또는 보다 더 작다. 즉, 보다 양호하게는 Z0ps≤ Z0/N(여기서, N은 공유된 신호선의 갯수)이다. 상기는 인용 문헌 2에서 설명된 제2의 조건이다.
그렇다고 하더라도, 전원/그라운드 변동의 문제는 아직까지도 존재하고 트랜지스터 스위칭 지연에 관련된 이하의 여러 문제점이 해결되지 않는다.
제1의 문제점은 필요한 전하는 출력 신호를 넘어 존재하는 부하에 대해 공급될 수 없고 본 발명은 상기 문제를 해결하는 수단을 제공한다. 전하를 상기 부하에 공급하는 실시예로서, 신호선로에 대한 차지-업과 전술한 수신기의 게이트 커패시터에 대한 차지-업이 있다. 보다 낮은 전원/그라운드의 특성 임피던스는 보다 급속한 차지-업을 견딜수 있게 하고 전하 공급은 먼 전원으로부터 실제 기대될 수 없고 또한 반대의 과도 시간은 상기 시간 동안에 시작된다. 종래의 제품에 있어서, 바이패스 커패시터는 가능하다면 부하에 근접하게 배치되어 상기 문제을 해결하고 바이패스 커패시터는 종종 칩속에 일체화 된다(예컨대, 인텔사의 펜티엄(등록 상표) II, 펜티엄(등록 상표) III, 및 펜티엄(등록 상표) 4).
그러나, 종래의 제품에 있어서, 전원/그라운드는 적절히 선로로서 처리되지 않고 그에 따라 기생 인덕턴스(Lc)가 짧은 배선에도 불구하고 높아지고 그에 의해 상기한 문제점은 완전히 해소되지 않는다(바이패스 커패시터의 용량은 펜티엄(등록 상표) III의 공보에서 게이트는 100㎛ 이하임).
본 발명에 따르면, 칩내에 일체화 된 전송 선로는 기생 인덕턴스가 역시 고려되는 경우에 매우 효과적이다. 도 6에 있어서, 본 발명의 개념적인 구조가 개시되어 있다. 상기 다이어그램으로부터, 보다 효과적인 인트라-칩(intra-chip) 바이패스 커패시터(Cp)가 매입된 구조는 전원/그라운드 쌍의 전송 선로를 채택하는데 추가로 사용된다.
더욱, 상세하게는, 도 6에 도시된 회로 구조는 전원/그라운드 쌍의 전송 선로(20)과 칩(21)을 포함한다. 전원/그라운드 쌍의 전송 선로(20)의 한쪽 끝은 전원(22)에 접속되고 다른 끝은 칩(21) 내에 배치된다. 전원/그라운드 쌍의 전송 선로(20)의 도시된 전력선은 칩(21) 내에서 입력 신호에 반응하여 동작하는 다수의 드라이버 회로(25)에 접속된다. 또한, 칩(21) 내에는 드라이버 회로(25) 이외에 다수의 수신기 회로(26)가 제공된다. 드라이버 회로(25) 및 수신기 회로(26)는 인트라-칩 신호 전송 선로(27)를 경유하여 서로 각각 접속된다.
상기 예에 있어서, N개의 인트라-칩 신호 전송 선로(27)가 배치되고 각각의 전송 선로는 특성 임피던스(Z0) 및 전송 지연(tpd)을 갖는다고 가정한다. 한편, 전원/그라운드 쌍의 전송 선로(20)은 특성 임피던스(Z0ps) 및 전송 지연(tpdps)을 갖고 전원/그라운드 쌍의 전송 선로(20)의 특성 임피던스(Z0ps)는 a(1/N)Z0 보다 더 높지 않도록 설정된다고 가정한다(여기서, a는 N개의 인트라-칩 신호 전송 선로(27)가 동시에 액세스 되지 않는 것을 고려하여 결정된 실행 액세스에 등가인 계수이고, a 〈 1 이다).
더욱이, 칩(21)의 전원/그라운드 쌍의 전송 선로(20)는 전술한 바와 같이 바이패스 커패시터(Cp)에 접속되고 전원/그라운드 쌍의 전송 선로(20)는 기생 인덕턴스(Lc)를 포함한다고 가정한다.
이후에는, 전원/그라운드 쌍의 전송 선로(20) 및 신호 선로(27)의 특성 임피던스(Z0ps, Z0)를 변수로 하여 시뮬레이션이 실행된다. 이 경우에, 드라이버 회로(25) 및 수신기 회로(26)의 트랜지스터는 MOS 트랜지스터를 포함하고 전송측, 즉 드라이버 회로(25)에서의 트랜지스터의 온-저항은이고 게이트 용량(COX) = bεoxLW/tOX는 5fF라고 가정한다.
이 경우에, L, W, tOX, εox, k, b, VG, VDD및 VT는 게이트 길이(0.18㎛), 게이트 폭(0.5㎛), 실효 게이트 산화막 두께(0.0015㎛), SiO2의 유전 상수(4 × 8.854 × 10-12F/m), 트랜지스터의 게인 요소(0.001), 기생 용량에 대한 게이트 실효 면적비( = 2.3), 게이트 전압(0.5V), 1. 5V, 및 임계 전압(수신기에서 0.25V)를 각각 나타낸다.
신호 전송 시간이 25ps이고 신호선의 지연 시간은 무시할 수 있고 선로(C1)의 기생 용량이 10fF이고 수신기(Cr)의 게이트 용량이 5fF라고 가정하면, 도 6에 도시된 등가 회로는 도 7에 도시된 바와 같다. 도 7에 도시된 등가 회로에 기초하여 신호 선로(27) 및 전원/그라운드 쌍의 전송 선로(20)의 특성 임피던스(ZOps, Z0)를 변화시킴에 따라 필수 구조의 전체적인 개념이 상기 시뮬레이션의 결과에 따라 여기에서 규정된다.
표 1은 시뮬레이션 결과를 나타낸다.
조건 1 및 조건 2는 전원/그라운드 쌍의 전송 선로(20)의 특성임피던스(ZOps)가 2개의 인트라-칩 신호 전송 선로(25)의 특성 임피던스(Z0) 보다 더 높은 경우에 사용된다. 반면에, 조건 3 및 조건 4는 전원/그라운드 쌍의 전송 선로(20)의 특성 임피던스(ZOps)가 2개의 인트라-칩 신호 전송 선로(25)의 특성 임피던스(Z0) 보다 더 낮은 경우에 사용된다. 위에서 자명하듯이, 조건 3 및 조건 4는 본 발명의 필요 조건을 만족한다. 반면에, 조건 2는 기생 용량(Lc)에 대한 본 발명의 필요 조건을 만족한다.
도 8에 있어서, 시뮬레이션을 위해 사용된 상세한 회로 구조가 도시된다. 여기서, 2개의 신호 전송 선로는 단일한 전송 선로에 의해 표시된다. 도 7과 도 8의 비교로부터 자명한 바와 같이, 바이패스 커패시터(Cp)는 도 8의 기생 인덕턴스(Lc)를 변경하기 위해 60fF로 설정된다.
도 9는 표 1의 조건 1, 2, 3, 및 4에서 도 8에 도시된 회로 구조에서의 시뮬레이션 결과를 도시한다. 도 9에 있어서, 상부단에서의 전류 변화 및 하부단에서의 전류 변화가 각각 도시된다. 도 9에 도시된 바와 같이 전류 및 전압에 있어서 비록 약간의 공명이 조건 3 및 조건 4에서 관찰되었지만 상기 공명 에너지의 레벨은 실제로는 삽입된 배선 저항에 의해 흡수된다. 그라운드 변동은 회로 시뮬레이션에 의해서는 할 수 없기 때문에 공급 전압 강하에 주의를 기울였다. 도 9에 도시된 출력 결과는 표 2에 표시되어 있다. 상기 조건은 조건 4, 조건 3, 조건 2, 및 조건 1의 순서로 양호하다.
전원/그라운드쌍의 선로의 특성 임피던스는 부하 선로의 특성 임피던스(ZOps) 보다 더 낮은 것이 바람직하고 바이패스 커패시터상의 기생 인덕턴스(Lc)가 낮으면 양호하다.
표 2로 부터 자명한 바와 같이, 조건 3 또는 조건 4에서의 시뮬레이션의 입력 상승시에 25ps 이하가 관측되었고 펄스와 등가인 주파수(f)는 0.35/25ps = 14 GHz이다. 상기 결과는 14 GHz에서 스위칭이 실제적으로 가능하고 전류 기술에 의해 달성된 결과보다 훨씬 뛰어나다는 것을 보여주고 그로 인해 본 발명은 고속의 동작에서 매우 효과적이라는 것이 자명하다.
또한, 조건 2에서와 같이, 상기 특성은 바이패스 커패시터(Cp)의 인덕턴스(Lc)를 감소함으로써 개선된다. 따라서, 본 발명에 따른 바이패스 커패시터(Cp)의 인덕턴스(Lc)를 감소하는 구성에 대한 제안이 또한 가능해진다.
도 8에 도시된 등가 회로에서, 전원/그라운드 쌍의 선로의 전송 지연을 100ps로 가정되었지만, 유전율이 4인 절연물을 구비한 선로에서는 상기 전송 지연은 15mm의 배선 길이에 등가이다. LSI 패키지 핀의 주변에 바이패스 커패시터를 배치하기만 하면 상기 경우에 전원으로서 기능할 수 있다.
도 8에 있어서, 바이패스 커패시터로부터 전송 선로를 경유하여 트랜지스터까지 배선된다고 가장하면, 50pH의 기생 인덕턴스만의 양호한 전원 선로가 개시된다. 동일한 논리가 그라운드에 대해서도 적용된다. 부하 용량(C1)의 2배인 바이패스 커패시터의 60fF의 용량(Cp)은 2 셋트의 드라이버에 부착되고 상기 제안에서 실현 가능한 5nH 및 10pH의 극도로 높은 기생 인덕턴스가 상기 효과를 관찰하는데 인가된다. 전송 선로에 대해 이번 제안에서의 설정값인 5Ω 및 전송 선로로서 그다지 고려하지 않은 경우에 관찰된 100Ω을 가정한다. 당연히, 100Ω의 경우에 기생 인덕턴스는 50pH 처럼 낮지 않고 수 nH의 지독한 상태에 놓여진다. 그러나, 낮은 기생 인덕턴스는 비교를 위해 직접 사용된다. 전원/그라운드의 기생 인덕턴스의 증가는 전원 공급 시간의 지연을 가속화 한다. 그에 따라, 바이패스 커패시터(Cp)의 영향은 증가한다. 본 발명에 따르면, 바이패스 커패시터의 낮은 기생 인덕턴스(조건 2 및 조건 4)는 상기 상황을 대체하기 위해 유효하다.
위에서 시뮬레이션 결과를 전부 기술하였지만, 바이패스 커패시터는 유닛 회로 그룹으로의 지선(branch) 직전의 전원/그라운드 배선 위치에 매입되고 바이패스 커패시터(Cp)의 상기 바이패스 커패시터(Cp)의 용량은 트랜지스터를 포함하는 유닛 회로(메모리 유닛 및 논리 게이트) 그룹을 구비하는 반도체 집적 회로에서 (수신단 게이트 용량 + 상기 배선 용량)/(상기 유닛의 갯수)와 동일하거나 보다 더 작다.더욱 상세하게는 단일한 바이패스 커패시터가 회로 그룹에 매입되는 경우에 용량(Cp)는 유닛의 갯수(N)에 따라 증가하고 그것은 이하의 식을 만족하기 위해 설정되는 것이 효과적이다.
CP≤ a × N × (b + c)
여기서, b는 수신단 게이트 용량이고 c는 그 배선 용량이고, a는 실행 액세스(a 〈 1)에 대응하는 계수이다. 도 8에 있어서, b는 5fF이고 c는 10fF이다. 여기서, n이 1 내지 10의 사이의 범위에서 선택되면 양호하다. 또한, 바이패스 커패시터 기능은 이후에 기술되는 바와 같이 전원/그라운드 배선부의 일부를 넓힘으로써 동등하게 달성될 수 있고 그에 따라 포저티브한(positive) 방법으로 바이패스 커패시터를 구성할 필요는 없다.
칩속으로의 전원/그라운드의 배선을 공급하는 방법으로서, 소위 코플래너 웨이브가이드(coplanar waveguide)법이 전송 선로로 채택된다. 예컨대, 0.25㎛ 공정에서 제조된 인텔 펜디엄(등록 상표) II 칩에서, 제5의 층(최상부 층)의 전원/그라운드 배선은 피치 폭이 2.56㎛ 이다. 그러나, 상기 선로는 전원/그라운드 배선의 특성 임피던스를 50Ω 보다 더 작게 낮추는데는 사이즈의 비실용성이라는 문제점이 있다.
상기와 같은 상황하에서, 본 발명은 도 10에 도시된 바와 같은 적층된 쌍의 선로가 용량을 증가하도록 사용되는 구성을 채택하고 그에 따라 50Ω 보다 더 작게 특성 임피던스를 낮춘다.
도 10에 있어서, 본 발명에 따른 적층된 쌍의 선 구성은 더욱 상세히 기술될 것이다. 도시된 실시예는 복수의 층 내의 전원/그라운드 쌍의 구성을 도시한다. 여기서, 전원/그라운드 쌍을 제외한 기판, 구성 요소는 단순화를 위해 생략되었다. 넓은 전원선(31a)은 도 10의 최상층에 배치되고 복수의 좁은 전원선(31b)은 넓은 전원선(31a)의 양 측상에 배치된다. 또한, 넓은 전원선(31a)과 같은 넓은 그라운드선(32a)은 넓은 전원선(31a)의 하부층상에 위치하여 넓은 전원선(31a)과 대향하게, 즉 적층되게 된다. 복수의 좁은 그라운드선(32b)은 넓은 그라운드선(32a)의 양 측상에 또한 배치되고 상기 좁은 그라운드선(32b)은 상부 전원선(31b)에 대향하게 놓여진다.
도시된 실시예에서, 넓은 전원선(31a)은 플러그(33a)를 경유하여 넓은 그라운드선(32a) 하부의 층에 배치된다. 하부측 전원층(31c)은 넓은 전원선(31a)보다 더 협소하다. 반면에 그라운드층(32a)은 플러그(33b)를 경유하여 하부측 전원층(31c) 하부의 층에 배치된 하부측 그라운드층(32c)에 전기적으로 접속되고 하부측 그라운드층(32c)은 하부측 전원층(31c)에 대향하게 놓여진다.
상기와 같이 하여, 전원/그라운드 쌍의 용량은 넓은 전원층을 사용함과 더불어 전원 및 그라운드선의 적층 구조를 사용함으로써 증가된다. 그에 따라, 전원/그라운드 쌍을 위해 필요한 특성 임피던스는 실현될 수 있다.
전술한 층 구조가 위상의 어긋남(lag)에 기인한 손실를 야기하고 긴 어프로치 방식이 인트라-칩 적층 쌍의 선로에서 조차 필요하다면, 바이패스 커패시터는 가능하다면 트랜지스터에 근접하고 그에 따라 이상적으로 칩내에 매입된다.
적층된 쌍의 선로가 사용되는 경우에 선로의 총 갯수가 증가하더라도 공급 에너지는 전술한 바와 같이 증가한다. 따라서, 단일한 쌍의 층 또는 최대 2 쌍의 층이 만족된다.
도 11에 있어서, 본 발명의 다른 실시예에 따른 회로 구조는 도 10에 도시된 계층적 구성에서 최하위 플러그(33b)와 같이 플러그(40)를 경유하여 전원/그라운드 배선에 대한 접속으로 소요의 용량을 달성할 수 있다. 특히, 도 11에 도시된 회로 구조는 칩상에 전원선(41) 및 2차원적으로 전원선(41)으로부터 분리되어 배치된 그라운드선(42)을 포함한다.
NMOS(43) 및 PMOS(44)는 그라운드선(42) 및 전원선(41) 사이의 칩 영역에서 형성된다. NMOS(43)의 소스는 그라운드선(42)에 접속되고 PMOS(44)의 소스는 전원선(41)에 접속된다. NMOS(41) 및 PMOS(42)의 게이트는 입력 터미널(45)에 공통으로 접속되고 NMOS(41)의 드레인 및 PMOS(42)의 드레인은 출력 터미널(46)에 전기적으로 접속된다. 단일한 층이 상기 실시예에서 도시되었지만 많은 갯수의 장치(도시되지 않음)는 반도체 집적 회로에서 인버터와 함께 보통 집적화된다.
더욱이, 전원선(41) 및 그라운드선(42)은 도 10에 도시된 동일한 방법으로 다층 구성에서 형성되고 전원선(41) 및 그라운드선(42)은 적층된 구성에서 다른 층상에서 그라운드선 및 전원선상에 적층된다. 전원선(41) 및 그라운드선(42)은 플러그(40)를 경유하여 다른 층상에서 전원선 및 그라운드선에 전기적으로 접속된다.
상기 도시된 예에서, 다른 층상의 전원선 또는 그라운드선에는 이점 쇄선으로 도시된 바와 같이 넓은 전극부(47)가 제공되고, 소요의 용량이 넓은 전극부(47)로부터 소요의 용량이 획득되도록 구성된다. 상기로부터 자명하듯이, 도시된 구조로 인해 소요의 용량은 넓은 전극부(47)에 의해서만 달성되게 된다. 또한, 다른 유닛에서 넓은 전극부(47)를 배치함으로써 도 6에서 기술된 전원/그라운드 쌍의 특성 임피던스를 달성하는 것이 가능하게 된다.
도 12에 있어서, 커패시터는 도 11에 도시된 NMOS(41) 및 PMOS(42)로 형성된다. 커패시터는 NMOS(43)의 드레인 및 PMOS(44)의 소스를 확산층(48, 49)을 각각 경유하여 전원선(41) 및 그라운드선(42)에 접속함에 의해 큰 용량을 획득하도록 구성된다. PMOS(44)의 소스 및 게이트는 NMOS(43)의 게이트 및 소스에 각각 접속된다. 따라서, 소요의 용량 및 특성 임피던스는 특별하게 설계된 게이트 용량을 갖는 바이패스 커패시터를 배치함으로써 또한 얻을 수 있다.
도 13에 있어서, 바이패스 커패시터로서 DRAM에서 사용하기 위한 커패시터를 사용하는 본 발명의 또 다른 실시예에 따른 회로 구조의 실시예가 도시된다. 특히, 온 상태를 항상 유지하는 액세스 트랜지스터(51)는 P형 기판(52)에 배치된다. 액세스 트랜지스터(51)는 2개의 N형 확산 영역(53) 및 게이트 영역에 위치한 게이트 전극(54)를 구비하고, 상기 게이트 전극(54)은 워드선에 접속된다. 상기 실시예에서, 워드선에는 액세스 트랜지스터(51)를 온 상태로 하는 신호가 항상 주어진다.
더욱이, 각각의 확산 영역(53)에는 플러그(55, 56)가 제공되고 상기 플러그(55)는 비트선(57)에 접속되고 비트선(57)은 상부층, 즉 전원층에 전기적으로 접속된다.
또한, 플러그(57)는 DRAM 커패시터와 동일한 구성을 갖는 바이패스 트랜지스터(60)에 접속된다. 바이패스 트랜지스터(60)는 하부 전극(61), 상부 전극(62), 및 상기 하부 전극(61)과 상기 상부 전극(62) 사이에 배치된 고 유전체층(63)을 구비한다.
도 14에 있어서, 본 발명의 또 다른 실시예에 따른 회로 구조에 대한 설명이 이루어질 것이다. 도시된 실시예에서, 반도체 칩(71)은 범프리스(bumpless) 슈퍼 접속 기술을 사용하여 매입된 커패시터부와 함께 기판(72)에 접속된다. 상기 경우에, 칩의 활성층 및 배선층(73)은 반도체 칩(71)상에 형성되고, 커패시터부(74) 및 기판 배선부는 기판(72)상에 배치된다. 칩(71)을 기판(72)에 접속하기 위한 범프리스 슈퍼 접속 기술은 JP-A 제2000-299379호 공보에 개시되어 있기 때문에 설명하지 않는다. 보다 양호한 시뮬레이션 결과는 저항기(resistor)를 도시된 구조의 칩(71)또는 기판(72)에 삽입함으로써 달성된다는 것이 이미 확인되었다. 상기 경우에, 저항기는 게이트 채널 저항기 및 확산층 저항기와 같은 반도체 저항기 이거나 또는 박막 저항기 일 수도 있다.
도 15에 있어서, 도 14에 도시된 구성이 보다 상세하게 기술될 것이다. 상기 도시된 실시예에서, 적층된 쌍으로 된 선로(75)는 칩(71)의 측면에 배치되고 적층된 쌍으로 된 선로(76)는 기판(72)의 측면에 또한 배치된다. 적층된 쌍의 선(75, 76)은 전술한 전원/그라운드 쌍의 선로를 형성한다. 도시된 실시예에서, 적층된 쌍의 선(75, 76)은 직각으로 교차하도록 배치되고 범프리스 슈퍼 접속 기술에 의해 플러그(77) 경유하여 서로 접속된다.
도 16에 있어서, 적층된 쌍의 선로(75, 76)가 서로 수직으로 대향 배치되도록 위치하고 병렬로 배치된다는 점을 제외하고는 도 15에 도시된 바와 동일한 구성이 도시되어 있다.
도 17에 있어서, 범프리스 슈터 접속의 샘플 단면이 이하에서 도시될 것이다. 칩(71)에 있어서, 인트라-칩 전원선(71a) 및 인트라-칩 그라운드선(71b)은 적층된 쌍의 형태로 배선된다. 반면에, 인트라-기판 전원선(72a) 및 인트라-기판 그라운드선(72b)은 기판(72)에 배치된다. 상기 예에서, 매입된 커패시터는 기판(72)의 인트라-기판 그라운드선(72b)의 일부 및 인트라-기판 전원선(72a)의 일부 내에 배치되고 상기 관계에서 고 유전체(83)는 인트라-기판 전원선(72a)의 일부와 인트라-기판 그라운드선(72b)의 일부 사이에 배치되다. 또한, 칩(71)에서의 각각의 선로는 플러그(84)를 경유하여 기판내에서 전원/그라운드 적층 쌍의 선에 접속된다. 상기 사이의 접속이 플러그에 의해 연속적으로 도시되어 있지만, 범프리스 슈터 접속 기술이 그들 사이의 경계 접속을 위해 사용되고 더미 배선층(85)이 플러그가 사용되지 않는 영역에서의 접속을 보장하기 위해 사용될 수 있다. 또한, 플러그는 상기 플러그 내에서 배치되고 기판에서의 커패시터는 플러그에 의해 접속된다. 고 유전체(83)는 상기 예에서 대향 영역을 감소하기 위해 커패시터에 대해 사용하지만 정상의 유전성 커패시터가 당연히 사용될 수 있다. 더미 접솟 배선(85)이 상기 구성에서 커패시터 전극으로서 사용될 수 있다.
전술한 바와 같이, 최상위 층에서의 전원/그라운드 쌍의 층은 제조 공정에서 소형화에 관계없이 전기 에너지 제어 조건하에서 스프립의 형태인 넓은 선을 포함한다. 배선 피치는 수 ㎛이다. 상기 피치에 대응하는 외부 접속 패드가 도 15 및도 16에 도시된 바와 같이 형성되면, 동일한 효과가 칩내에 바이패스 커패시터를 배치하는 대신에 장착 기판에 커패시터를 매입함에 의해 달성될 수 있다. 상기 경우에, 범프리스 슈퍼 접속 기술이 전술한 바와 같이 사용되면 양호하다. 또한, 2 내지 10㎛ 범위내의 플러그 피치 또는 범프 피치를 선택하면 양호하다. 기판에 매입된 바이패스 커패시터는 Si 기판이라면 동일한 방법으로 구성될 수 있다. 알루미나, 폴리마이드, 또는 벤조사이클로부탄으로 이루어진 절연 기판이라면, 모든 종류의 종래 커패시터 구성이 예컨대, 금속 전극 커패시터 또는 다층 커패시터와 같은 것이 채택될 수 있다.
더욱이, 다양한 커패시터가 드라이버 회로에 배치되면 본 발명에 따른 바이패스 커패시터는 가변 커패시터에 대해 동작시에 상보적이 되도록 구성될 수 있다. 더욱 상세하게는 상보적인 동작은 도 12에 도시된 바와 같이 구성되고 인버터와 동일한 크기를 갖는 바이패스 커패시터를 사용함으로써 실현 가능하다.
본 발명의 전술한 구성에 따르면 빠른 동작이 요구되는 경우에도 트랜지스터 게이트 회로의 특성이 억제되지 않도록 전원/그라운드의 전하 공급 능력을 충분히 보장할 수 있는 반도체 집적 회로 및 회로 구조를 제공할 수 있다.
본 발명은 몇몇의 실시예와 관련하여 기술되었지만, 본 발명을 실시하는 본 분야의 당업자에게 본 발명의 본질을 벗어남이 없이 다양한 변형 등이 가능할 것이다.

Claims (30)

  1. 칩내에 드라이버 회로 및 전원/그라운드 선로 구조를 포함하는 회로 구조에 있어서,
    상기 전원/그라운드 선로는 상기 드라이버 회로에 인접하도록 전원-그라운드 접속 회로로서 소정의 용량을 갖는 용량 소자에 접속되는 것을 특징으로 하는 회로 구조.
  2. 제1항에 있어서,
    상기 소정의 용량은 상기 드라이버 회로의 기생 용량 보다 더 큰 것을 특징으로 하는 회로 구조.
  3. 제1항에 있어서,
    상기 용량 소자는 동작시에 상기 드라이버 회로의 용량 소자와 상보적이도록 상기 드라이버 회로에 접속되는 것을 특징으로 하는 회로 구조.
  4. 제1항에 있어서,
    상기 소정의 용량은 적어도 드라이버 회로의 축적 전하 또는 상기 회로 구조의 총 기생 용량과 동등하거나 보다 더 큰 것을 특징으로 하는 회로 구조.
  5. 제4항에 있어서,
    상기 용량 소자는 pn 확산 커패시터와 전극 커패시터 중의 적어도 하나를 포함하는 것을 특징으로 하는 회로 구조.
  6. 제1항에 있어서,
    트랜지스터를 포함하는 유닛 회로가 칩내에서 상기 전원/그라운드 선로에 접속되는 구성을 더 포함하고,
    상기 전원/그라운드 선로의 특성 임피던스는 상기 드라이버 회로를 통해 신호를 전송하기 위한 신호 전송 선로의 특성 임피던스보다 더 낮은 것을 특징으로 하는 회로 구조.
  7. 반도체 집적 회로에 있어서,
    칩내에 트랜지스터를 구비한 복수의 유닛 회로를 포함하는 유닛 회로군(circuit group)과,
    상기 칩내에 배치되고 상기 유닛 회로군에 전원을 공급하는 전원/그라운드 배선부를 포함하고,
    상기 전원/그라운드 배선부는 상기 유닛 회로군의 브랜치(branch) 직전의 위치에 용량 조정부를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 용량 조정부는 상기 용량이 상기 유닛 회로군의 용량 보다 더 크게 되도록 구성되는 배선부인 것을 특징으로 하는 반도체 집적 회로.
  9. 제7항에 있어서,
    상기 전원/그라운드 배선부는 적어도 하나의 바이패스 커패시터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서,
    상기 전원/그라운드 배선부의 상기 바이패스 커패시터는 (수신단 게이트 용량 + 상기 전원/그라운드 배선부의 배선 용량)/(유닛의 갯수) 보다 더 크지 않는 것을 특징으로 하는 반도체 집적 회로.
  11. 제9항에 있어서,
    단일한 바이패스 커패시터가 상기 유닛 회로군 내에 매입되는 경우에, 상기 바이패스 커패시터의 용량(Cp)은 N이 유닛의 갯수라는 조건에서, Cp≤ a × N × (수신단 게이트 용량 + 상기 커패시터의 배선 용량)으로 표시되고,
    a는 동시에 액세스 되지 않으며, a 〈 1 이라는 것을 고려하여 정해진 실행 액세스와 동등한 계수인 것을 특징으로 하는 반도체 집적 회로.
  12. 제11항에 있어서,
    상기 바이패스 커패시터의 용량(Cp)은 상기 수신단 게이트 용량이 bfF이고 상기 배선 용량이 cfF라면, CT≤ a × N × (b + c)fF로 표시되고,
    N = 1을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  13. 제11항에 있어서,
    상기 유닛 회로군을 형성하는 각각의 유닛은 복수의 기억용 메모리 셀을 포함하는 메모리인 것을 특징으로 하는 반도체 집적 회로.
  14. 제13항에 있어서,
    상기 바이패스 커패시터의 용량(Cp)은 각각의 메모리 셀의 셀 용량 보다 더 큰 것을 특징으로 하는 반도체 집적 회로.
  15. 제14항에 있어서,
    유닛의 갯수(N)는 1 내지 10의 범위 내에 있는 것을 특징으로 하는 반도체 집적 회로.
  16. 제15항에 있어서,
    상기 바이패스 커패시터의 용량(Cp)는 각각의 메모리 셀의 상기 셀 용량 보다 수 배가 되도록 선택되는 것을 특징으로 하는 반도체 집적 회로.
  17. 제14상에 있어서,
    상기 바이패스 커패시터는 유닛 회로마다 배치되거나 1/(상기 유닛 회로의 갯수) 만큼의 바이패스 커패시터가 칩 내에 배치되는 것을 특징으로 하는 반도체 집적 회로.
  18. 제11항에 있어서,
    미세 접속 패드가 상기 칩의 전체 영역상에 배치되며 전원/그라운드 패드로서 교대로 인출되고,
    상기 바이패스 커패시터는, 범프리스(bumpless) 플립 칩 접속에 있어서 동일한 반도체 재료로 만들어진 커패시터 군을 포함하고, 상기 커패시터 군은 상기 전원/그라운드 패드에 접속되는 것을 특징으로 하는 반도체 집적 회로.
  19. 제18항에 있어서,
    상기 미세 접속 패드는 상기 칩 주위에 2열로 배치되고 상기 패드는 신호와 그라운드의 패드 쌍을 형성하는 것을 특징으로 하는 반도체 집적 회로.
  20. 제18항에 있어서,
    상기 범프리스 플립 칩 접속의 피치는 10㎛ 이하인 것을 특징으로 하는 반도체 집적 회로.
  21. 제20항에 있어서,
    상기 범프리스 플립 칩은 상기 칩의 거의 전체 영역상에 배치되는 것을 특징으로 하는 반도체 집적 회로.
  22. 제18항에 있어서,
    상기 패드는 외부 배선과 다른 칩의 수신기의 부하를 구동하기 위해 접속된 드라이버 회로에 접속된 신호 패드를 구비하고,
    상기 신호 패드를 통해 접속된 상기 드라이버 회로에 접속하는 상기 바이패스 커패시터는 상기 내부 회로 커패시터 보다 더 큰 것을 특징으로 하는 반도체 집적 회로.
  23. 제22항에 있어서,
    상기 바이패스 커패시터는 상기 칩 주위의 빈 공간, 커패시터 기판, 및 상기 신호 패드의 외부 영역 중의 어느 하나에 배치되는 것을 특징으로 하는 반도체 집적 회로.
  24. 제22항에 있어서,
    상기 신호 패드는 상기 칩의 중앙부에 배치되지 않는 것을 특징으로 하는 반도체 집적 회로.
  25. 제18항에 있어서,
    상기 커패시터는 상기 칩의 재료와는 다른 재료로 구성된 커패시터 기판상에 형성되는 것을 특징으로 하는 반도체 집적 회로.
  26. 제25항에 있어서,
    상기 커패시터 기판은 SOI 커패시터 기판, 인트라-칩(intra-chip) 커패시터에 대해 거의 동일한 면적을 갖는 커패시터 매입 세라믹 기판, 및 커패시터 매입 플라스틱 박막 배선 기판 중의 어느 하나인 것을 특징으로 하는 반도체 집적 회로.
  27. 제26항에 있어서,
    상기 커패시터는 분할도(degree of division)를 낮춤으로써 보다 큰 커패시터로서 형성되는 것을 특징으로 하는 반도체 집적 회로.
  28. 제27항에 있어서,
    상기 각각의 커패시터에는 상기 커패시터보다 더 인출된 전극이 제공되는 것을 특징으로 하는 반도체 집적 회로.
  29. 제27항에 있어서,
    출력 트랜지스터의 공핍층에 의해 유발된 기생 용량 전하에 기인한 순간 스파이크 전류를 감소하도록 직류 저항기가 상기 출력 트랜지스터의 직전에 삽입되는 것을 특징으로 하는 반도체 집적 회로.
  30. 제29항에 있어서,
    전원/그라운드의 특성 임피던스 및 직렬 저항의 합계는 신호선 특성 임피던스와 같거나 보다 더 작은 것을 특징으로 하는 반도체 집적 회로.
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