KR20000045460A - 정전기 방전 보호를 위한 반도체소자 - Google Patents

Abstract

본 발명은 정전기 방전 보호를 위한 반도체소자에 관한 것으로,로우 레벨에서 노이즈성 신호에 의한 정전기 방전 보호를 위한 반도체소자에 있어서, 상기 삼중웰 구조의 데이터 출력 버퍼 트랜지스터의 불순물 접합영역이 입력단자에 연결될 때 상기 트랜지스터의 하측에 정공의 확산을 방지하는 확산장벽층이 구비되고, 상기 확산장벽층에 Vcc 신호 입력 단자가 연결되어 상기 확산장벽층이 로우 레벨의 입력 단자 쪽으로 확산되는 현상을 방지하여 불순물 접합 부분이 파괴되는 현상을 없앰으로써 소자의 오동작 유발을 억제하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

정전기 방전 보호를 위한 반도체소자

본 발명은 정전기 방전 보호를 위한 반도체소자에 관한 것으로, 특히 고밀도 메모리 트랜지스터 제조기술에 관한 것으로 입력단자에 원하지 않는 잡음 ( noise ) 성 고전압이 인가시 소자의 오동작을 방지할 수 있는 트랜지스터에 관한 것이다.

우리가 사용하는 메모리 ( memory ) 소자중 디램 ( dynamic random access memory, 이하에서 DRAM 이라 함 ) 은 입력단자가 여러 가지가 있는데 크게 3가지로 분류된다. 먼저, 데이트가 입축력되는 I/O 단자가 있고 기억소자 ( memory cell ) 의 주소를 결정하는 어드레스 ( address ) 단자, 그리고, 모든 신호를 제어하는 컨트롤 ( control ) 단자가 있다.

일반적으로 메모리 소자는 전기적으로 로우 ( low ) 또는 하이 ( high ) 의 두가지 상태를 입력 종류로 인식한다. 즉, 0 V 에 가가운 입력전압은 로우로 인식각하고 어느 정도의 전압이상, 즉 2.0 또는 그 이상의 전압은 하이로 인식하여 회로가 동작하게 된다.

도 1 은 메모리 소자의 입력 단자에 인가되는 전형적인 입력 파형으로서, 로우를 0 V 로 하고 2.5 V 를 하이로 하여, 주기로서 펄스 타임 ( pulse time ) 이 t 인 주파수에 따라 로우 투 하이 ( low to high ) 또는 하이 투 로우 ( high to high ) 파형이 바뀌게 되는 것이다.

그러나, 이러한 파형은 여러 가지 이유로 잡음 ( noise ) 을 타게 되어 도 2 에 나타난 것처럼 정상적인 파형의 형태를 보이다가 어느 순간에 노이즈성 파형이 발생하여 메모리 소자의 입력 단자에 인가되어서는 안되는 전압이 인가되게 된다. 여기서, 노이즈 전압은 하이로 인식되는 전압보다 훨씬높은 전압으로 가정한 것이다.

이와같이 입력단자에 짧은 순간이나마 고전압이 인가되면 다음 로우를 나타내는 파형에 영향을 끼쳐 소자가 오동작을 일으키게 되는 것이다.

즉, 도 1 에서와 같이 정상적인 전압 파형이 들어오면 t1 일때는 정확히 0 V 가 정확히 인가되어 소자가 로우로 인식하는데 문제가 없지만 도 2 에서와 같이 비정상적인 파형이 인가되면 로우 입력 인식 구간인 t2 일 때 0 V 가 정확히 나와야 하지만 입력 신호가 0 V 보다 큰 전압으로 인식되어 소자가 로우를 인식하지 못하게 되는 경우가 발생하게 된다.

도 4 내지 도 6 은 종래기술에 따른 반도체소자의 트랜지스터를 도시한 단면도로서, 도 5 및 도 6 은 노이즈성 신호가 들어온 후 정공의 흐름이 도시된 것이다.

상기 도 4 는, I/O 핀 또는 DQ 핀 입력 단자에 쓰이는 회로중 데이터 출력 버퍼 회로에 사용되는 두 개의 트랜지스터를 도시한 단면도로서, 여기서, 여기서, 트랜지스터의 피형 기판은 최근에 사용이 보편화된 것으로 Vbb 바이어스를 인가하는 구조가 아니고 Vss 로 0 V 를 인가하는 삼중웰 구조를 기본으로 하여 형성한 것이다.

먼저, 피형 반도체기판(11)에 피웰 및 엔웰 마스크(도시안됨)를 이용한 임플란트 공정으로 피웰(13) 및 엔웰(15)을 형성하고 상기 엔웰(15)과 피웰(13) 상부에 게이트전극(17)을 형성하여 엔형 트랜지스터와 피형 트랜지스터를 형성한 것이다.

그리고, 상기 엔웰(15)에 엔웰 픽업이 형성되고 상기 피웰(13)엔 피웰 픽업이 형성되며, 상기 엔형 및 피형 트랜지스터의 소오스에 I/O 핀이 연결되고, 엔형 픽업과 엔형 트랜지스터의 드레인에 Vcc 가 인가되고, 피웰 픽업과 피형 트랜지스터의 드레인에 Vss 가 인가된 것이다.

상기 도 5 는 상기 도 4 로 구성되는 소자에 Vcc 보다 높은 전압을 노이즈성 신호가 인가된 직후 정공의 흐름을 도시한 단면도로서, 상기 높은 전압은 본 발명은 정전기 방전 보호를 위한 반도체소자에 관한 것으로 Vcc 에 다이오드의 순방향 턴온 ( turn-on ) 전압을 합한 전압보다 큰 전압을 말한다. 보다 구체적으로, 상기 높은 전압 Vcc 가 3.3 V 이고, 피형 접합 다이오드의 턴온 전압이 0.6 V 일 때 입력핀에 3.9 V 의 전압이 입력된 경우이다.

엔웰 바이어는 Vcc 이므로 입력단자에 묶여 있는 P⁺와 엔웰 사이의 다이오드가 순방향으로 바이어스가 걸리게 된다.

그럴 경우 순식간에 정공등이 엔웰로 쏟아져 들어오게 된다. 이때, 정공들은 낮은 전압 노드로 가려는 성질 때문에 여러 가지 경로로 움직인다.

상기 여러 가지 경로 중에서 A 는 순간적으로 쏟아지는 정공정들은 엔웰의 깊이가 낮은 관계로 피형 반도체기판에 끌려 들어가 낮은 전위를 가지고 있는 가장 가가운 Vss 노드로 빠지는 것이며, B 는 P⁺/N 웰 간 순방향 턴온 임으로엔웰 픽업인 N⁺로 빠지게 된다.

상기 A 와 B 로 많은 정공들이 빠져 나가지만 더욱더 많은 정공들이 쏟아져 들어오는 바이어스가 입력되면, 즉 P⁺/N 웰 간 순방향 바이어스가 더욱 크게 걸리는 전압이 입력이 되면 A, B 경로로는 입력된 정공들을 빠른 시간안에 뽑아내느데 한계가 있게 되는 것이다. 즉, 피형 반도체기판에 많은 정공들이 그대로 남아있게 되는 것이다.

물론, 이것조차도 시간이 지나면 모두 빠져 나가겠지만 최소한 펄스 타임(t) 동안 즉, 입력단자가 다음 신호인 로우 신호가 입력되기전에는 빠져나가지 못하게 된다.

상기 도 6 은, 상기 도 5 의 공정후 입력 단자에 로우 레벨의 신호가 입력되면 ⓐ 이외에도 입력단자인 ⓑ 로도 정공들이 끌려가게 된다. 왜냐하면, 입력단자에도 0 V 의 전압이 인가되어 있으므로 정공들이 그쪽으로 끌려가게 되는 것이다. 물론 미약하나마 ⓒ 로도 정공이 이동하게 된다.

이와같이 ⓑ 의 방향인 입력단자 쪽으로 정공이 빠져나가게 되면 입력단자는 로우 레벨을 유지하지 못하고 저압이 상승하는 효과가 발생하게 된다. 즉, 소자가 로우 레벨로 인식해야할 구간에서 로우를 인식하지 못하게 되어 소자의 오동작을 일으키게 된다.

상기한 바와같이 종래기술에 따른 반도체소자는, 반도체 회로의 레이아웃시 필요한 전력선 ( power line ) 의 경우 일반적으로 필요한 회로에서 가까운 곳을 선택하여 사용하는데 웰 픽업 라인 ( well pick-up line ) 과 가까운 곳에서 연결된 회로에서 방전되고 상대적으로 많은 양의 웰 전하 ( well charge ) 가 끌려 오면서 상대적으로 약한 불순물 접합영역에 파괴되어 소자의 오동작을 유발시켜 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 엔웰에 Vcc 가 인가될 때 입력단자가 드레인에 연결되는 트랜지스터 하부에 엔웰 픽업과 전기적 물리적으로 연결된 엔웰을 형성함으로써 정전기 방전으로 부터 트랜지스터를 보호할 수 있는 정전기 방전 보호를 위한 반도체소자를 제공하는데 그 목적이 있다.

도 1 은 반도체소자의 입력단자에 인가되는 정상적인 신호 파형도.

도 2 는 반도체소자의 입력단자에 인가되는 비정상적인 신호파형도.

도 3 은 반도체소자 입력단자의 전형적인 등가회로도.

도 4 내지 도 6 은 종래기술에 따른 데이터 출력 버퍼 트랜지스터의 단면도.

도 7 내지 도 9 는 본 발명의 실시예에 따른 데이터 출력 버퍼 트랜지스터의 단면도.

도 10 은 본 발명의 다른 실시예에 다른 데이터 출력 버퍼 트랜지스터의 단면도.

〈도면의 주요주분에 대한 부호의 설명〉

11 : 반도체기판 13 : 하부절연층

15 : 제1질화막 17 : 층간절연막

19 : 제2질화막 20 : 감광막패턴

21 : 저장전극 콘택홀 23 : 제1도전체

25 : 희생절연막, 감광막, 산화막 27 : 제2도전체

상기 목적 달성을 위해 본 발명에 따른 정전기 방전 보호를 위한 반도체소자는,

로우 레벨에서 노이즈성 신호에 의한 정전기 방전 보호를 위한 반도체소자에 있어서,

상기 삼중웰 구조의 데이터 출력 버퍼 트랜지스터의 불순물 접합영역이 입력단자에 연결될 때 상기 트랜지스터의 하측에 정공의 확산을 방지하는 확산장벽층이 구비되고,

상기 확산장벽층에 Vcc 신호 입력 단자가 연결되어 구비되는 것과,

상기 확산장벽층은 삼중웰 중 I/O 핀이 연결되는 엔웰과 피웰 하측에 구비된 것과,

상기 확산장벽층은 삼중웰 중 Vcc 가 인가되는 엔웰 픽업이 구비되는 엔웰과 연결된 것과,

상기 확산장벽층은 Vcc 가 인가되는 웰과 같은 형의 불순물으로 구비된 것을 제1특징으로 한다.

그리고, 상기 목적 달성을 위해 본 발명에 따른 정전기 방전 보호를 위한 반도체소자는,

로우 레벨에서 노이즈성 신호에 의한 정전기 방전 보호를 위한 반도체소자에 있어서,

상기 삼중웰 구조의 데이터 출력 버퍼 트랜지스터의 불순물 접합영역이 입력단자에 연결될 때 상기 트랜지스터의 하측에 정공의 확산을 방지하는 확산장벽층이 구비되고,

상기 확산장벽층에 엔웰 픽업 만의 Vcc 신호 입력 단자가 연결되어 구비되는 것과,

상기 확산장벽층은 Vcc 가 인가되는 웰과 같은 형의 불순물으로 구비된 것을 제2특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 7 내지 도 9 는 본 발명의 제1실시예에 따른 정전기 방전 보호를 위한 반도체소자를 도시한 단면도로서, 도 8 및 도 9 은 노이즈성 신호가 들어온 후 정공의 흐름이 도시된 것이다.

상기 도 7 은, I/O 핀 또는 DQ 핀 입력 단자에 쓰이는 회로중 데이터 출력 버퍼 회로에 사용되는 두 개의 트랜지스터를 도시한 단면도로서, 여기서, 여기서, 트랜지스터의 피형 기판은 최근에 사용이 보편화된 것으로 Vbb 바이어스를 인가하는 구조가 아니고 Vss 로 0 V 를 인가하는 삼중웰 구조를 기본으로 하여 형성한 것이다.

먼저, 입력단자가 연결되는 영역의 엔웰 및 피웰 형성영역 하부에 정공의 흐름을 차단하는 엔웰 장벽(21)을 형성한다. 이때, 상기 엔웰 장벽(21)은 후속공정으로 형성될 엔웰(15) 형성공정보다 높은 이온 주입에너지를 이용하여 깊게 형성하되, 엔웰 픽업에 인가되는 Vcc 전압을 전달하기 위하여 상기 엔웰(15)과 전기적 물리적으로 연결되도록 형성한다.

그 다음, 반도체기판(11)에 피웰 및 엔웰 마스크(도시안됨)를 이용한 임플란트 공정으로 피웰(13) 및 엔웰(15)을 형성하고 상기 엔웰(15)과 피웰(13) 상부에 게이트전극(17)을 형성하여 엔형 트랜지스터와 피형 트랜지스터를 형성한 것이다.

그리고, 상기 엔웰(15)에 엔웰 픽업이 형성되고 상기 피웰(13)엔 피웰 픽업이 형성되며, 상기 엔형 및 피형 트랜지스터의 소오스에 I/O 핀이 연결되고, 엔형 픽업과 엔형 트랜지스터의 드레인에 Vcc 가 인가되고, 피웰 픽업과 피형 트랜지스터의 드레인에 Vss 가 인가된 것이다.

상기 도 8 은, 상기 엔웰(13)의 피형 트랜지스터에 접속된 I/O 핀을 통하여 노이즈성 신호, 즉 비정상적인 고전압이 인가되고 그로인하여 정공이 다수 유입되었다고 가정한 상태의 정공 흐름을 도시한 단면도이다.

초기에 정공이 들어오면 일부는 A 경로를 통하여 Vss 노드로 빠져 나가고 B 경로로도 빠져나가며, 많은 정공들이 빠른 시간안에 빠져 나가지 못하고 남아있는다.

상기 도 9 는 입력 단자에 로우 레벨인 0 V 가 인가되었을 때 정공(19)의 흐름을 도시한 단면도로서, 입력단자와 연결되어 있는 N⁺밑에 전기적으로 Vcc 인 엔웰 장벽(21)이 가로막고 있어 정공들이 그쪽으로 가지 못하고 다른 곳으로 우회하게 된다. 왜냐하면, 정공은 낮은 전압으로 이동하려는 성질을 가지고 있어 절대로 Vcc 노드 쪽으로 이동하려 하지 않기 때문이다.

결과적으로 상기 엔웰 장벽(21)은 입력 단자 쪽으로 정공이 흘러가는 것을 막아주는 방어벽 역할을 하여, 아무리 많은 정공이 들어와도 입력단자 쪽으로는 정공이 빠져 나가지 못하기 때문에 기존의 구조에서 문제가 되었던 점을 근본적으로 해결하게되어 소자가 오동작을 일으키지 않게 된다.

도 10 은 본 발명의 제2실시에에 따른 정전기 방전 보호를 위한 반도체소자를 도시한 단면도로서, I/O 핀 또는 DQ 핀 입력 단자에 쓰이는 회로중 데이터 출력 버퍼 회로에 사용되는 두 개의 트랜지스터를 도시한다. 여기서, 트랜지스터의 피형 기판은 최근에 사용이 보편화된 것으로 Vbb 바이어스를 인가하는 구조가 아니고 Vss 로 0 V 를 인가하는 삼중웰 구조를 기본으로 하여 형성한 것이다.

먼저, 입력단자가 연결될 피웰 형성영역 하부에 정공의 흐름을 차단하는 엔웰 장벽(23)을 형성한다. 이때, 상기 엔웰 장벽(23)은 후속공정으로 형성될 엔웰(15) 형성공정보다 높은 이온 주입에너지를 이용하여 깊게 형성하되, 엔웰 픽업에 인가되는 Vcc 전압을 전달하기 위하여 상기 입력단자가 연결될 피웰 형성영역에 형성될 다른 엔웰(25)과 전기적 물리적으로 연결되도록 형성한다.

그 다음, 반도체기판(11)에 피웰 및 엔웰 마스크(도시안됨)를 이용한 임플란트 공정으로 피웰(13) 및 엔웰(15)을 형성하고 상기 엔웰(15)과 피웰(13) 상부에 게이트전극(17)을 형성하여 엔형 트랜지스터와 피형 트랜지스터를 형성한 것이다. 여기서, 상기 엔형 마스크를 이용한 엔웰(15) 형성공정시 다른 엔웰(25)을 동시에 형성한다.

그리고, 상기 엔웰(15)과 다른 엔웰(25)에 엔웰 픽업이 형성되고 상기 피웰(13)엔 피웰 픽업이 형성되며, 상기 엔형 및 피형 트랜지스터의 소오스에 I/O 핀이 연결되고, 엔웰 및 다른 엔웰의 엔형 픽업과 엔형 트랜지스터의 드레인에 Vcc 가 인가되고, 피웰 픽업과 피형 트랜지스터의 드레인에 Vss 가 인가된 것이다. (도 10)

이상에서 설명한 바와같이 본 발명에 따른 정전기 방전 보호를 위한 반도체소자는, 입력단자에 소오스가 연결된 트랜지스터 하부에 정공의 확산장벽을 형성하여 정공의 확산에 의한 정전기 방전을 방지할 수 있도록 하고 그에 따른 소자의 오동작을 방어할 수 있는 효과가 있다.

Claims (6)

1. 로우 레벨에서 노이즈성 신호에 의한 정전기 방전 보호를 위한 반도체소자에 있어서,

   상기 삼중웰 구조의 데이터 출력 버퍼 트랜지스터의 불순물 접합영역이 입력단자에 연결될 때 상기 트랜지스터의 하측에 정공의 확산을 방지하는 확산장벽층이 구비되고,

   상기 확산장벽층에 Vcc 신호 입력 단자가 연결되어 구비되는 것을 특징으로하는 정전기 방전 보호를 위한 반도체소자.
2. 제 1 항에 있어서,

   상기 확산장벽층은 삼중웰 중 I/O 핀이 연결되는 엔웰과 피웰 하측에 구비된 것을 특징으로 하는 정전기 방전 보호를 위한 반도체소자.
3. 제 1 항에 있어서,

   상기 확산장벽층은 삼중웰 중 Vcc 가 인가되는 엔웰 픽업이 구비되는 엔웰과 연결된 것을 특징으로 하는 정전기 방전 보호를 위한 반도체소자.
4. 제 1 항 내지 제 3 항에 있어서,

   상기 확산장벽층은 Vcc 가 인가되는 웰과 같은 형의 불순물으로 구비된 것을 특징으로 하는 정전기 방전 보호를 위한 반도체소자.
5. 로우 레벨에서 노이즈성 신호에 의한 정전기 방전 보호를 위한 반도체소자에 있어서,

   상기 삼중웰 구조의 데이터 출력 버퍼 트랜지스터의 불순물 접합영역이 입력단자에 연결될 때 상기 트랜지스터의 하측에 정공의 확산을 방지하는 확산장벽층이 구비되고,

   상기 확산장벽층에 엔웰 픽업 만의 Vcc 신호 입력 단자가 연결되어 구비되는 것을 특징으로하는 정전기 방전 보호를 위한 반도체소자.
6. 제 5 항에 있어서,

   상기 확산장벽층은 Vcc 가 인가되는 웰과 같은 형의 불순물으로 구비된 것을 특징으로 하는 정전기 방전 보호를 위한 반도체소자.