JP5410664B2 - 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造 - Google Patents

半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造 Download PDF

Info

Publication number
JP5410664B2
JP5410664B2 JP2007229497A JP2007229497A JP5410664B2 JP 5410664 B2 JP5410664 B2 JP 5410664B2 JP 2007229497 A JP2007229497 A JP 2007229497A JP 2007229497 A JP2007229497 A JP 2007229497A JP 5410664 B2 JP5410664 B2 JP 5410664B2
Authority
JP
Japan
Prior art keywords
package
power supply
wiring
wirings
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007229497A
Other languages
English (en)
Other versions
JP2009064843A (ja
Inventor
寛治 大塚
豊 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Toshiba Corp
Kyocera Corp
Fujitsu Semiconductor Ltd
Renesas Electronics Corp
Lapis Semiconductor Co Ltd
Fujifilm Business Innovation Corp
Original Assignee
Ibiden Co Ltd
Toshiba Corp
Kyocera Corp
Fuji Xerox Co Ltd
Fujitsu Semiconductor Ltd
Renesas Electronics Corp
Lapis Semiconductor Co Ltd
Fujifilm Business Innovation Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd, Toshiba Corp, Kyocera Corp, Fuji Xerox Co Ltd, Fujitsu Semiconductor Ltd, Renesas Electronics Corp, Lapis Semiconductor Co Ltd, Fujifilm Business Innovation Corp filed Critical Ibiden Co Ltd
Priority to JP2007229497A priority Critical patent/JP5410664B2/ja
Priority to US12/204,677 priority patent/US7906840B2/en
Publication of JP2009064843A publication Critical patent/JP2009064843A/ja
Application granted granted Critical
Publication of JP5410664B2 publication Critical patent/JP5410664B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6638—Differential pair signal lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1905—Shape
    • H01L2924/19051—Impedance matching structure [e.g. balun]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672—Superposed layout, i.e. in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10545—Related components mounted on both sides of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array

Landscapes

  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Structure Of Printed Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、高速信号に適した半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造に関する。
現在の半導体集積回路で利用される周波数はＧＨｚ帯域に入り、それが１０ＧＨｚを超える機運にある。このような高速信号に対応するための電源は、高速にチャージを供給し、かつグランド（接地）は、チャージが不要なときに高速に排出しなければならない。デカップリングキャパシタは、そのために設置されているが、数（１）に示すように、寄生インダクタンスＬが存在して、
Figure 0005410664
という関係でｖだけ電圧低下し、周波数が高くなり高速変化になるほど、供給しにくいという問題点がある。
寄生インダクタンスＬを実際に小さくすることは困難であるので、特許文献１記載の多層基板のように、デカップリングキャパシタを内蔵するなどしてスイッチ回路の直前に挿入することが好ましいが、デカップリングキャパシタをスイッチ回路に近づけるには限界がある。
また、６４ビットを超えるレベルの半導体集積回路では、同時にスイッチングさせるために大電流を供給することが望ましい。
チャージの供給および排出変化は、高周波成分であり、デカップリングキャパシタまでの電源およびグランド配線が伝送線路としての効果になり、それが成す特性インピーダンスに支配され、数（２）に示すようにオームの法則に従った電流制限となる。
Figure 0005410664
これを防止するため、プリント配線板では一般的にべた電源、べたグランドが配置されているが、この高周波成分で共振しＥＭＩ問題を発生することは高周波回路でよく知られている。
特開平８−１８１４４５号公報
本発明の目的は、高周波数帯であっても共振することなく、安定した電源およびグランド配線を実現することができる半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造を提供することである。
本発明は、半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる半導体集積回路パッケージにおいて、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数の電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数の接地配線とを有し、
前記複数の電源配線と前記複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのペア配線構造が保持されており、
前記複数組のペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっていることを特徴とする半導体集積回路パッケージである。
また本発明は、半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる半導体集積回路パッケージを表面に実装し、内部に電源回路を有するプリント配線板において、
前記半導体集積回路パッケージは、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ接地配線とを有し、
前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、パッケージ電源配線とパッケージ接地配線とが所定の間隔で並設されるパッケージペア配線構造を複数組形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持され、
前記複数組のパッケージペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向の少なくとも一つの方向に並設され、
前記複数組のパッケージペア配線構造において、前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
前記プリント配線板は、
半導体集積回路パッケージの電源端子と電気的に接続され、プリント配線板内部に設けられる複数の配線板電源配線と、
半導体集積回路パッケージの接地端子と電気的に接続され、プリント配線板内部に設けられる複数の配線板接地配線と、
前記複数の配線板電源配線と前記複数の配線板接地配線とが接続されるバイパスコンデンサとを有し、
前記複数の配線板電源配線と前記複数の配線板接地配線とが、配線板電源配線と配線板接地配線とが所定の間隔で並設される配線板ペア配線構造を複数組形成し、
前記複数組の配線板ペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つ方向に並設され、
前記複数組の配線板ペア配線構造において、前記複数の配線板電源配線と前記複数の配線板接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
この複数組の配線板ペア配線構造は、パッケージまたはプリント配線板の任意の位置でバイパスコンデンサで集合合成され、電源回路に接続されることを特徴とするプリント配線板である。
また本発明は、半導体集積回路を一方の主面に実装し、他方の主面にプリント配線板との接続端子が設けられる半導体装置において、
前記半導体集積回路は、
ドライバおよびレシーバに接続される複数の電源配線と複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
前記複数組の配線板ペア配線構造において、前記複数の電源配線と前記複数の接地配線とが前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組の配線板ペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
前記半導体集積回路パッケージは、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ接地配線とを有し、
前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、パッケージ電源配線とパッケージ接地配線とが所定の間隔で並設されるパッケージペア配線構造を複数組形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持されおり、
前記複数組のパッケージペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のパッケージペア配線構造において、前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、配線の延伸方向に垂直な断面において、千鳥配置となっていることを特徴とする半導体装置である。
また本発明は、半導体集積回路から、半導体集積回路を実装するパッケージを介してプリント配線板に設けられた電源回路までの電源供給配線構造であって、
半導体集積回路の機能ブロックから布線される複数の電源配線と複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
前記複数組のペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
この複数組のペア配線構造が、パッケージ内部で分岐することなく電源回路で集合合成されることを特徴とする電源供給配線構造である。
本発明によれば、半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる電源配線と、半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる接地配線とが、所定の間隔で並設されるペア配線構造を形成する。半導体集積回路の接続端子からプリント配線板との接続端子までこのペア配線構造が保持される。
これにより、電源配線と接地配線との電磁気的な結合が確立され、伝送線路構造となることで周波数特性を持たない構造とすることができ、高周波数帯であっても共振することなく、半導体集積回路パッケージにおいて安定した電源およびグランド配線を実現することができる。
また本発明によれば、半導体集積回路パッケージでは、半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられるパッケージ電源配線と、半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられるパッケージ接地配線とが、所定の間隔で並設されるパッケージペア配線構造を形成し、半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持される。
プリント配線板では、半導体集積回路パッケージの電源端子と電気的に接続され、プリント配線板内部に設けられる配線板電源配線と、半導体集積回路パッケージの接地端子と電気的に接続され、プリント配線板内部に設けられる配線板接地配線とが、所定の間隔で並設される配線板ペア配線構造を形成し、この配線板ペア配線構造は、パッケージまたはプリント配線板の任意の位置でバイパスコンデンサで集合合成され、電源回路に接続される。
これにより、電源配線と接地配線との電磁気的な結合が確立され、伝送線路構造となることで周波数特性を持たない構造とすることができ、高周波数帯であっても共振することなく、半導体集積回路パッケージを実装したプリント配線板において、安定した電源およびグランド配線を実現することができる。
また本発明によれば、半導体集積回路では、ドライバおよびレシーバに接続される電源配線と接地配線とが、所定の間隔で並設されるペア配線構造を形成する。
半導体集積回路パッケージでは、半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられるパッケージ電源配線と、半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられるパッケージ接地配線とが、所定の間隔で並設されるパッケージペア配線構造を形成し、半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持される。
これにより、電源配線と接地配線との電磁気的な結合が確立され、伝送線路構造となることで周波数特性を持たない構造とすることができ、高周波数帯であっても共振することなく、半導体集積回路を実装したパッケージにおいて、安定した電源およびグランド配線を実現することができる。
また本発明によれば、半導体集積回路の機能ブロックから布線される電源配線と接地配線とが、所定の間隔で並設されるペア配線構造を形成し、このペア配線構造が、パッケージ内部で分岐することなく電源回路で集合合成される。
これにより、電源配線と接地配線との電磁気的な結合が確立され、伝送線路構造となることで周波数特性を持たない構造とすることができ、高周波数帯であっても共振することなく、半導体集積回路からプリント配線板に到るまで、安定した電源およびグランド配線を実現することができる。
本発明は、半導体集積回路パッケージ（以下では単に「パッケージ」という）、半導体集積回路およびプリント配線板の内部配線において、半導体集積回路の電源端子と電気的に接続される電源配線と、半導体集積回路の接地端子と電気的に接続される接地配線（以下では「グランド配線」という）とが、所定の間隔で並設されるペア配線構造を形成することを特徴としている。
伝送線路は直流抵抗が無視できるとき、周波数特性を持たない。電源配線およびグランド配線のペア配線は、伝送線路として規定でき、高速にチャージを供給でき、排出できるパイプとみなせる。半導体集積回路の中の集中定数回路的に取り扱っている機能ブロック内のトランジスタ群が平均的にオンしている並列的オン抵抗より小さな特性インピーダンスを持つペア配線構造は、オンしているトランジスタ群に十分な電荷をチャージまたは排出できる能力を持っていることになる。もし直流抵抗が無視できる状態に維持できれば、これを電源回路にまで延長しても何らの矛盾は生じないことになる。機能ブロックが大きければこのペア配線構造を複数組み用意して、電源回路まで結合すればよい。これは、各家庭用水道パイプがそのまま水道局のタンクに直接つながっている様に例えることができる。
次に、伝送線路は同軸ケーブルでない限り、電磁場が開放であり、隣接の配線と干渉する。ペア配線構造を束ねるとき、お互いの電磁波が助け合える構造は、配線の延伸方向に垂直な断面において、千鳥(市松)配置にすることで、さらなる特性インピーダンスの低下が可能となる。しかもべた電源やべたグランドのように共振する問題はない。
ここで、電源回路側と、半導体集積回路の機能ブロック側との結合が整合していないと、高周波成分の反射が起こり、これが共振する原因となるおそれがある。しかし半導体集積回路に設けられたペア配線は細いために直流抵抗が多少存在すること、パッケージおよびプリント配線板に設けられたペア配線は長いため、直流抵抗が多少存在することで共振の減衰が起こり実質的に問題がなくなる。逆に直流抵抗が無視できず、伝送線路としての役目を果たさないときは、配線の長さを制限してこのペア配線の途中にデカップリングキャパシタをそのペア配線専用に設けて、これに対応することもできる。
数（３）に示すように、デカップリングキャパシタの容量は数（２）に制限される電流と最小単位の時間すなわち、クロック時間／２の容量でよい。もちろんこれ以上の容量であることが好ましく、５倍以上がより好ましい。
Figure 0005410664
システムが大きくなり束ねられたペア配線の組み数があまりにも多く、統合しなければならないときは、数（４）に示すように、統合整理する組み数Ｎに相当するデカップリングキャパシタで受けることで統合することができる。
Figure 0005410664
半導体集積回路の入出力回路は駆動力を大きくするため、大きな電力を必要とする。しかもクロックタイミングが同時に切り替わることが多く、同時切り替えノイズＳＳＮ（Simultaneous Switching Noise）の発生の原因となっている。これを防止するため、１つのドライバ、または１つのレシーバごとに１組のペア配線を設けることが好ましい。電源系が異なるため、ＳＳＮは全く起こらない構成となる。もちろんＳＳＮが発生しない範囲で、２〜４ドライバごとに１組のペア配線を設けてもよい。
図１は、本発明の第１実施形態であるパッケージ１の配線構造を示す概略図である。パッケージ１は、半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる。
図１では、配線構造をわかり易くするために、パッケージ１の内部を透過した図を示している。また、半導体集積回路であるシリコンチップ２の一つの機能ブロック２ａを切り出して示しており、他の複数の機能ブロックについては図示を省略した。機能ブロック２ａは集中定数回路で、従来どおりの多層配線であるが、電源配線およびグランド配線が統合されたペア配線としてコラムから引き出されており、そのコラムの延長線上でパッケージ１の同様のコラムとフリップチップ接続している。
パッケージ１では、電源配線１０とグランド配線１１とが、所定の間隔で並設されてペア配線１２を構成している。さらに複数組のペア配線１２は集合され、その集合部分は、配線の延伸方向に垂直な断面において、千鳥(市松)配置となっている。
パッケージ１の内部では、シリコンチップ２の接続端子からプリント配線板との接続端子までこのペア配線構造１２が保持されている。なお、各接続端子近傍、その他の配線の制約などから、ペア配線構造１２とならない部分が存在するのは止むを得ないが、電源配線およびグランド配線の配線長の８０％以上においてペア配線構造１２となっていれば、十分に効果は発揮されるので、保持されているものと見なすことができる。
パッケージ１において、ペア配線構造１２は特性インピーダンスが負荷抵抗の１／５となるようにすることが望ましく、たとえば負荷抵抗が５０Ωであれば１０Ωとなる。電源配線１０およびグランド配線１１の配線幅は、たとえばパッケージ１を構成する誘電体の比誘電率がεｒ＝３．５であれば、配線幅は１μｍ〜５００μｍであり、配線厚みは、０．１μｍ〜２０μｍであり、パッケージ厚み方向に対して垂直方向、すなわちパッケージの主面に平行な方向に並設されたペア配線構造１２としては、電源配線１０とグランド配線１１の間のギャップに対して、(配線幅／ギャップ)＝１８．２の比率で１０Ωとなる。したがって配線幅×１／１８．２がギャップとなる。
たとえば配線幅を１００μｍとすると、ギャップは５．５μｍとなる。εｒ＝９であれば、配線幅０．１μｍ〜５０μｍに対してギャップは(配線幅／ギャップ)＝１１．４の比率で１０Ωとなる。したがって配線幅×１／１１．４がギャップとなる。たとえば配線幅を１００μｍとすると、ギャップは８．８μｍとなる。通常負荷抵抗は多数の負荷が並列に接続されている場合が多く、さらに低い電源・グランドペアの特性インピーダンスを求められる傾向にある。
パッケージ１内部では、このようなデザインでペア配線１２を設けることで電源配線１０とグランド配線１１との電磁気的な結合が確立され、安定した電源配線１０およびグランド配線１１を実現することができる。
また、複数組のペア配線１２を集合し、千鳥配置とした場合、総合配線幅を上記配線幅の集合本数倍(Ｎ倍)という前提で千鳥配置されていると仮定して計算する。パッケージ１の厚み方向に並設（隣接）されたペア配線１２としては、電源配線１０とグランド配線１１の間のギャップは、パッケージ１を構成する誘電体層の層厚みとほぼ同じであり、誘電体の比誘電率がεｒ＝３．５であれば、隣接間隔を配線幅の１／５とした場合、総合配線幅は約１／３細くでき、(千鳥配置にしないときの総合配線幅)×２／３＝(千鳥配置総合配線幅)となる。εｒ＝９であれば、約１／２細くでき、(千鳥配置にしないときの総合配線幅)×１／２＝(千鳥配置総合配線幅)となる。このように、千鳥配置とすることにより電源、グランドの配線面積が節約できる。
たとえば電源配線１０およびグランド配線１１のそれぞれの配線幅および配線厚みを５００μｍとし、ギャップを１００μｍとし、誘電体層の比誘電率をεｒ＝３．５としたとき、電源配線１０およびグランド配線１１の特性インピーダンスは５０Ωとなる。このようなペア配線１２を、千鳥配置で４組集合させると集合特性インピーダンスは８Ωとなり、４組が独立に平行して配置されたときの並列抵抗１２．５Ωよりも小さくなる。
これが千鳥配置による電磁カップリング効果である。千鳥配置とした複数組のペア配線１２はさらに合成され、束となって電源回路に接続され、キャパシタで一体に合成される。
図２は、本発明の第２実施形態であるシリコンチップ２のＩ／Ｏインターフェースの例を示す図である。オン抵抗が１００Ωの差動回路のｎＭＯＳ（Metal Oxide Semiconductor）とｐＭＯＳ、および入出力部に設置されているＥＳＤ（Electrostatic Sensitive Devices）トランジスタのそれぞれに、電源配線２０およびグランド配線２１が厚み方向に所定の間隔で並設された１組のペア配線２２が設けられ、これら４組のペア配線２２が１つのセットのペア配線となるように合成され、これがパッケージ１と接続するコラムに接続される。
図３は、Ｓパラメータのシミュレーションモデルを示す図である。図１に示したパッケージ１の内部配線であるペア配線１２に基づいて構築したシミュレーションモデルである。
本モデルでは、１組のペア配線１２において、電源配線１０およびグランド配線１１のそれぞれの配線幅および配線厚みを４８．８μｍとし、ギャップを１０μｍとし、誘電体層の比誘電率をεｒ＝３．５とした。さらに４組のペア配線を千鳥配置で集合させた。
４組全ての入力端を共通のＰｏｒｔ１とした。４組のうちの１組のペア配線については、長さ１．５ｍｍの直線部分と長さ０．５ｍｍの直線分とを垂直に接続させた配線パターンとし、出力端をＰｏｒｔ２とした。４組のうちの他の１組のペア配線については、長さ２．５ｍｍの直線部分と長さ０．５ｍｍの直線分とを垂直に接続させた配線パターンとし、出力端をＰｏｒｔ３とした。４組のうちの他の１組のペア配線については、長さ３．５ｍｍの直線部分と長さ０．５ｍｍの直線分とを垂直に接続させた配線パターンとし、出力端をＰｏｒｔ４とした。４組のうちの他の１組のペア配線については、長さ４．５ｍｍの直線部分と長さ０．５ｍｍの直線分とを垂直に接続させた配線パターンとし、出力端をＰｏｒｔ５とした。
図４は、Ｓパラメータのシミュレーション結果を示す図である。透過特性を示すＳ２１、Ｓ３１、Ｓ４１およびＳ５１については、各配線共に２０ＧＨｚまでまったくフラットであり、これらの配線が周波数特性を有していないことが確認された。反射特性を示すＳ１１は、各ポートが５８Ω終端になっているため、図に示すような結果となった。
図５は、第２実施形態であるシリコンチップ２の内部配線構造を透過的に示した平面図である。
シリコンチップ２の内部配線は、集中定数回路的に配線されており、各入出力ドライバ２３、各機能ブロック２ａごとに１組以上のペアが接続され、最寄の千鳥配線部２４につながる。千鳥配線部２４は、複数のペア配線２２が千鳥配置に設けられ、パッケージとの接続ビア部２５へ到達する。千鳥配線部２４は、それぞれ１つのビア、またはコラムを占有し、これらも千鳥配置となっている。シリコンチップ２とパッケージ１とは、コラムまたはフリップチップで電気的に接続されている。
図６は、第１実施形態であるパッケージ１の内部配線構造を透過的に示した平面図である。
シリコンチップ２と接続されるコラムは、それぞれパッケージ１の内部配線を占有する。パッケージ１内部でも図１に示したように、ペア配線１２は千鳥配置であり、後述のプリント配線基板との接続に整合するように、パッケージ１内部で拡大配線されている。この拡大配線は、相似拡大が成されるため、拡大寸法でもペア配線１２の特性インピーダンスは一定に保たれる。拡大後に、これも千鳥配置となっているはんだバンプ１３に接続される。パッケージ１とプリント配線基板とは、はんだバンプで電気的に接続されている。
図７は、第３実施形態であるプリント配線基板３の内部配線構造を透過的に示した平面図である。
プリント配線基板３の内部でも、パッケージ１と同様にペア配線３２が設けられ、複数組のペア配線が千鳥配置となっている。
パッケージ１のはんだバンプ１３に対応するプリント配線基板３のはんだバンプ３３により、パッケージ１の各配線と個別に独立に接続される。プリント配線基板３の内部では、千鳥配置のはんだバンプ３３から千鳥配置のペア配線３２がデカップリングキャパシタ３１に集合し、ここで一体化、すなわちコモン配線となる。コモン配線もペア配線構造を保持して電源回路部に接続される。
図８は、電源回路のキャパシタで全体をコモン配線にしたプリント配線基板３の構成を示す平面図である。
デカップリングキャパシタ３１により集合したペア配線構造を有するコモン配線（以下では「ペアコモン配線」という３４）は、それまでの千鳥配置のペア配線の合成特性インピーダンスＺ０ｇに対して独立した特性インピーダンスＺ０ｃであってもよい。ただし、好ましくはＺ０ｃ≦Ｚ０ｇであって、比率Ｚ０ｃ／Ｚ０ｇは、１／５〜１／２が好ましい。図８に示した構成では、プリント配線基板３に複数のパッケージ２が実装可能な構成となっており、それぞれからペアコモン配線３４が電源回路部３５に接続される。このとき、各パッケージ２から電源回路部３５に到るまでに、複数のペアコモン配線３４は、電源配線とグランド配線とからなるペア配線３２と同様、複数組のペアコモン配線３４が千鳥配置となっている。ペアコモン配線３４を千鳥配置とすることで、合成特性インピーダンスを小さくすることができ、高速変化する電流対応ができる状態を実現できる。これら千鳥配置のペアコモン配線３４は、最終的に電源回路部３５の大きなキャパシタンスの電極に到達し、全体が一つの電源となる。なお、電源電圧を複数備える場合は、それぞれが独立して設けられることは言うまでもない。
図９は、シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３の構成を示す断面図である。
シリコンチップ２の内部では、千鳥配置のペア配線２２が設けられて、千鳥配置のコラムを介してパッケージ１とフリップチップ接続し、パッケージ１の内部では、千鳥配置のペア配線１２が設けられて、千鳥配置のはんだバンプを介してプリント配線基板３と接続し、プリント配線基板３の内部では、千鳥配置のペア配線３２がデカップリングキャパシタ３１で統合され、ペアコモン配線３４として電源回路部３５に接続される。
このように、シリコンチップ２から、パッケージ１を介してプリント配線基板３まで、ペア配線は、それぞれが独立関係となっていることが好ましい。
なお、グランド配線については、必ずしも接地電位であるとは限らず、基準となる基準電位であればよい。
（実施例）
本発明の実施例として、シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３をモデル化し、スイッチング時の電源揺らぎをシミュレートした。
図１０は、シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３について、１ドライバがスイッチしたときの電源揺らぎのシミュレーション結果を示す図である。
プリント配線基板３において電源からペア配線(長さ１００ｍｍ)が接続され、このペア配線の特性インピーダンスは５Ω＝√３ｎＨ／０．１２ｎＦとなっている。長さ１００ｍｍの配線の直流抵抗は０．１Ωである。電源の直近に通常設置されているようにデカップリングキャパシタ（容量０．１μＦ）を設置した。次にはんだバンプを介してパッケージ１のペア配線と接続される。このはんだバンプの寄生容量を１ｐＦとした。パッケージ１内部のペア配線はプリント配線基板の１／１０とし、その線路特性がそれぞれ１／１０となっている。特性インピーダンスは５Ωである。パッケージ１からシリコンチップ２に接続パッドを介して接続され、その接続パッド（容量０．１ｐＦ）を経て、特性インピーダンス５Ωで長さ２ｍｍのチップ内部のペア配線はドライバにつながっている。チップ内部配線は直流抵抗が高く３２．８Ωとした。ドライバのオン抵抗は１００Ωとし、ドライバトランジスタの寄生容量を６２．５ｆＦとした。トランジスタスイッチ動作の等価回路をパルス電圧電源と電流制御抵抗５０Ωで表現した。
次々世代高速ドライバの性能を予測し１０ｐｓの高速立ち上がり時間、立ち下がり時間を想定し、１０ＧＨｚクロック周波数でシミュレーションを行った。
図に示すように、シリコンチップ２、パッケージ１、プリント配線基板３いずれも同じ挙動を示しており、電源は約±５０ｍＶの揺らぎを持っているが電源電圧０．８Ｖに対して十分な余裕を持っていることがわかった。
図１１は、シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３について、１６ドライバがスイッチしたときの電源揺らぎのシミュレーション結果を示す図である。
１６ドライバとした場合、上記の１ドライバに比べ、オン抵抗が１／１６となり、寄生容量が１６倍となる。
図に示すように、シリコンチップ２、パッケージ１、プリント配線基板３いずれも同じ挙動を示しており、電源は約±１３０ｍＶの揺らぎに拡大したが、これでもマージンが取れていることがわかった。
比較例として、従来のペア配線構造ではない電源配線およびグランド配線をモデル化して実施例と同様にシミュレーションを行った。結果を図１２に示す。
電源配線はその長さ分だけインダクタンスを持つとして、図１０のインダクタンスを採用し、グランド配線が離れて容量が見えなくなる、すなわち容量０としてシミュレーションした。
図に示すように、実施例と異なりシリコンチップ２、パッケージ１、プリント配線基板３でそれぞれ揺らぎのタイミングがずれて、その大きさも約±２００ｍＶと大きくなった。また配線にＶＳＷ(定在波)が乗っていて、最大で±３５０ｍＶが発生し、電源揺らぎとして許容値である供給電源電圧の±２０％を超えている。またＶＳＷによって電磁放射発生のおそれがある。
本発明の第１実施形態であるパッケージ１の配線構造を示す概略図である。 本発明の第２実施形態であるシリコンチップ２のＩ／Ｏインターフェースの例を示す図である。 Ｓパラメータのシミュレーションモデルを示す図である。 Ｓパラメータのシミュレーション結果を示す図である。 第２実施形態であるシリコンチップ２の内部配線構造を透過的に示した平面図である。 第１実施形態であるパッケージ１の内部配線構造を透過的に示した平面図である。 第３実施形態であるプリント配線基板３の内部配線構造を透過的に示した平面図である。 電源回路のキャパシタで全体をコモン配線にしたプリント配線基板３の構成を示す平面図である。 シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３の構成を示す断面図である。 シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３について、１ドライバがスイッチしたときの電源揺らぎのシミュレーション結果を示す図である。 シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３について、１６ドライバがスイッチしたときの電源揺らぎのシミュレーション結果を示す図である。 比較例のシミュレーション結果を示す図である。
符号の説明
１ 半導体集積回路パッケージ
２ シリコンチップ
２ａ 機能ブロック
３ プリント配線基板
１０，２０ 電源配線
１１，２１ グランド配線
１２，２２，３２ ペア配線
３１ デカップリングキャパシタ

Claims (7)

  1. 半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる半導体集積回路パッケージにおいて、
    半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数の電源配線と、
    半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数の接地配線とを有し、
    前記複数の電源配線と前記複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
    半導体集積回路の接続端子からプリント配線板との接続端子までこのペア配線構造が保持されており、
    前記複数組のペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設されており、
    前記複数組のペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっていることを特徴とする半導体集積回路パッケージ。
  2. 前記ペア配線構造は、パッケージ内部で分岐することなく半導体集積回路の接続端子からプリント配線板との接続端子に接続されていることを特徴とする請求項１記載の半導体集積回路パッケージ。
  3. 前記ペア配線構造は、パッケージ内部でバイパスコンデンサで集合合成されることを特徴とする請求項１記載の半導体集積回路パッケージ。
  4. 前記ペア配線構造が複数設けられ、それぞれのペア配線構造は、半導体集積回路の異なる機能ブロックに接続されることを特徴とする請求項１〜３のいずれか１つに記載の半導体集積回路パッケージ。
  5. 半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる半導体集積回路パッケージを表面に実装し、内部に電源回路を有するプリント配線板において、
    前記半導体集積回路パッケージは、
    半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ電源配線と、
    半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ接地配線とを有し、
    前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、パッケージ電源配線とパッケージ接地配線とが所定の間隔で並設されるパッケージペア配線構造を形成し、
    半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持され、
    前記複数組のパッケージペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
    前記複数組のパッケージペア配線構造において、前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
    前記プリント配線板は、
    半導体集積回路パッケージの電源端子と電気的に接続され、プリント配線板内部に設けられる複数の配線板電源配線と、
    半導体集積回路パッケージの接地端子と電気的に接続され、プリント配線板内部に設けられる複数の配線板接地配線と、
    前記複数の配線板電源配線と前記複数の配線板接地配線とが接続されるバイパスコンデンサとを有し、
    前記複数の配線板電源配線と前記複数の配線板接地配線とが、配線板電源配線と配線板接地配線とが所定の間隔で並設される配線板ペア配線構造を複数組形成し、
    前記複数組の配線板ペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
    前記複数組の配線板ペア配線構造において、前記複数の配線板電源配線と前記複数の配線板電源配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
    この複数組の配線板ペア配線構造は、パッケージまたはプリント配線板の任意の位置でバイパスコンデンサで集合合成され、電源回路に接続されることを特徴とするプリント配線板。
  6. 半導体集積回路を一方の主面に実装し、他方の主面にプリント配線板との接続端子が設けられる半導体装置において、
    前記半導体集積回路は、
    ドライバおよびレシーバに接続される複数の電源配線と複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
    前記複数組の配線板ペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
    複数組の配線板ペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
    前記半導体集積回路パッケージは、
    半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ電源配線と、
    半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ接地配線とを有し、
    前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、パッケージ電源配線とパッケージ接地配線とが所定の間隔で並設されるパッケージペア配線構造を複数組形成し、
    半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持されおり、
    前記複数組のパッケージペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
    前記複数組のパッケージペア配線構造において、前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっていることを特徴とする半導体装置。
  7. 半導体集積回路から、半導体集積回路を実装するパッケージを介してプリント配線板に設けられた電源回路までの電源供給配線構造であって、
    半導体集積回路の機能ブロックから布線される複数の電源配線と複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
    前記複数組のペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
    前記複数組のペア配線構造において、前記複数の電源配線と複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
    このペア配線構造が、パッケージ内部で分岐することなく電源回路で集合合成されることを特徴とする電源供給配線構造。
JP2007229497A 2007-09-04 2007-09-04 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造 Active JP5410664B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007229497A JP5410664B2 (ja) 2007-09-04 2007-09-04 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造
US12/204,677 US7906840B2 (en) 2007-09-04 2008-09-04 Semiconductor integrated circuit package, printed circuit board, semiconductor apparatus, and power supply wiring structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007229497A JP5410664B2 (ja) 2007-09-04 2007-09-04 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造

Publications (2)

Publication Number Publication Date
JP2009064843A JP2009064843A (ja) 2009-03-26
JP5410664B2 true JP5410664B2 (ja) 2014-02-05

Family

ID=40453550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007229497A Active JP5410664B2 (ja) 2007-09-04 2007-09-04 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造

Country Status (2)

Country Link
US (1) US7906840B2 (ja)
JP (1) JP5410664B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257385B2 (en) * 2011-12-07 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Landing areas of bonding structures
US9245603B2 (en) * 2013-10-21 2016-01-26 Macronix International Co., Ltd. Integrated circuit and operating method for the same
JP6873217B1 (ja) * 2019-12-05 2021-05-19 三菱電機株式会社 電力変換装置
CN117172188B (zh) * 2023-09-15 2024-05-24 合芯科技(苏州)有限公司 集成电路版图结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2615126B2 (ja) * 1988-03-28 1997-05-28 大同特殊鋼株式会社 歯車用鋼
US5410107A (en) * 1993-03-01 1995-04-25 The Board Of Trustees Of The University Of Arkansas Multichip module
JPH08181445A (ja) 1994-12-22 1996-07-12 Sumitomo Metal Ind Ltd セラミックス多層基板
DE19914305B4 (de) * 1998-03-31 2004-11-25 Kanji Higashiyamato Otsuka Elektronische Vorrichtung
JP4041253B2 (ja) * 1999-11-19 2008-01-30 京セラ株式会社 集積回路素子搭載用基板および集積回路装置
JP3423267B2 (ja) 2000-01-27 2003-07-07 寛治 大塚 ドライバ回路、レシーバ回路、および信号伝送バスシステム
JP3615126B2 (ja) * 2000-07-11 2005-01-26 寛治 大塚 半導体回路装置
JP4572054B2 (ja) * 2002-01-24 2010-10-27 寛治 大塚 回路構造及び半導体集積回路
JP4411841B2 (ja) 2003-01-10 2010-02-10 三菱化学株式会社 発光装置及びそれを用いた照明装置並びにディスプレイ
JP4192009B2 (ja) * 2003-02-24 2008-12-03 寛治 大塚 電子回路装置
JP2004311708A (ja) * 2003-04-07 2004-11-04 Matsushita Electric Ind Co Ltd 半導体装置
JP3741314B2 (ja) 2003-05-07 2006-02-01 寛治 大塚 高速信号伝送システム
JP2005027041A (ja) * 2003-07-02 2005-01-27 Renesas Technology Corp 固体撮像装置
JP2006319267A (ja) * 2005-05-16 2006-11-24 Sanyo Electric Co Ltd 半導体集積回路

Also Published As

Publication number Publication date
US20090072358A1 (en) 2009-03-19
US7906840B2 (en) 2011-03-15
JP2009064843A (ja) 2009-03-26

Similar Documents

Publication Publication Date Title
KR100638755B1 (ko) 집적 회로 인터페이스용 필터 구조물
US6459343B1 (en) Integrated circuit interconnect system forming a multi-pole filter
US8237520B2 (en) Capacitor devices with a filter structure
US20040140860A1 (en) Integrated circuit interconnect system
US20120314328A1 (en) Esd protection device
CN1913740A (zh) 静电放电防护电路
US7737553B2 (en) Semiconductor device
US20130083439A1 (en) High-frequency module
US8890638B2 (en) Stub-tuned wirebond package
JP5410664B2 (ja) 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造
JP3094739U (ja) 集積回路チップのノイズを低減するための装置
US10057976B1 (en) Power-ground co-reference transceiver structure to deliver ultra-low crosstalk
KR20160120496A (ko) 실장 기판 모듈
US8355229B2 (en) Semiconductor device with an inductor
JP5674363B2 (ja) ノイズ抑制構造を有する回路基板
US20170125380A1 (en) Inter-chip connection for noise mitigation
JP2013030528A (ja) 形成キャパシタ内蔵型多層プリント配線板
KR100819561B1 (ko) 반도체 장치 및 이 장치의 신호 종단 방법
JP4925996B2 (ja) 減衰器および電子デバイス
US20050280134A1 (en) Multi-frequency noise suppression capacitor set
CN111313856A (zh) 一种集成dc耦合电容的芯片
JP5720261B2 (ja) 電子回路及び送受信システム
CN101272153A (zh) 用以传送高速信号的改进的信号接收电路
JP4287960B2 (ja) 電気回路、半導体パッケージ及び実装体
CN118283912A (zh) 一种微波电路

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081219

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081224

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090212

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090224

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090224

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100702

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131107

R150 Certificate of patent or registration of utility model

Ref document number: 5410664

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250