JP2001211211A - ドライバ回路、レシーバ回路、および信号伝送バスシステム - Google Patents

ドライバ回路、レシーバ回路、および信号伝送バスシステム

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JP2001211211A JP2000018928A JP2000018928A JP2001211211A JP 2001211211 A JP2001211211 A JP 2001211211A JP 2000018928 A JP2000018928 A JP 2000018928A JP 2000018928 A JP2000018928 A JP 2000018928A JP 2001211211 A JP2001211211 A JP 2001211211A
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Abstract

(57)【要約】 【課題】 パスコンに頼らずに電源およびグランドの揺
らぎを抑え、ＥＭＩのない高速な信号伝送を可能にす
る。 【解決手段】 ドライバ回路３は、送信入力信号ＴＳが
ハイレベルのときオンしてペア信号伝送路１に相補信号
を供給する電流経路を形成し、送信入力信号ＴＳがロー
レベルのときオフして相補信号の供給を停止するドライ
バトランジスタ１３，１４と、上記相補信号を供給する
電流経路に並列に設けられ、送信入力信号ＴＳがローレ
ベルのときオンして上記相補信号を供給する電流経路を
バイパスする電流経路を形成し、送信入力信号ＴＳがハ
イレベルのときオフして上記バイパスする電流経路を遮
断するショートトランジスタ１５とを有し、ショートト
ランジスタ１５のオン抵抗値は、ドライバトランジスタ
１３，１４のオン抵抗値と、信号伝送路１ａ，１ｂの直
流抵抗値と、終端抵抗２の抵抗値との合計にほぼ等し
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、伝送路を介してド
ライバ回路からレシーバ回路に信号（特に、数［ＧＨ
ｚ］以上の周波数の高速ディジタル信号）を伝送する信
号伝送バスシステムに関する。
【０００２】
【従来の技術】図２１は従来の信号伝送バスシステムの
回路図である。図２１の信号伝送バスシステムは、信号
伝送路（Transmission line）１０１と、ドライバ回路
１０２と、レシーバ回路１０３とを回路基板１０４上に
形成または実装したものである。ドライバ回路１０２、
レシーバ回路１０３は、通常ＩＣチップに内蔵されてお
り、これらのＩＣチップが回路基板１０４に実装され
る。
【０００３】また、回路基板１０４には、電源パターン
１０５およびグランドパターン１０６が形成されてい
る。電源パターン１０５は、ドライバ回路１０２、レシ
ーバ回路１０３、およびその他の回路に電源（元電源）
Ｖddから電力を供給するためのものであり、平面的な広
がりを持って配置されている。また、グランドパターン
１０６は、ドライバ回路１０２、レシーバ回路１０３、
および他の回路を基準電源となるグランド（元グラン
ド）ＧＮＤに接続するためのものであり、平面的な広が
りを持って配置されている。また、信号伝送路１０１
は、マイクロストリップ構造をなしている。
【０００４】ドライバ回路１０２およびレシーバ回路１
０３は、いずれもＣＭＯＳ回路からなり、それぞれのＣ
ＭＯＳ回路のｐＭＯＳトランジスタのソース電極は電源
パターン１０５に接続され、ｎＭＯＳトランジスタのソ
ース電極はグランドパターンに接続されている。ドライ
バ回路１０２の出力端子（ｐＭＯＳトランジスタおよび
ｎＭＯＳトランジスタのドレイン電極）、およびレシー
バ回路１０３の入力端子（ｐＭＯＳトランジスタおよび
ｎＭＯＳトランジスタのゲート電極）は、信号伝送路１
０１の両端にそれぞれ接続されている。レシーバ回路１
０３の入力端子は、ＭＯＳトランジスタのゲート電極な
ので、レシーバ回路１０３の入力インピーダンスは、信
号伝送路１０１の特性インピーダンスよりも高い。
【０００５】ドライバ回路１０２は、送信入力信号ＴＳ
に応じた伝送信号を信号伝送路１０１に供給する。ま
た、レシーバ回路１０３は、信号伝送路１０１に供給さ
れた伝送信号を感知し、この伝送信号に応じた受信出力
信号ＲＳを出力する。なお、上記構造のドライバ回路１
０２を、ＣＭＯＳ型ドライバ回路と称する。
【０００６】送信入力信号ＴＳがハイレベルからローレ
ベルに遷移すると、電流ＩLHが電源パターン１０５から
ドライバ回路１０２のｐＭＯＳトランジスタを介して信
号伝送路１０１に流れ込み、この電流ＩLHによる伝送信
号がマイクロストリップ構造の信号伝送路１を伝播し、
レシーバ回路１０３に到達し、レシーバ回路１０３が感
知する伝送信号はローレベルからハイレベルに変化す
る。このとき、電源パターン１０５においては、ドライ
バ回路１０２との接続部から元電源Ｖddに向かって電流
ＩLHによる交流的な電荷移動が伝播していく。
【０００７】また、入力信号がローレベルからハイレベ
ルに遷移すると、電流ＩHLが信号伝送路１０１からドラ
イバ回路１０２のｎＭＯＳトランジスタを介してグラン
ドパターン１０６に流れ込み、この電流ＩHLによる伝送
信号が信号伝送路１０１を伝播し、レシーバ回路１０３
に到達し、レシーバ回路１０３が感知する伝送信号はハ
イレベルからローレベルに変化する。このとき、グラン
ドパターン１０６においては、ドライバ回路１０２との
接続部から元グランドＧＮＤに向かって電流Ｉ HLによる
交流的な電荷移動が伝播していく。
【０００８】図２１の信号伝送バスシステムにおいて、
例えば、電源Ｖddの電圧値を３．３［Ｖ］、ドライバ回
路１０２のｐＭＯＳトランジスタおよびｎＭＯＳトラン
ジスタのオフ抵抗値を１００［ｋΩ］、オン抵抗値を１
５［Ω］、信号伝送路１０１の抵抗値を１００［Ω］、
信号伝送路１０１の信号伝送時間を１［ｎｓ］とする
と、信号伝送路１０１がローレベルのときに電源パター
ン１０５から信号伝送路１０１に流れる暗電流、および
信号伝送路１０１がハイレベルのときに信号伝送路１０
１からグランドパターン１０６に流れる暗電流は、 ３．３［Ｖ］／（１００［Ω］＋１００［ｋΩ］）＝３
３０［μＡ］ である。信号伝送路１０１がローレベルからハイレベル
に遷移する１［ｎｓ］の間は、信号伝送路１０１のプラ
ス電荷をチャージする必要があるため、 ３．３［Ｖ］／（１５［Ω］＋１００［Ω］）＝２９
［ｍＡ］ という大電流が電源パターン１０５から信号伝送路１０
１に流れる。逆に、信号伝送路１０１がハイレベルから
ローレベルに遷移する１［ｎｓ］の間は、信号伝送路１
０１にマイナス電荷をチャージする必要があるため、信
号伝送路１０１からグランドパターン１０６に上記の大
電流が流れる。
【０００９】しかしながら、図２１の信号伝送バスシス
テムにおいて高速ディジタル信号（例えば、数［ＧＨ
ｚ］の高周波ディジタル信号）を伝送するには、以下の
問題があった。図２１の信号伝送バスシステムでは、信
号伝送路１０１の遷移期間に電源パターン１０５または
グランドパターン１０６から信号伝送路１０１に交流的
に電荷が供給されるが（言い換えると、電源パターン１
０５からドライバ回路１０２に供給する電流およびドラ
イバ回路１０２からグランドパターン１０６に流れ込む
電流が、送信入力信号ＴＳの立ち上がり変化および立ち
下がり変化を追従するように、交流的に変化するが）、
送信入力信号ＴＳの周波数が高くなり、従って伝送信号
の周波数が高くなると、電荷の供給が送信入力信号ＴＳ
の変化を追従できなくなり、電源ＶddおよびグランドＧ
ＮＤの揺らぎを生じる。上記の例のように、１［ｎｓ］
という比較的瞬時に２９［ｍＡ］という大電流を電源パ
ターン１０５またはグランドパターン１０６とドライバ
回路１０２との間に流すと、電源／グランドに揺らぎを
生じる。上記の電源／グランドの揺らぎは、信号伝送バ
スシステム全体の揺らぎを誘発し、これにより寄生イン
ダクタンスとキャパシタンスによる共振を誘発し、信号
伝送バスシステムの誤動作の原因となる。
【００１０】また、図２１の信号伝送バスシステムで
は、信号伝送路１０１のレシーバ側端部が全反射端にな
っているため、レシーバ回路１０３に到達した伝送信号
は、ほとんど全反射し、信号伝送路１０１内を多重反射
する。この多重反射により、伝送信号の波形が乱れる。
【００１１】さらに、上記電源／グランドの揺らぎによ
る共振、および上記伝送信号の多重反射は、電磁放射を
誘発する。この電磁放射は、グランドパターン１０６お
よび電源パターン１０５の広がった部分に渦電流（Eddy
current）を発生させ、この渦電流によっても電磁放射
が発生する。これらの電磁放射は、回路基板１０４上の
他の回路に電磁障害（ＥＭＩ：ElectroMagnetic Interf
erence）を発生させる原因になる。
【００１２】なお、図２１の信号伝送バスシステムにお
いて、送信入力信号ＴＳのパルス保持時間が１［ｎｓ］
以下になると、上記の大電流が常に流れることになるた
め、ＣＭＯＳ回路の低消費電力の効果はなくなる。
【００１３】本願発明者は、図２１の信号伝送バスシス
テムでの上記の問題を解消する信号伝送バスシステム
を、特願平１０−３４８２７０号（以下、単に文献と称
する）においてすでに開示している。
【００１４】図２２は上記文献に記載された信号伝送バ
スシステムの回路図である。図２２の信号伝送バスシス
テムは、並列等長配置された信号伝送路２０１ａおよび
２０１ｂからなるペア信号伝送路２０１と、終端抵抗
（Termination resistance）２０２と、ドライバ回路２
０３と、１個または複数個（図では２個）の分岐部２０
４と、１個または複数個（図では２個）のレシーバ回路
２０５と、並列等長配置された電源ライン２０６ａおよ
びグランドライン２０６ｂからなるペア電源ライン２０
６と、回路基板２０７とを備えている。ドライバ回路２
０３はＩＣチップ２１１内に設けられており、レシーバ
回路２０５はＩＣチップ２１２内に設けられている。Ｉ
Ｃチップ２１１，２１２、ペア信号伝送路２０１、終端
抵抗２０２、分岐部２０４、およびペア電源ライン２０
６は、回路基板２０７に実装または形成されている。
【００１５】終端抵抗２０２は、ペア信号伝送路２０１
に整合し、ペア信号伝送路２０１の一方の端部を終端し
ている。また、ドライバ回路２０３は、ペア信号伝送路
２０１の他方の端部に設けられている。また、分岐部２
０４およびこれに対応するレシーバ回路２０５は、分岐
レシーバユニットを構成しており、この分岐レシーバユ
ニットは、ペア信号伝送路２０１の途中に設けられてい
る。
【００１６】ドライバ回路２０３は、ｐＭＯＳトランジ
スタＱ1およびｎＭＯＳトランジスタＱ2からなる直列回
路と、ｎＭＯＳトランジスタＱ3およびｐＭＯＳトラン
ジスタＱ4からなる直列回路との並列回路によりカレン
トスイッチ回路を構成し、このカレントスイッチ回路を
シリーズ抵抗２０８，２０９を介して電源ライン２０６
ａおよびグランドライン２０６ｂに接続したものであ
り、カレントスイッチ型（Current switch type）ドラ
イバ回路と称される。トランジスタＱ1〜Ｑ4のゲート電
極には、送信入力信号ＴＳが入力される。また、トラン
ジスタＱ1とＱ2の接続ノードは、信号伝送路２０１ａに
接続され、トランジスタＱ3とＱ4の接続ノードは、信号
伝送路２０１ｂに接続されている。なお、上記のカレン
トスイッチ回路は、バイポーラトランジスタで構成する
ことも可能である。
【００１７】このドライバ回路２０３は、ＩＣチップ２
１１から入力される送信入力信号ＴＳに従ってぺア伝送
路２０１に伝送信号を供給する。ペア信号伝送路２０１
の信号伝送路２０１ａおよび信号伝送路２０１ｂに供給
される伝送信号は、互いに相補的な信号（相補信号と称
する）である。ドライバ回路２０３は、送信入力信号Ｔ
Ｓのレベル変化（ハイレベルからローレベル、またはそ
の逆）に応じて、伝送信号（相補信号）の正／負を反転
させる。
【００１８】上記の分岐レシーバユニットは、分岐部２
０４により、ぺア信号伝送路２０１上での相補信号のエ
ネルギを乱さないように、ぺア信号伝送路２０１の途中
から相補信号のエネルギの内の僅かな一部を分岐し、分
岐した相補信号をレシーバ回路２０５により感知する。
レシーバ回路２０５は、例えば差動アンプからなる。
【００１９】周波数が５００［ＭＨｚ］を越えるディジ
タル信号の伝送を可能にするには、送信入力信号ＴＳが
ハイレベルのときにもローレベルのときにも同じよう
に、電源ＶddからグランドＧＮＤに直流的な電流が流れ
ているカレントスイッチ型ドライバ回路が必要となる。
送信入力信号ＴＳのレベル変化に応じて伝送信号を遷移
させるには、大きなエネルギが必要であり、図２１のＣ
ＭＯＳ型ドライバ回路１０２では、伝送信号の周波数が
高くなると、電荷の供給が送信入力信号ＴＳのレベル変
化に追従できなくなる。これに対し、図２２のドライバ
回路２０３では、直流的な電荷の流れを定常的に作って
おいて、送信入力信号ＴＳのレベル変化に応じて、ペア
信号伝送路２０１上での上記電荷の流れを切り換えると
いうカレントスイッチ動作により、ペア信号伝送路２０
１上での伝送信号の高速遷移を可能にしている。
【００２０】図２２の信号伝送バスシステムでは、並列
等長配置された信号伝送路２０１ａおよび信号伝送路２
０１ｂからなるペア信号伝送路２０１により、伝送信号
として相補信号を伝送するため、数［ＧＨｚ］のディジ
タル信号を伝送するのに実用できる。なお、伝送信号が
正弦波信号の場合には、ディジタル信号の５倍以上の周
波数の信号を伝送するのに実用できる。また、ペア信号
伝送路２０１の終端には、信号伝送路２０１ａおよび２
０１ｂの特性インピーダンスと整合する終端抵抗２０２
が挿入されており、伝送信号のエネルギが反射すること
はないため、単純で理想的なバスシステム構造とするこ
とができる。
【００２１】
【発明が解決しようとする課題】しかしながら図２２の
信号伝送バスシステムには、以下に説明する課題があ
る。伝送信号を遷移させるためにカレントスイッチ回路
のトランジスタＱ1〜Ｑ4が同時にスイッチングするとき
に、トランジスタＱ1とＱ2、または／およびトランジス
タＱ3とＱ4が、同時にスイッチオンとオフの中間になる
ため、伝送信号の遷移期間（トランジスタＱ1〜Ｑ4のス
イッチング期間）の中間において、ペア信号伝送路２０
１を通らない短絡的かつ瞬時的な貫通電流が電源ライン
２０６ａからグランドライン２０６ｂに流れる。この貫
通電流により、電源Ｖddでは電圧が瞬時に低下し、グラ
ンドＧＮＤでは電圧が瞬時に上昇するというコモンモー
ドノイズが発生する。また、電源ＶddとグランドＧＮＤ
のいずれか一方で電圧が瞬時に低下し、他方で電圧が瞬
時に上昇するというディファレンシャルモードノイズが
発生する。ただし、上記のディファレンシャルモードノ
イズは、少量である。
【００２２】例えば、電源Ｖddの電圧値を３．３
［Ｖ］、伝送路２０１ａ，２０１ｂの特性インピーダン
スを１００［Ω］、終端抵抗を１００［Ω］、シリーズ
抵抗２０８，２０９の抵抗値をそれぞれ１００［Ω］と
する。また、トランジスタＱ１〜Ｑ４の動的特性を同じ
であるものとし、トランジスタＱ1〜Ｑ4のオン抵抗値を
１５［Ω］、オフ抵抗値を１００［ｋΩ］、オン／オフ
の中間での抵抗値を５００［Ω］とする。
【００２３】トランジスタＱ1およびＱ2からなる直列回
路とシリーズ抵抗２０８，２０９の合成抵抗値、ならび
にトランジスタＱ3およびＱ4からなる直列回路とシリー
ズ抵抗２０８，２０９の合成抵抗値は、カレントスイッ
チング回路のトランジスタＱ 1〜Ｑ4がスイッチング動作
をしていない安定なときには、それぞれ、 ２×１００［Ω］＋（１００［ｋΩ］＋１５［Ω］）＝
１００２１５［Ω］ である。このとき、トランジスタＱ1およびＱ2からなる
直列回路、およびトランジスタＱ3およびＱ4からなる直
列回路に流れる電流は、それぞれ、 ３．３［Ｖ］／１００２１５［Ω］＝３３［μＡ］ である。従って、カレントスイッチ回路がスイッチング
動作をしていない期間では、上記の直列回路には、電流
はほとんど流れない。
【００２４】これに対し、カレントスイッチ回路のスイ
ッチング期間の中間での上記直列回路とシリーズ抵抗２
０８，２０９の合成抵抗値は、それぞれ、 ２×１００［Ω］＋２×５００［Ω］＝１．２［ｋΩ］ であり、このとき上記直列回路には、それぞれ、 ３．３［Ｖ］／１．２［ｋΩ］＝２．７５［ｍＡ］ という瞬時電流が流れる。
【００２５】また、カレントスイッチ回路がスイッチン
グしていない期間に、ペア信号伝送路２０１に流れる電
流は、 ３．３［Ｖ］／（２×１００［Ω］＋２×１５［Ω］＋
１００［Ω］）＝１０［ｍＡ］ である。
【００２６】従って、ペア伝送路２０１に流れる電流に
対する貫通電流の比率は、 ２．７５［ｍＡ］／１０［ｍＡ］＝２７．５［％］ となり、貫通電流は無視できない電流となる。上記の貫
通電流は、上記２個の直列回路のいずれにも流れるた
め、ドライバ回路２０３での貫通電流は、上記貫通電流
の２倍（ペア信号伝送路２０１に流れる電流の５５
［％］）となる。これは、上記２個の直列回路に流れる
貫通電流のタイミングが全く重なった場合であるが、も
しこれらのタイミングに少しのスキューがあると、より
高周波成分を含んだ複雑な電流変化をすることになる。
いずれにしても問題は大きい。
【００２７】なお、図２１のドライバ回路１０３でも、
上記のような貫通電流が同じように流れる。図２１のド
ライバ回路１０３であまり問題にならなかったのは、単
に周波数の低い信号の伝送に用いられ、問題が顕在化し
ていなかっただけである。
【００２８】上記の貫通電流によるコモンモードノイズ
は、伝送するディジタル信号の立ち上がり時間よりさら
に瞬時の問題であり、上記コモンモードノイズに含まれ
る周波数成分は、伝送するディジタル信号の周波数の１
０倍以上の高周波成分である。この高周波ノイズは、電
源／グランドの揺らぎを誘発し、これにより信号伝送バ
スシステム全体の揺らぎを誘発する。この信号伝送バス
システム全体の揺らぎは、小さな寄生インダクタンスと
キャパシタンスの共振を誘発し、電磁放射を発生させ
る。
【００２９】上記コモンモードノイズの発生を抑制する
ためには、ドライバ回路近傍のペア電源／グランドライ
ン間に、バイパスコンデンサ（パスコン、デカップリン
グキャパシタ）を挿入し、このパスコンをドライバ回路
に供給する電流の急峻な変化に対し、ドライバ回路に近
接する電荷の供給源（電源）として機能させることが考
えられる。しかし、パスコンには、インダクタンスが寄
生しており、この寄生インダクタンスが上記の急峻な電
流変化に応じて瞬時に電荷を供給するときのインピーダ
ンスとして働いてしまい、上記の急峻な電流変化を補う
ための瞬時の電荷供給ができない。
【００３０】図２３はコモンモードノイズの評価システ
ムの回路図である。図２３の評価システムは、評価基板
２２１上に、図２２のドライバ回路２０３を含むＩＣチ
ップ２１１と、図２２のシリーズ抵抗２０８，２０９
と、図２２のペア電源ライン２０６と、パスコン２２２
と、抵抗２２３と、プローブ端子２２４，２２５，２２
６とを設けたものである。
【００３１】パスコン２２２は、サイズ１００５（１
［ｍｍ］×０．５［ｍｍ］）、容量０．１［μＦ］のセ
ラミックチップコンデンサであり、ＩＣチップ２１１の
近傍の電源ライン２０６ａおよびグランドライン２０６
ｂの間に設けられている。また、抵抗２２３は、ドライ
バ回路の出力端子Ｄ１−Ｄ２間に設けられており、その
抵抗値は１００［Ω］である。また、プローブ端子２２
４はグランドライン２０６ｂに、プローブ端子２２５は
ドライバ回路２０３の出力端子Ｄ1に、プローブ端子２
２６はドライバ回路２０３の出力端子Ｄ2に、それぞれ
接続している。
【００３２】図２３の評価システムにおいて、電源Ｖdd
を３．３［Ｖ］、ドライバ回路２０３の入力信号Ｖ
INを、振幅２．４［Ｖ］、１００［ＭＨｚ］の信号と
し、プローブ端子２２４，２２５，２２６にＦＥＴプロ
ーブを接触させ、出力端子Ｄ1−Ｄ2間の電圧Ｖ（Ｄ1−
Ｄ2）、出力端子Ｄ1−グランドＧＮＤ間の電圧Ｖ（Ｄ1
−ＧＮＤ）、および出力端子Ｄ2−グランドＧＮＤ間の
電圧Ｖ（Ｄ2−ＧＮＤ）をそれぞれ観測する。
【００３３】図２４は図２３の評価システムにおいて観
測された電圧波形図である。図２４において、（ａ）は
ドライバ回路２０３の出力端子Ｄ1−Ｄ2間の差動電圧Ｖ
（Ｄ 1−Ｄ2）の波形である。また、（ｂ）は出力端子Ｄ
1−グランドＧＮＤ間の電圧Ｖ（Ｄ1−ＧＮＤ）の波形、
出力端子Ｄ2−グランドＧＮＤ間の電圧Ｖ（Ｄ2−ＧＮ
Ｄ）の波形、およびこれらの電圧を加算した電圧Ｖ（Ｄ
1−ＧＮＤ）＋Ｖ（Ｄ2−ＧＮＤ）の波形である。また、
（ｃ）は上記の加算電圧Ｖ（Ｄ1−ＧＮＤ）＋Ｖ（Ｄ2−
ＧＮＤ）のみの波形である。
【００３４】図２４（ｂ）および（ｃ）のように、パス
コン２２２は、ドライバ回路のスイッチング時の急峻な
電流変化に対し、寄生インダクタンスのために瞬時に電
荷を供給することができず、ドライバ回路の差動出力の
それぞれとグランドＧＮＤの間の電圧Ｖ（Ｄ1−ＧＮ
Ｄ），Ｖ（Ｄ2−ＧＮＤ）には、それぞれ大きなコモン
モードノイズが載っている。図２４（ｂ）および（ｃ）
のコモンモードノイズは、その周波数成分のみならず強
度もＥＭＩ対策上、堪え難いものである。なお、これに
対し、図２４（ａ）にように、伝送信号の電圧Ｖ（Ｄ１
−Ｄ２）は、ドライバ回路による差動電圧であるため、
コモンモードノイズをキャンセルしてきれいな波形にな
っている。従って、ドライバ回路から供給される伝送信
号そのものには問題がない。
【００３５】図２３および図２４で説明したように、ド
ライバ回路を内蔵するＩＣチップの外部に設けるタイプ
のセラミックチップコンデンサ等のパスコンでは、その
パスコンに寄生するインダクタンスのために、ドライバ
回路のスイッチング時に発生するコモンモードノイズを
消すことができない。さらには、低インダクタンスキャ
パシタ（ＬＩＣＡ：Low Inductance CApacitance）を上
記ＩＣチップの外部に設けても、ＬＩＣＡに寄生するイ
ンダクタンスのために、上記のコモンモードノイズを消
すことができない。
【００３６】上記のコモンモードノイズを消すことがで
きるのは、ＩＣチップの内部に埋め込むタイプの埋め込
みキャパシタ（Embedded capacitor）のみである。埋め
込みキャパシタは、チップ内に埋め込まれるため、その
寄生インダクタンスは、ほとんど無視できる値（例え
ば、０．１［ｎＨ］以下）となる。
【００３７】上記パスコンに寄生するインダクタンスに
よる電源／グランドの揺れについて、ＳＰＩＣＥシミュ
レータを用いたシュミレーションにより、さらに詳細に
説明する。
【００３８】図２５はＳＰＩＣＥシミュレータを適用す
るための図２１の信号伝送バスシステム（ＣＭＯＳ型ド
ライバ回路を備えた信号伝送バスシステム）の等価回路
図である。図２５（Ａ）〜（Ｄ）において、キャパシタ
ンスＣ1はパスコンに相当し、インダクタンスＬ1は、パ
スコンの寄生インダクタンスに相当する。また、ｎｐｎ
バイポーラトランジスタＱ1およびＱ2は、ＣＭＯＳ型ド
ライブ回路（図２１の１０４参照）のｐＭＯＳトランジ
スタに相当し、ｐｎｐバイポーラトランジスタＱ3およ
びＱ4は、ＣＭＯＳ型ドライブ回路のｎＭＯＳトランジ
スタに相当する。また、伝送路Ｔ1およびＴ2は信号伝送
路に相当し、伝送路Ｔ3は電源ラインに相当する。
【００３９】図２５（Ａ）〜（Ｄ）の等価回路において
は、キャパシタンスＣ1または／およびインダクタンス
Ｌ1の値が互いに異なるのみであり、電源Ｖ1，Ｖ2の特
性、伝送路Ｔ1〜Ｔ3の特性、トランジスタＱ1〜Ｑ4の特
性、抵抗Ｒ1〜Ｒ7の抵抗値、キャパシタンスＣ2〜Ｃ5の
容量値、およびインダクタンスＬ２，Ｌ３の値は、互い
に等しい。
【００４０】また、図２６はＳＰＩＣＥシミュレータに
よる図２５の等価回路各部の波形図である。図２６の
（Ａ），（Ｂ），（Ｃ），（Ｄ）は、それぞれ図２５
（Ａ），（Ｂ），（Ｃ），（Ｄ）の等価回路の波形図で
ある。
【００４１】図２６において、Ｖ（Ｎ1）は図２５のノ
ードＮ1の電位（＝電源Ｖ1のプラス側の電位）、Ｖ（Ｎ
2）は図２５のノードＮ2の電位（＝電源Ｖ2のプラス側
の電位）、Ｖ（Ｎ3）は図２５のノードＮ3の電位（＝イ
ンダクタンスＬ1とトランジスタＱ1の接続ノードの電
位）である。また、Ｉ（Ｌ1）はキャパシタンスＣ1の充
放電によりインダクタンスＬ1の端子間に生じる電圧、
Ｉ（Ｒ5）は抵抗Ｒ5に流れる交流電流により抵抗Ｒ5の
端子間に生じる交流電圧である。
【００４２】パスコンの容量は、１００［ｎＦ］以上で
あることが従来から常識とされているが、図２５および
図２６から、寄生するインダクタンスが０．１［ｎＨ］
以下と小さいパスコンであれば、従来の常識の１／１０
の容量である１０［ｎＦ］のコンデンサでも、パスコン
としての効果があることが判る。
【００４３】図２２のカレントスイッチ型ドライバ回路
においても、寄生するインダクタンスが０．１［ｎＨ］
以下のパスコンを設ければ、コモンモードノイズを消す
ことができる。しかし、０．１［ｎＨ］以下という小さ
な寄生インダクタンスのパスコンを実現するには、外付
け型のパスコンでは不可能である。先に説明したよう
に、埋め込み型のパスコンのみがその可能性を持ってい
る。埋め込み型のパスコンの位置で最適なところは、Ｉ
Ｃチップ内のドライバ回路の側近である。なお、これに
ついては、上記文献を参照されたい。
【００４４】このように、上記従来のカレントスイッチ
型ドライバ回路では、伝送信号の遷移期間（トランジス
タのスイッチング期間）において、トランジスタのイン
ピーダンスの動的変化により、電源／グランドから見た
インピーダンスが瞬時に変化し、貫通電流が流れ、これ
によりコモンモードノイズ（少量のディファレンシャル
モードノイズ）を生じ、このコモンモードノイズにより
電源／グランドの揺らぎを誘発するという問題がある。
上記のコモンモードノイズを消すには、埋め込み型のパ
スコンをＩＣチップ内のドライバ回路の側近に設けてお
かなければならない。
【００４５】本発明は、このような従来の課題を解決す
るためになされたものであり、電源／グランドから見た
ドライバ回路のインピーダンス変化を平準化することに
より、パスコンに頼らずに電源およびグランドの揺らぎ
を抑え、ＥＭＩのない高速な信号伝送を可能にすること
を目的とするものである。また、パスコンの設置位置お
よび寄生インダクタンス等の自由度を大きくすることを
目的とする。
【００４６】
【課題を解決するための手段】上記の目的を達成するた
めに本発明のドライバ回路は、並列等長配置された第１
および第２の伝送路からなるペア伝送路に、入力信号に
従って相補信号を供給するドライバ回路において、上記
入力信号が第１のレベルのときは、第１の電源と第１の
伝送路の間および第２の電源と第２の伝送路の間に、上
記相補信号の供給のための電流経路をそれぞれ形成し、
上記入力信号が第２のレベルのときは、上記電流経路を
遮断するとともに、第１の電源と第２の電源の間に、上
記ペア伝送路をバイパスする電流経路を形成することを
特徴とする。
【００４７】また、本発明のレシーバ回路は、並列等長
配置されたペア伝送路に供給され、上記ペア伝送路上で
のエネルギを乱さないように上記ペア伝送路の途中から
分岐抵抗を介して分岐された相補信号を感知するレシー
バ回路において、上記分岐された相補信号が差動入力端
子に入力される差動アンプと、上記差動アンプの上記差
動入力端子間を終端する終端トランジスタとを備え、上
記相補信号が上記ペア伝送に供給されているか否かを検
知することを特徴とする。
【００４８】また、本発明の第１の信号伝送バスシステ
ムは、並列等長配置された第１および第２の伝送路から
なるペア伝送路と、上記ペア伝送路に整合し、上記ペア
伝送路の一方の端部を終端する終端抵抗と、入力信号に
従って上記ペア伝送路の他方の端部から上記ペア伝送路
に相補信号を供給するドライバ回路と、上記相補信号の
上記ペア伝送路上でのエネルギを乱さないように、上記
ペア伝送路の途中から上記相補信号を分岐する１個また
は複数個の分岐部と、上記分岐部に対し個別に設けら
れ、上記分岐された相補信号を感知する１個または複数
個のレシーバ回路と、上記ペア伝送路、上記終端抵抗、
上記ドライバ回路、上記分岐部、および上記レシーバ回
路が実装または形成された回路基板とを備え、上記ドラ
イバ回路が、上記本発明のドライバ回路であり、または
／かつ上記レシーバ回路が、上記本発明のレシーバ回路
であることを特徴とする。
【００４９】また、本発明の第２の信号伝送バスシステ
ムは、並列等長配置された第１および第２の伝送路から
なるペア伝送路と、上記ペア伝送路に整合し、上記ペア
伝送路の一方の端部を終端する終端抵抗と、入力信号に
従って上記ペア伝送路に対し相補信号を供給するドライ
バ回路と、上記ドライバ回路と上記ペア伝送路の間に設
けられ、上記ドライバ回路からの相補信号を上記ぺア伝
送路の途中に供給する分岐部と、上記ペア伝送路の他方
の端部において上記相補信号を感知するレシーバ回路
と、上記ペア伝送路、上記終端抵抗、上記ドライバ回
路、上記分岐部、および上記レシーバ回路が実装または
形成された回路基板とを備え、上記ドライバ回路が、上
記本発明のドライバ回路であることを特徴とする。
【００５０】また、本発明の第３の信号伝送バスシステ
ムは、並列等長配置された第１および第２の伝送路から
なるペア伝送路と、上記ペア伝送路に整合し、上記ペア
伝送路の一方の端部を終端する終端抵抗と、上記ペア伝
送路の他方の端部に接続された第１の集積回路チップ
と、第２の集積回路チップと、上記ペア伝送路の途中に
第２の集積回路チップを接続するための分岐部と、上記
ペア伝送路、上記終端抵抗、第１の集積回路チップ、第
２の集積回路チップ、および上記分岐部が実装または形
成された回路基板とを備え、第１の集積回路チップが、
入力信号に従って上記ペア伝送路に相補信号を供給する
第１のドライバ回路と、第２の集積回路チップから上記
ペア伝送路に供給された相補信号を感知する第１のレシ
ーバ回路とを有し、第２の集積回路チップが、第１の集
積回路チップから供給された相補信号の上記ペア伝送路
上でのエネルギを乱さないように、上記相補信号を感知
する第２のレシーバ回路と、入力信号に従って上記ペア
伝送路に相補信号を供給する第２のドライバ回路とを有
し、第１のドライバ回路または／および第２のドライバ
回路が、上記本発明のドライバ回路であり、または／か
つ第２のレシーバ回路が、上記本発明のレシーバ回路で
あることを特徴とする。
【００５１】
【発明の実施の形態】実施の形態１ 図１は本発明の実施の形態１の信号伝送バスシステムの
回路図である。この実施の形態１の信号伝送バスシステ
ムは、ペア信号伝送路（ペア信号伝送ライン）１と、終
端抵抗２と、ドライバ回路３と、１個または複数個（図
では２個）の分岐部４と、１個または複数個（図では２
個）のレシーバ回路５と、ペア電源／グランドライン６
と、パスコン７と、回路基板８とを備えている。ドライ
バ回路３はＩＣチップ（ドライバチップ）９内に設けら
れており、レシーバ回路５はＩＣチップ（レシーバチッ
プ）１０内に設けられている。ドライバチップ９、レシ
ーバチップ１０、ペア伝送路１、終端抵抗２、分岐部
４、ペア電源／グランドライン６、およびパスコン７
は、回路基板８に実装または形成されている。この実施
の形態１の信号伝送バスシステムは、ドライバ回路３お
よびレシーバ回路５に特徴がある。
【００５２】ペア信号伝送路１は、並列等長配置された
信号伝送路（信号伝送ライン）１ａおよび１ｂからな
る。また、終端抵抗２は、信号伝送路１ａおよび１ｂの
特性インピーダンスに整合しており、ペア信号伝送路１
の一方の端部を終端している。また、ドライバ回路３
は、ペア信号伝送路１の他方の端部に設けられている。
また、分岐部４およびレシーバ回路５からなる分岐レシ
ーバユニットは、ペア信号伝送路１の途中に設けられて
いる。
【００５３】ペア電源／グランドライン６は、並列等長
配置された電源ライン６ａおよびグランドライン６ｂか
らなる。電源ライン６ａは、電源（元電源）Ｖddとドラ
イバ回路３の電源端子Ｅ1の間に設けられている。ま
た、グランドライン６ｂは、グランド（元グランド）Ｇ
ＮＤとドライバ回路３のグランド端子Ｅ2の間に設けら
れている。
【００５４】ペア信号伝送路１およびペア電源／グラン
ドライン６は、並列等長配置された２本の伝送路からな
るペア伝送路である。図２は並列等長配置されたペア伝
送路（ペア信号伝送路１およびペア電源／グランドライ
ン６）の断面構造図であり、（ａ）はペア伝送路１１を
構成する伝送路１１ａおよび１１ｂを回路基板８に設け
られた絶縁層８ａの同じ面に、間隔ａで並列に、かつ同
じ長さに配置した並列等長配置構造、（ｂ）は、上記の
導体ライン１１ａおよび１１ｂを絶縁層８ａの両面に、
厚さｔの絶縁層８ａを挟んで並列に、かつ同じ長さに配
置した並列等長配置構造である。
【００５５】図２のような並列等長配置構造では、伝送
路１１ａおよび１１ｂの寄生インダクタンスを相殺する
ことができ、リアクタンスのないペア伝送路を構成する
ことができるため、伝送路１１ａおよび１１ｂの電磁的
な乱れを防止することができる。
【００５６】図２（ａ）の構造においては、ペア伝送路
１１の最も近傍に配置された他のペア伝送路１２との間
隔をｂとすると、ｂ＞２ａであれば、ペア伝送路１１
は、近傍のペア伝送路１２にほとんど電磁放射の影響を
与えない電磁界の閉じた伝送路となる。また、図２
（ｂ）の構造においては、伝送路１１ａおよび１１ｂの
幅をｃ、ペア伝送路１１の最も近傍に配置された他のペ
ア伝送路１２との配置間隔をｓとすると、ｓ＞２（ｔ＋
ｃ）であれば、ペア伝送路１１は、近傍のペア伝送路１
２にほとんど電磁放射の影響を与えない電磁界の閉じた
伝送路となる。ここでは、図２（ｂ）の構造を採用する
こととする。以下、ペア伝送路について並列等長配置
（並列等長配置構造）という場合には、図２（ｂ）の構
造であることとする。
【００５７】なお、主に直流的に電荷を流す電源ライン
６ａおよびグランドライン６ｂは、必ずしも図２のよう
な並列等長配置構造にする必要がないが、高速ディジタ
ル信号を伝送する信号伝送バスシステムでは、電荷の流
れている伝送路は、電磁界をできるだけ閉じ、他の伝送
路等に対する電磁放射の影響を少なくすることが望まし
い。
【００５８】図３は上記並列等長構造の伝送路での磁界
の広がりを説明する断面図である。絶縁層８ａの厚みｔ
が厚い場合には、ペア伝送路１１による電磁界ＥＭは、
広がり、隣接するペア伝送路１２による電磁界との干渉
が発生するが、絶縁層８ａの厚みｔが薄く、上記の条件
ｓ＞２（ｔ＋ｃ）を満たしていれば、図３のように、ペ
ア伝送路１１間に電磁界ＥＭが集中し、電磁干渉がほと
んどなくなる。従って、ペア伝送路１１は、電磁界の閉
じた伝送路となる。
【００５９】ドライバ回路３は、ドライブトランジスタ
１３，１４と、ショートトランジスタ１５と、ノイズ消
去抵抗１６と、シリーズ抵抗１７，１８と、入力端子Ｉ
Ｎと、ドライブ端子Ｄ1，Ｄ2と、電源端子Ｅ1と、グラ
ンド端子Ｅ2とを有する。
【００６０】入力端子ＩＮには、ドライバチップ９内の
他の回路から送信入力信号ＴＳが入力される。ドライブ
端子Ｄ1は信号伝送路１ａの端部に接続され、ドライブ
端子Ｄ2は信号伝送路１ｂの端部に接続され、電源端子
Ｅ1は電源ライン６ａの端部に接続され、グランド端子
Ｅ2はグランドライン６ｂの端部に接続されている。
【００６１】ドライブトランジスタ１３は、電源端子Ｅ
1とドライブ端子Ｄ1の間に設けられたｎＭＯＳトランジ
スタである。また、ドライブトランジスタ１４は、ドラ
イブ端子Ｄ2とグランド端子Ｅ2の間に設けられたｎＭＯ
Ｓトランジスタである。また、ショートトランジスタ１
５は、電源端子Ｅ1とグランド端子Ｅ2の間に設けられた
ｐＭＯＳトランジスタである。また、ドライブトランジ
スタ１３，１４、およびショートトランジスタ１５のゲ
ート電極は、いずれも入力端子ＩＮに接続されている。
【００６２】シリーズ抵抗１７は、ドライブトランジス
タ１３と電源端子Ｅ1の間に挿入され、ドライブトラン
ジスタ１３と直列回路をなしている。また、シリーズ抵
抗１８は、ドライブトランジスタ１４とグランド端子Ｅ
2の間に挿入され、ドライブトランジスタ１４と直列回
路をなしている。また、ショートトランジスタ１５の一
方の電極は、ドライブトランジスタ１３の電源端子Ｅ1
側の電極に接続するとともに、シリーズ抵抗１７を介し
て電源端子Ｅ1に接続しており、ショートトランジスタ
１５の他方の電極は、ドライブトランジスタ１４のグラ
ンド端子Ｅ2側の電極に接続するとともに、シリーズ抵
抗１８を介してグランド端子Ｅ2に接続している。ま
た、ノイズ消去抵抗１６は、ドライブ端子Ｄ1，Ｄ2間に
挿入されている。
【００６３】ドライブトランジスタ１３，１４は、送信
入力信号ＴＳがハイレベルのときオンし、送信入力信号
ＴＳがローレベルのときオフする。逆に、ショートトラ
ンジスタ１５は、送信入力信号ＴＳがハイレベルのとき
オフし、送信入力信号ＴＳがローレベルのときオンす
る。
【００６４】このドライバ回路３は、ドライブトランジ
スタ１３，１４、およびショートトランジスタ１５によ
り、送信入力信号ＴＳがハイレベルのときには、信号伝
送路１ａを電源Ｖddに、信号伝送路１ｂをグランドＧＮ
Ｄにそれぞれ接続し、信号伝送路１ａにプラス電荷を、
信号伝送路１ｂにマイナス電荷をそれぞれ供給し、送信
入力信号ＴＳがローレベルのときは、信号伝送路１ａを
電源Ｖddから、信号伝送路１ｂをグランドＧＮＤからそ
れぞれ切り離し、ペア信号伝送路１に電荷が供給されな
いようにするとともに、電源ＶddとグランドＧＮＤの間
にペア信号伝送路１をバイパスする電荷の流動経路を形
成することを特徴とする。
【００６５】言い換えると、ドライバ回路３は、送信入
力信号ＴＳがハイレベルのときは、電源Ｖddと信号伝送
路１ａの間（電源端子Ｅ1とドライブ端子Ｄ1の間）、お
よび信号伝送路１ｂとグランドＧＮＤの間（ドライブ端
子Ｄ2とグランド端子Ｅ2の間）に、相補信号の供給のた
めの電流経路をそれぞれ形成し、送信入力信号ＴＳがロ
ーレベルのときは、上記の相補信号供給のための電流経
路を遮断するとともに、電源ＶddとグランドＧＮＤの間
（電源端子Ｅ1とグランド端子Ｅ2の間）に、ペア信号伝
送路１をバイパスする電流経路を形成することを特徴と
する。
【００６６】つまり、ドライバ回路３は、電源／グラン
ド間に直流的な電流経路を維持し、電源／グランドから
見たときに直流回路のように動作しながら、ペア信号伝
送路１に対する相補信号の供給を送信入力信号ＴＳに従
って断続することを特徴とする。なお、ドライブ回路３
の詳細については、あとで説明する。
【００６７】上記の相補信号は、２本の伝送路からなる
ペア伝送路（図２のような並列等長配置構造のペア伝送
路の他に同軸構造やツイスト構造のペア伝送路を含む）
において、一方の伝送路に流れるプラス電荷による信号
と、上記プラス電荷と同じ方向および同じ電荷量で他方
の伝送路に流れるマイナス電荷による信号のペアからな
る信号である。図２４の従来のカレントスイッチ型ドラ
イバ回路は、送信入力信号ＴＳに従って相補信号の正／
負を反転させるものであった。従って、図２２の従来の
信号伝送バスシステムは、伝送信号の「０」、「１」
を、伝送路の一方が高電位となる相補信号と、伝送路の
他方が高電位となる相補信号とにより表現するものであ
った。これに対し、実施の形態１のドライバ回路３は、
送信入力信号ＴＳに従って、相補信号をペア信号伝送路
１に供給し、またはこの供給を停止するものである。従
って、実施の形態１の信号伝送バスシステムは、伝送信
号の「０」、「１」を、ペア信号伝送路１に相補信号が
供給されているか否かにより表現するものである。
【００６８】分岐部４およびレシーバ回路５は、ペア伝
送路１に相補信号が供給されているか否かを検知する分
岐レシーバユニットを構成している。この分岐レシーバ
ユニットはペア信号伝送路１の途中に設けられている。
分岐部４は、ペア信号伝送路１に供給された相補信号の
エネルギを乱さないように、ペア信号伝送路１の途中か
ら相補信号のエネルギの僅かな一部を分岐する。また、
分岐された僅かなエネルギの相補信号を感知することに
より、ペア信号伝送路１に相補信号が供給されているか
否かを検知し、これにより伝送信号を受信する。
【００６９】例えば、電源Ｖddの電圧値を１．０
［Ｖ］、シリーズ抵抗１７，１８の抵抗値をそれぞれ１
００［Ω］、終端抵抗２の抵抗値を１５［Ω］、ドライ
ブトランジスタ１３，１４のオン抵抗値をそれぞれ１５
［Ω］とし、また伝送路１ａ，１ｂでの表皮効果がな
く、伝送路１ａ，１ｂの直流抵抗値が０［Ω］であると
する。
【００７０】ドライブ回路３が相補信号をペア信号伝送
路１に供給するときに、信号伝送路１ａ，１ｂに流れる
電流Ｉtは、 Ｉt＝１．０［Ｖ］／（１００［Ω］＋１００［Ω］＋
１５［Ω］＋１５［Ω］＋１５［Ω］）＝４．１［ｍ
Ａ］ である。また、信号伝送路１ａ，１ｂ間の電圧（終端抵
抗２での降下電圧）Ｖ tは、 Ｖt＝４．１［ｍＡ］×１５［Ω］＝６１［ｍＶ］ である。
【００７１】なお、伝送路１ａ，１ｂでの表皮効果が大
きく、ペア信号伝送路１の直流抵抗値が、例えば３０
［Ω］であるとした場合には、 Ｉt＝１．０［Ｖ］／（１００［Ω］＋１００［Ω］＋
１５［Ω］＋１５［Ω］＋１５［Ω］＋３０［Ω］）＝
３．６［ｍＡ］ Ｖt＝３．６［ｍＡ］×１５［Ω］＝５５［ｍＶ］ となる。
【００７２】なお、ドライブ回路３が相補信号の供給を
停止しているときには（ただし、供給停止前にペア信号
伝送路１に供給されていたエネルギ（電荷）が全て終端
抵抗２において消費されたあと）、信号伝送路１ａ，１
ｂに流れる電流、および信号伝送路１ａ，１ｂ間の電圧
は０になる。
【００７３】分岐レシーバユニット（分岐部４およびレ
シーバ回路５）は、上記の相補信号電圧Ｖtを感知でき
るものでなければならないとともに、ペア信号伝送路１
上での相補信号のエネルギを乱さないように、相補信号
をペア信号伝送路１から分岐できるものでなければなら
ない。
【００７４】上記「ペア信号伝送路１上での相補信号の
エネルギを乱さないように相補信号を分岐する」こと
は、相補信号の波形を変形させずに僅かなエネルギを分
岐することを意味する。従って、ペア信号伝送路１上で
の相補信号のエネルギを乱さないように分岐するには、
ペア信号伝送路１の分岐端に、直流抵抗成分のみの（容
量成分を０とみなせる）高インピーダンス手段が設けら
れていることが条件になる。
【００７５】上記「直流抵抗成分のみの（容量成分を０
とみなせる）高インピーダンス手段」とは、例えば、抵
抗値０．４［ｋΩ］以上の純抵抗（容量成分が０）から
なる分岐抵抗、あるいは入力容量値が０．０５［ｎＦ］
以下であり、入力抵抗値が１［ｋΩ］以上の手段であ
る。信号伝送路１ａ，１ｂの特性インピーダンスを１５
［Ω］とすると、ペア信号伝送路１の分岐端に、入力抵
抗値０．４［ｋΩ］の手段を設けた場合には、ペア信号
伝送路１上の相補信号のエネルギの内、 １５［Ω］／（０．４［ｋΩ］＋１５［Ω］）＝３．６
［％］ が分岐される。上記の分岐抵抗は、ペア信号伝送路１上
の相補信号のエネルギの内の３．６［％］以下のエネル
ギを分岐する純抵抗と言い換えることもできる。
【００７６】さらに、分岐レシーバユニットを複数個設
け、ペア信号伝送路１上での相補信号のエネルギを乱さ
ないように分岐するには、個々の分岐レシーバユニット
に対する上記の条件に加え、全分岐レシーバユニットに
より分岐されるエネルギーの合計が、ペア信号伝送路１
に供給された相補信号のエネルギの内の、例えば１０
［％］以下であることが条件となる。
【００７７】ペア信号伝送路１に供給される相補信号
は、従来の技術において説明したようにコモンモードノ
イズをキャンセルできる信号であり、ほとんどノイズを
含まない信号となるため、上記電圧Ｖtの相補信号をペ
ア信号伝送路１上でのエネルギを乱さないように分岐
し、分岐した相補信号を感知することは可能である。
【００７８】図４は上記分岐レシーバユニットの回路図
である。図４において、分岐部４は、ペア信号伝送路１
の途中に設けられており、ぺア分岐抵抗２０と、ペア分
岐路２１とを有する。ペア分岐路２１は、並列等長配置
された分岐路２１ａおよび２１ｂからなる。また、ペア
分岐抵抗２０は、分岐抵抗２０ａおよび２０ｂからな
る。分岐抵抗２０ａは、信号伝送路１ａの途中の分岐端
と分岐路２１ａの一方の端部の間に挿入されており、分
岐抵抗２０ｂは、信号伝送路１ｂの途中の分岐端と分岐
路２１ｂの一方の端部の間に挿入されている。分岐路２
１ａの他方の端部は、レシーバ回路５の入力端子ＩＮ1
に接続され、分岐路２１ｂの他方の端部は、レシーバ回
路５の入力端子ＩＮ2に接続されている。
【００７９】分岐抵抗２０ａ，２０ｂの抵抗値は、ペア
信号伝送路１上でのエネルギを乱さないように相補信号
を分岐するために、０．４［ｋΩ］でなければならず、
例えば１［ｋΩ］とする。また、ペア分岐路２１は、分
岐された相補信号をレシーバ回路５に伝送するぺア伝送
路である。
【００８０】レシーバ回路５は、差動アンプ２２と、終
端トランジスタ２３と、入力端子ＩＮ1，ＩＮ2と、出力
端子ＯＵＴとを有する。分岐部４により分岐された相補
信号が入力される入力端子ＩＮ1，ＩＮ2は、それぞれ差
動アンプ２２の差動入力端子になっている。また、検知
した伝送信号に応じた受信出力信号を出力する出力端子
ＯＵＴは、差動アンプ２２の出力端子になっている。
【００８１】このレシーバ回路５は、ペア信号伝送路１
上でのエネルギを乱さないようにペア伝送路１の途中か
ら分岐抵抗２０ａ，２０ｂを介して分岐される相補信号
を感知することにより、相補信号がペア信号伝送路１に
供給されているか否か（伝送信号が「０」であるか
「１」であるか）を検知し、検知した伝送信号に応じた
受信出力信号ＲＳを出力するものであり、入力端子ＩＮ
1，ＩＮ2間を終端する終端トランジスタ２３を有するこ
とを特徴とする。なお、レシーバ回路５の詳細について
は、あとで説明する。
【００８２】パスコン７は、図１のようにドライバチッ
プ９の外部かつ近傍の位置において、電源ライン６ａと
グランドライン６ｂの間に設けられている。伝送信号の
遷移期間も含め、常に電源／グランドから見て直流回路
のように動作するドライバ回路３を備えた実施の形態１
の信号伝送バスシステムにおいては、パスコン７は、従
来の信号伝送バスシステムのようにチップ内に埋め込む
タイプのコンデンサである必要はない。また、実施の形
態１の信号伝送バスシステムにおいては、パスコン７
は、ほとんど不要であるが、他の回路で発生した電磁放
射の影響をペア電源／グランドライン６が受けないよう
にするために、図１のように設けておくことが望まし
い。
【００８３】図５は本発明の実施の形態１の信号伝送バ
スシステムの回路構造図である。図５のように、ペア伝
送路１は、絶縁層８ａの上層に配置された信号伝送路１
ａと、絶縁層８ａの下層に、信号伝送路１ａと対向する
ように配置された信号伝送路１ｂからなる。信号伝送路
１ａ，１ｂのドライバ回路３側の端部には、互いに対向
しないように曲折したパッド電極１ｃおよびコンタクト
電極１ｄが一体それぞれに設けられている。同様に、信
号伝送路１ａ，１ｂの終端抵抗２側の端部には、互いに
対向しないように曲折したパッド電極１ｅおよびコンタ
クト電極１ｆがそれぞれ一体に設けられている。さら
に、絶縁層８ａの上層には、絶縁層８ａに設けられたビ
アホールにより信号伝送路１ｂの端部電極１ｄにコンタ
クトしているパッド電極１ｇ、およびビアホールにより
信号伝送路１ｂのコンタクト電極１ｆにコンタクトして
いるパッド電極１ｈが設けられている。そして、ドライ
バ回路３を含むドライバチップ９（図１参照）は、ペア
信号伝送路１のパッド電極１ｃ，１ｇに、フリップチッ
プボンディングまたはワイヤボンディングされている。
同様に、終端抵抗２のチップは、ペア伝送路１のパッド
電極１ｅ，１ｈに、フリップチップボンディングまたは
ワイヤボンディングされている。
【００８４】また、ペア信号伝送路１の途中には、分岐
パッド電極４ａ，４ｂと、分岐コンタクト電極４ｃと、
ペア分岐抵抗２０のチップと、このペア分岐抵抗２０か
ら延びるペア分岐路２１とを有する分岐部４が設けられ
ている。そして、ペア分岐路２１の先端部には、レシー
バ回路５が設けられている。
【００８５】図６は分岐レシーバユニット（分岐部４お
よびレシーバ回路５）の回路構造図である。図６のよう
に、ペア信号伝送路１の信号伝送路１ａ，１ｂの途中に
は、分岐パッド電極４ａおよび分岐コンタクト電極４ｃ
がそれぞれ一体に設けられており、分岐コンタクト電極
４ｃの上層には、絶縁層８ａ（図５参照）に設けられた
ビアホール８ｂにより分岐コンタクト電極４ｃにコンタ
クトする分岐パッド電極４ｂが設けられている。
【００８６】また、分岐路２１ａ，２１ｂのペア伝送路
１側の端部には、互いに対向しないように曲折したパッ
ド電極２１ｃおよびコンタクト電極２１ｄが一体それぞ
れに設けられている。同様に、分岐路２１ａ，２１ｂの
端部には、互いに対向しないように曲折したパッド電極
２１ｅおよびコンタクト電極２１ｆがそれぞれ一体に設
けられている。さらに、コンタクト電極２１ｄの上層に
は、ビアホールによりコンタクト電極２１ｄにコンタク
トしているパッド電極２１ｇが設けられている。同様
に、コンタクト電極２１ｆの上層には、ビアホールによ
りコンタクト電極２１ｆにコンタクトしているパッド電
極２１ｈが設けられている。
【００８７】そして、分岐抵抗２０ａ，２０ｂのチップ
は、ペア信号伝送路１の途中に設けた分岐パッド電極４
ａ，４ｂ、およびペア分岐路２１のパッド電極２１ｃ，
２１ｇにそれぞれフリップチップボンディング（図６の
場合）またはワイヤボンディングされている。同様に、
レシーバ回路５を含むレシーバチップ１０は、パッド電
極２１ｅ，２１ｈに、それぞれフリップチップボンディ
ングまたはワイヤボンディング（図６の場合）されてい
る。
【００８８】実施の形態１の信号伝送バスシステムの特
徴であるドライバ回路３およびレシーバ回路５の詳細に
ついて以下に説明する。
【００８９】まず、ドライバ回路３において、ノイズ消
去抵抗１６は、反射ノイズを吸収するために設けること
が望ましい。分岐レシーバユニットの入力インピーダン
ス（ペア伝送路１の分岐端から見たインピーダンス）
は、高インピーダンスであるため、上記の分岐端におい
て、多少の反射が起こり、ペア信号伝送路１に供給され
た相補信号のエネルギの内の多少は、上記の分岐端で反
射され、ドライバ回路３側に戻る。つまり、上記に分岐
端において、ドライバ回路３側に戻る多少の反射ノイズ
が発生する。ノイズ消去抵抗１６は、上記の反射ノイズ
をペア伝送路１のドライバ回路３側の端部で吸収し、上
記ノイズによる多重反射を減衰させるために設けられて
いる。このノイズ消去抵抗１６の抵抗値は、ペア信号伝
送路１の特性インピーダンスのおよそ１０倍が適当であ
る。例えば、ペア信号伝送路１の特性インピーダンスが
１５［Ω］であれば、ノイズ消去抵抗１６の抵抗値を１
５０［Ω］にする。なお、ノイズ消去抵抗を省略するこ
とも可能である。
【００９０】シリーズ抵抗１７，１８は、ドライバ回路
３に供給する電力を調整するために設けることが望まし
い。シリーズ抵抗１７，１８の抵抗値は、例えばレシー
バ回路５が相補信号を感知できる範囲内でドライバ回路
３の消費電力が最小になる値にする。なお、シリーズ抵
抗１７のみまたはシリーズ抵抗１８のみを設ける、ある
いはシリーズ抵抗１７および１８を省略することも可能
である。
【００９１】ドライバ回路３においては、ドライバトラ
ンジスタ１３，１４により構成される、送信入力信号Ｔ
Ｓに従ってペア信号伝送路１に断続的に相補信号を供給
する手段のみならず、ショートトランジスタ１５からな
る、送信入力信号ＴＳに従ってペア信号伝送路１をバイ
パスする電流経路を、断続的かつ上記相補信号の供給と
は相反的に形成する手段が不可欠である。この理由につ
いて以下に説明する。
【００９２】電源Ｖddはドライバ回路３を含む数多くの
回路に電力を供給するものであり、グランドＧＮＤは上
記数多くの回路に基準電位を供給するものである。そし
て、電源Ｖddと上記数多くの回路を接続する電源ライ
ン、およびグランドＧＮＤと上記数多くの回路を接続す
るグランドラインは、それぞれ網目のネットワークを構
成している。
【００９３】ショートトランジスタ１５がない場合に
は、送信入力信号ＴＳがハイレベルからローレベルに変
化すると、ドライバ回路３の電源端子Ｅ1−グランド端
子Ｅ2間は高インピーダンスに変化する。電源ライン６
ａおよびグランドライン６ｂも伝送路であるため、端子
Ｅ1−Ｅ2間が高インピーダンスに変化すると、端子Ｅ1
およびＥ2は全反射端となり、全反射のエネルギが電源
ＶddおよびグランドＧＮＤに戻っていく。この全反射の
エネルギは上記ネットワークの節目節目において多重反
射し、これにより電源／グランドの揺らぎを誘発させ
る。
【００９４】ショートトランジスタ１５は、ドライバト
ランジスタ１３，１４がオフするときにオンし、端子Ｅ
1，Ｅ2間にペア伝送路１をバイパスする電流経路を形成
することにより、ドライバトランジスタ１３，１４がオ
フしたときに端子Ｅ1，Ｅ2間が高インピーダンスになら
ないようにする。これにより、ドライバ回路３の端子Ｅ
1，Ｅ2でのエネルギの全反射による電源／グランドの揺
らぎを回避することができる。
【００９５】また、ドライバ回路３のトランジスタのス
イッチングのときに、端子Ｅ1−Ｅ2間が瞬時に低インピ
ーダンスになると、コモンモードノイズが発生し、これ
により電源／グランドの揺らぎを誘発させる。ショート
トランジスタ１５は、ドライブトランジスタ１３，１
４、ペア信号伝送路１、および終端抵抗２からなる伝送
回路に並列に設けられているため、ドライブトランジス
タ１３，１４のスイッチングのときに、上記伝送回路の
インピーダンスの動的変化を、ショートトランジスタ１
５のインピーダンスの動的変化により相殺し、トランジ
スタのスイッチング期間において端子Ｅ1−Ｅ2間のイン
ピーダンスが瞬時に低い値に変動しないようにすること
が可能である。これにより、コモンモードノイズによる
電源／グランドの揺らぎを回避することができる。
【００９６】以下に、ショートトランジスタ１５のオン
抵抗値の最適条件について説明する。ショートトランジ
スタ１５のオン抵抗値は、ドライブトランジスタ１３の
オン抵抗値と、終端抵抗２の抵抗値と、ドライブトラン
ジスタ１４の抵抗値との合計に等しいことが望ましい。
例えば、ドライブトランジスタ１３，１４のオン抵抗値
をともに１５［Ω］、終端抵抗２の抵抗値を１５［Ω］
とすると、ショートトランジスタ１５のオン抵抗値は、 １５＋１５＋１５＝４５［Ω］ であることが望ましい。
【００９７】このようにすると、電源／グランドから見
た終端が、ペア信号伝送路１の端部（終端抵抗２の位
置）にあるか、ドライバ回路３内にあるかの違いがある
のみで、トランジスタのスイッチング期間も含め、電源
／グランド（端子Ｅ1，Ｅ2）から見たドライバ回路３の
インピーダンスは常に不変であり、電源ライン６ａ−ド
ライバ回路３−グランドライン６ｂ間には、瞬時変化の
ない直流的な電流（定電流）のみが常に流れていること
になる。
【００９８】次に、レシーバ回路５において、差動アン
プ２２は、図４のように、ｐＭＯＳトランジスタｐ1，
ｐ2，ｐ3と、ｎＭＯＳトランジスタｎ0，ｎ1，ｎ2，ｎ3
とを有する。図４において、Ｉ0はトランジスタｎ0に流
れる定電流であり、Ｉ1はトランジスタｐ1およびｎ1に
流れる電流であり、Ｉ2はトランジスタｐ2およびｎ2に
流れる電流である。電流Ｉ1およびＩ2は、端子ＩＮ1，
ＩＮ2に入力される伝送信号電圧に応じて変化する。
【００９９】この差動アンプ２２は、伝送信号の「０」
または「１」のいずれかを表現する相補信号が入力され
たか否かを感知することにより、伝送信号が「０」であ
るか「１」であるかを検知するためのものであり、入力
された伝送信号電圧を増幅し、伝送信号に応じた受信出
力信号電圧Ｖ2を出力端子ＯＵＴに出力する。相補信号
が入力されたか否かを感知することができるためには、
分岐された相補信号の僅かなエネルギを感知することが
できる感度を有することが要求される。
【０１００】差動アンプ２２の内部構成は、従来の差動
アンプと同じであるが、ペア信号伝送路１から分岐され
た相補信号の僅かなエネルギを感知するために留意する
ことを中心に、差動アンプ２２について以下に説明す
る。
【０１０１】差動アンプ２２において、トランジスタｐ
1，ｐ2，ｎ0，ｎ1，ｎ2は、差動増幅部を構成してい
る。トランジスタｐ1とｎ1、トランジスタｐ2とｎ2は、
それぞれ直列に接続されている。トランジスタｐ1およ
びｐ2のソース電極は、電源ラインまたは電源パターン
を介して電源Ｖｄｄに接続されており、トランジスタｎ
1およびｎ2のソース電極は、トランジスタｎ0のドレイ
ン電極に接続されている。トランジスタｎ0のソース電
極は、グランドラインまたはグランドパターンを介して
グランドＧＮＤに接続されている。また、トランジスタ
ｐ1およびｐ2のゲート電極は、トランジスタｐ2のドレ
イン電極（トランジスタｎ2のドレイン電極）に接続さ
れている。トランジスタｎ1およびｎ2のゲート電極は、
入力端子ＩＮ1，ＩＮ2にそれぞれ接続されており、トラ
ンジスタｐ2およびｎ2のドレイン電極は、出力端子ＯＵ
Ｔに接続されている。
【０１０２】また、差動アンプ２２において、トランジ
スタｐ3およびｎ3は、電流設定部を構成している。トラ
ンジスタｐ3およびｎ3は、直列に接続されている。トラ
ンジスタｐ3のソース電極は、電源ラインまたは電源パ
ターンを介して電源Ｖｄｄに接続されている。トランジ
スタｎ3のソース電極およびトランジスタｐ3のゲート電
極は、グランドラインまたはグランドパターンを介して
グランドＧＮＤに接続されている。トランジスタｐ3の
ドレイン電極、ならびにトランジスタｎ3のゲート電極
およびドレイン電極は、差動増幅部のトランジスタｎ0
のゲート電極に接続されている。
【０１０３】上記の電流設定部は、差動増幅部の定電流
Ｉ0を制御するためのトランジスタｎ0のゲート電圧を、
トランジスタｎ0のしきい値電圧近くの安定なものとす
るために設けられている。電流設定部のトランジスタｐ
3の相互コンダクタンスｇm3がトランジスタｎ3の相互コ
ンダクタンスよりも小さければ、トランジスタｎ3のゲ
ート電圧Ｖ3は、トランジスタｎ3のしきい値電圧に近く
なる。このゲート電圧Ｖ3は、トランジスタｎ0のゲート
電圧でもあるから、トランジスタｎ0のしきい値電圧が
トランジスタｎ3のしきい値電圧と一致していれば、ト
ランジスタｎ0のゲート電圧は、トランジスタｎ0のしき
い値電圧近くの安定なものとなる。この場合に、トラン
ジスタｐ3の相互コンダクタンスｇm3を制御することに
より、差動増幅部の定電流Ｉ0の値を制御することが可
能である。定電流Ｉ0の値をできるだけ小さくし、消費
電力を小さくするために、上記の相互コンダクタンスｇ
m3は、できるだけ小さな値にする。
【０１０４】上記の差動増幅部は、入力された伝送信号
電圧を増幅し、伝送信号に応じた受信信号電圧Ｖ2を出
力端子ＯＵＴに出力する。この差動増幅部において、ト
ランジスタｐ1とｐ2の特性、およびトランジスタｎ1と
ｎ2の特性、特にトランジスタｐ1とｐ2の相互コンダク
タンス、およびトランジスタｎ1とｎ2の相互コンダクタ
ンスは、ほぼ一致していることが必要である。これによ
り、入力される伝送信号電圧に応じた電流Ｉ1およびＩ2
を流すことができ、Ｉ1＋Ｉ2＝Ｉ0を維持することがで
きる。
【０１０５】入力端子ＩＮ1は分岐部４を介して信号伝
送路１ａに接続されており、入力端子ＩＮ2は分岐部４
を介して信号伝送路１ｂに接続されている。ドライバ回
路３が相補信号をペア信号伝送路１に供給するとき、信
号伝送路１ａは電源ライン６ａからのプラス電荷を伝送
する伝送路であり、信号伝送路１ａはグランドライン６
ｂからのマイナス電荷を伝送する伝送路である。従っ
て、相補信号が供給されているときには、信号伝送路１
ａの電位は、信号伝送路１ｂの電位よりも高くなる。こ
れにより、相補信号が供給されているときには、入力端
子ＩＮ1の電位（トランジスタｎ1のゲート電圧）は、入
力端子ＩＮ2の電位（トランジスタｎ2のゲート電圧）よ
りも高くなり、出力端子ＯＵＴの受信出力信号電圧（ト
ランジスタｎ2のドレイン電圧）Ｖ2は、トランジスタｎ
1のドレイン電圧Ｖ1よりも高くなる。さらに、コモンモ
ードノイズによりペア信号伝送路１上の相補信号にバイ
アスがかかった場合にも、信号伝送路１ａの電位は、信
号伝送路１ｂの電位よりも高く保持される。また、相補
信号が供給されていないときは、入力端子ＩＮ1および
ＩＮ2の入力容量にチャージされた電荷が全て放電され
たあとであれば、Ｖ2−Ｖ1＝０となる。このように、実
施の形態１の信号伝送バスシステムでは、相補信号を供
給するか否かにより伝送信号の「０」，「１」を表現す
るため（図２２の従来の信号伝送バスシステムのように
相補信号の反転により「０」，「１」を表現するもので
はないため）、常にＶ2−Ｖ1≧０が保持される。
【０１０６】トランジスタｎ1の抵抗値をＲn1、トラン
ジスタｎ2の抵抗値をＲn2とすると、トランジスタｎ1お
よびｎ2の合成相互コンダクタンスｇm12は、 ｇm12＝１／（Ｒn1＋Ｒn2） となる。また、トランジスタｐ1およびｐ2の抵抗値を、
ともにＲpとすると、差動アンプ２２の電圧増幅率Ｇ
vは、 Ｇv＝ｇm12×Ｒp ＝Ｒp／（Ｒn1＋Ｒn2） となる。トランジスタｐ1およびｐ2の抵抗値Ｒpは、Ｖ2
−Ｖ1が増大するほど（Ｖ2が大きくなるほど）大きくな
るため、電圧増幅率Ｇvは、Ｖ2−Ｖ1が増大するほど大
きくなる。相補信号が入力されると、Ｖ2−Ｖ1が増大す
るため、電圧増幅率Ｇvは、相補信号が入力されていな
いときよりも増大する。このように、相補信号が入力さ
れたときに電圧増幅率Ｇvが増大することは、分岐され
た相補信号の僅かなエネルギを感知するのに望ましいこ
とである。
【０１０７】また、差動アンプ２２のダイナミックレン
ジＶ2−Ｖ1は、 Ｖ2−Ｖ1＝（Ｉ0／１０００）1/2 であり、定電流Ｉ0を大きくするほど、大きくなる。し
かし、定電流Ｉ0を大きくすると消費電力が大きくなる
ため、定電流Ｉ0をやたらに大きくすることは望ましく
ない。従って、相補信号電圧を感知できる範囲で、トラ
ンジスタｐ3の相互コンダクタンスを適正化することに
より定電流Ｉ0の値をできるだけ小さくする。
【０１０８】なお、受信出力信号電圧Ｖ2は、やや高い
側にシフトしているため、適当にレベルシフタを挿入
し、さらにＣＭＯＳレベル補正回路を挿入しても良い。
また、増幅利得が得られる範囲において、トランジスタ
ｐ1，ｐ2のゲート電極をグランドＧＮＤに接続する構造
としても良い。
【０１０９】先に説明したように、ペア信号伝送路１上
での相補信号のエネルギを乱さないように、相補信号の
エネルギの僅かな一部を分岐するためには、ペア信号伝
送路１の分岐端に直流抵抗成分のみの（容量成分を０と
みなせる）高インピーダンス手段を設けることが条件と
なる。上記の高インピーダンス手段が容量成分を含まな
いことにより、ペア信号伝送路１上の相補信号の分岐端
での波形変形をなくすことができる。また、上記の高イ
ンピーダンス手段が、高抵抗であることにより、ペア信
号伝送路１上の相補信号の分岐端での反射および減衰を
小さくすることができる。また、分岐レシーバユニット
を複数個設ける場合には、全分岐レシーバユニットによ
る分岐される相補信号のエネルギの合計を、ペア信号伝
送路１に供給された相補信号のエネルギの内の、例えば
１０［％］以下にすることも上記の条件となる。上記の
波形変形、反射、減衰は、ぺア伝送路１の途中に分岐レ
シーバユニットを複数個設ける場合に、特に問題にな
る。
【０１１０】レシーバ回路５のような、ＭＯＳトランジ
スタの差動アンプによるレシーバ回路では、入力容量は
ＭＯＳトランジスタのゲート容量およびその周辺の寄生
容量であり、この入力容量が０とみなせるレシーバ回路
（例えば、入力容量が０．０５［ｐＦ］以下のレシーバ
回路）を実現するのは困難である。このため、ペア信号
伝送路１の分岐端に、抵抗値０．４［ｋΩ］以上の純抵
抗からなる分岐抵抗２０ａ，２０ｂを設けている。
【０１１１】例えば、信号伝送路１ａ，１ｂの特性イン
ピーダンスを１５［Ω］、分岐抵抗２０ａ，２０ｂの抵
抗値を１［ｋΩ］とすると、１個の分岐レシーバユニッ
トには、ペア信号伝送路１上の相補信号のエネルギの
内、 １５［Ω］／（１［ｋΩ］＋１５［Ω］）＝１．５
［％］ が分岐され、ペア信号伝送路１上の相補信号のエネルギ
は、供給されたときの９８．５［％］に減衰する。分岐
される全エネルギを供給されたエネルギの１０［％］以
下にするには、分岐レシーバユニットの個数を６個以下
にする必要がある。
【０１１２】また、分岐抵抗２０ａ，２０ｂの抵抗値を
５［ｋΩ］とすると、１個の分岐レシーバユニットに
は、ペア信号伝送路１上の相補信号のエネルギの内、 １５［Ω］／（５［ｋΩ］＋１５［Ω］）＝０．３
［％］ が分岐される。この場合、分岐される全エネルギを供給
されたエネルギの１０［％］以下にするには、分岐レシ
ーバユニットの個数を３３個以下にする必要がある。
【０１１３】レシーバ回路５の特徴である終端トランジ
スタ２３は、レシーバ回路５の入力端子ＩＮ1，ＩＮ2間
（従って、差動アンプ２２の差動入力端子間）を終端す
るｐＭＯＳトランジスタである。終端トランジスタ２３
のソース電極およびドレイン電極は、それぞれ入力端子
ＩＮ1，ＩＮ2に接続され、終端トランジスタ２３のゲー
ト電極は、グランドラインあるいはグランドパターンを
介し、グランドＧＮＤに接続されている。
【０１１４】なお、終端トランジスタ２３は、入力端子
ＩＮ1，ＩＮ2間を終端するｎＭＯＳトランジスタでも良
い。このｎＭＯＳトランジスタのゲート電極は、電源ラ
インあるいは電源パターンを介し、電源Ｖｄｄに接続さ
れる。
【０１１５】終端トランジスタ２３を設ける理由および
その機能について以下に説明する。ドライバ回路３は、
入力された送信信号に従ってぺア信号伝送路１に相補信
号を供給しまたは供給を停止するものである。このた
め、ぺア信号伝送路１に相補信号が供給されると、レシ
ーバ回路５の入力端子ＩＮ1の入力容量（トランジスタ
ｎ1のゲート容量およびその周辺の寄生容量）は、信号
伝送路１ａから分岐されたプラス電荷によりチャージさ
れ、入力端子ＩＮ2の入力容量（トランジスタｎ2のゲー
ト容量およびその周辺の寄生容量）は、信号伝送路１ｂ
から分岐されたマイナス電荷によりチャージされる。
【０１１６】相補信号の供給が停止され、ペア信号伝送
路１がペア電源／グランドライン６（図１参照）から切
り離されたときには、レシーバ回路５は、上記入力容量
にチャージされた電荷を、ドライバ回路３に入力された
送信信号のパルスの立ち下がり時間と同じ程度の時間
で、速やかに放電させる必要がある。この速やかな放電
が可能でないと、レシーバ回路５は、相補信号の供給が
停止されたことを（伝送信号の値が変化したことを）感
知することができなくなる。しかし、分岐抵抗２０ａ，
２０ｂの抵抗値は、例えば１［ｋΩ］と大きいため、差
動アンプのみからなる従来のレシーバ回路では、上記の
放電に時間がかかってしまう。
【０１１７】そこで、レシーバ回路５では、入力端子Ｉ
Ｎ1，ＩＮ2間を終端トランジスタ２３により終端し、こ
の終端トランジスタ２３を介して上記入力容量にチャー
ジされた電荷を速やかに放電できるようにしている。
【０１１８】数［ＧＨｚ］の高速ディジタル信号のパル
ス立ち下がり時間と同じ程度の時間で、上記入力容量に
チャージされた電荷を速やかに放電させるための終端ト
ランジスタ２３の条件について以下に説明する。まず、
終端トランジスタ２３の遮断周波数は、６０［ＧＨｚ］
以上であることが望ましい。さらに、上記の入力容量を
５［ｐＦ］とすると、終端トランジスタ２３の抵抗値
は、２０［Ω］以下であることが望ましい。また、上記
の入力容量を２［ｐＦ］とすると、終端トランジスタ２
３の抵抗値は、５０［Ω］以下であることが望ましい。
つまり、終端トランジスタ２３の抵抗値は、上記の入力
容量との時定数が１００［ｐｓ］以下になる値であるこ
とが望ましい。
【０１１９】なお、終端トランジスタ２３の抵抗値は、
ペア分岐路２１の特性インピーダンスに整合しているこ
とが望ましいが、終端トランジスタ２３の抵抗値は、変
化するため、整合させるのは困難である。ペア分岐路２
１が短ければ、終端トランジスタ２３の抵抗値は、ペア
分岐路２１の特性インピーダンスと必ずしも整合する必
要はない。
【０１２０】実施の形態１の伝送システムの信号伝送動
作について以下に説明する。以下の説明では、送信入力
信号ＴＳのパルス周波数、従って伝送信号の周波数を、
数［ＧＨｚ］とする。また、電源Ｖddの電圧値を１．０
［Ｖ］、シリーズ抵抗１７，１８の抵抗値をそれぞれ１
００［Ω］、信号伝送路１ａ，１ｂの特性インピーダン
スをそれぞれ１５［Ω］、終端抵抗２の抵抗値を１５
［Ω］、ドライブトランジスタ１３，１４のオン抵抗値
をそれぞれ１５［Ω］、ショートトランジスタ１５のオ
ン抵抗値４５［Ω］とする。これらの条件は、実施の形
態１の信号伝送バスシステムにおいて、数［ＧＨｚ］の
高速ディジタル信号を伝送するのに望ましい条件の一例
である。
【０１２１】まず、送信入力信号ＴＳがローレベルから
ハイレベルに変化すると、ドライバ回路３は、ドライバ
トランジスタ１３，１４をターンオンさせるとともに、
ショートトランジスタ１５をターンオフさせる。ショー
トトランジスタ１５のターンオフにより、ペア信号伝送
路１をバイパスする電流経路が遮断される。また、ドラ
イバトランジスタ１３，１４のターンオンにより、ペア
信号伝送路１の電流経路（ドライバトランジスタ１３、
信号伝送路１ａ、終端抵抗２、信号伝送路１ｂ、および
ドライバトランジスタ１４による電流経路）が形成され
る。これにより、電源ライン６ａからペア信号伝送路１
の電流経路に電流が供給され、ペア信号伝送路１の電流
経路からグランドライン６ｂに電流が流れ込み（言い換
えると、電源ライン６ａから信号伝送路１ａにプラス電
荷が供給されるとともに、グランドライン６ｂから信号
伝送路１ｂにマイナス電荷が供給され）、ペア信号伝送
路１に対する相補信号の供給が開始される。
【０１２２】相補信号の供給を開始するためのドライバ
トランジスタ１３，１４、およびショートトランジスタ
１５のスイッチング期間（この伝送信号が相補信号の供
給停止から供給に遷移するのを、以下単に第１の遷移と
称する）において、ドライバトランジスタ１３，１４、
ペア伝送路１、および終端抵抗１からなる伝送回路の抵
抗値の減少を補うように、ショートトランジスタ１５の
抵抗値が増加する。このため、上記のスイッチング期間
において、上記伝送回路と、この伝送回路に並列に設け
られたショートトランジスタ１５との動的な合成抵抗値
の変化は、ほとんどない。従って、伝送信号の第１の遷
移期間において、電源／グランドから見た（端子Ｅ1，
Ｅ2から見た）ドライバ回路３のインピーダンス変化は
ほとんどなく、ドライバ回路３は電源／グランドから見
て直流回路のように動作する。つまり、伝送信号の第１
の遷移期間において、電源ライン６からドライバ回路３
に供給される電流（プラス電荷の流れ）、およびドライ
バ回路３からグランドライン６ｂに流れ込む電流（グラ
ンドライン６ｂからドライバ回路３に供給されるマイナ
ス電荷の流れ）は、ほとんど変化しない。
【０１２３】ドライバ回路３からペア信号伝送路１に供
給された相補信号は、ペア信号伝送路１を終端抵抗２側
に進行し、分岐部４に到達し、やがて終端抵抗２側の端
部に達する。信号伝送路１上を進行する相補信号のエネ
ルギの内の僅かな一部が分岐部４において分岐レシーバ
ユニットに分岐され、上記相補信号の大部分のエネルギ
は、終端抵抗２側の端部に達する。つまり、プラス電荷
の流れが信号伝送路１ａ上をドライバ回路３側から終端
抵抗２側に伝播し、上記プラス電荷の流れの僅かな一部
が分岐抵抗２０ａにより分岐レシーバユニットに分岐さ
れ、上記プラス電荷の流れの大部分は、終端抵抗２に達
する。また、マイナス電荷の流れが信号伝送路１ｂ上を
ドライバ回路３側から終端抵抗２に伝播し、上記マイナ
ス電荷の流れの僅かな一部が分岐抵抗２０ｂにより分岐
レシーバユニットに分岐され、上記マイナス電荷の流れ
の大部分は、終端抵抗２側の端部に達する。
【０１２４】ペア信号伝送路１の終端抵抗２側の端部
は、整合端になっているため、終端抵抗２側の端部に達
した相補信号のエネルギは、反射されることなく、全て
終端抵抗２に入力され、終端抵抗２において熱となって
消費され、消滅する。
【０１２５】ペア分岐抵抗２０によりレシーバユニット
に分岐された相補信号は、ペア分岐路２１上を進行し、
レシーバ回路５に入力される。つまり、分岐されたプラ
ス電荷の流れが、分岐路２１ａ上を伝播し、レシーバ回
路５の入力端子ＩＮ1に入力され、入力端子ＩＮ1の入力
容量をチャージする。また、分岐されたマイナス電荷の
流れが、分岐路２１ｂ上を伝播し、レシーバ回路５の入
力端子ＩＮ2に入力され、入力端子ＩＮ2の入力容量をチ
ャージする。レシーバ回路５の差動アンプ２２は、入力
端子ＩＮ1，ＩＮ2間の伝送信号（相補信号電圧）を感知
して増幅し、出力端子ＯＵＴに上記の伝送信号に応じた
受信出力信号ＲＳを出力する。なお、このとき、入力端
子ＩＮ1，ＩＮ2間の相補信号電圧に応じた電流が終端ト
ランジスタ２３に流れる。
【０１２６】次に、送信入力信号ＴＳがハイレベルから
ローレベルに変化すると、ドライバ回路３は、ドライバ
トランジスタ１３，１４はターンオフさせるとともに、
ショートトランジスタ１５をターンオンさせる。ドライ
バトランジスタ１３，１４のターンオフにより、ペア信
号伝送路１の電流経路は遮断され、ペア信号伝送路１に
対する相補信号の供給が停止する。また、ショートトラ
ンジスタ１５をターンオンにより、ペア信号伝送路１を
バイパスする電流経路が形成され、電源ライン６ａから
上記のバイパス電流経路に電流が供給され、上記のバイ
パス電流経路からグランドライン６ｂに電流が流れ込
む。
【０１２７】相補信号の供給を停止するためのドライバ
トランジスタ１３，１４、およびショートトランジスタ
１５のスイッチング期間（この伝送信号が相補信号の供
給から供給停止に遷移するを、以下単に第２の遷移と称
する）において、ドライバトランジスタ１３，１４、ペ
ア伝送路１、および終端抵抗１からなる伝送回路の抵抗
値の増加を補うように、ショートトランジスタ１５の抵
抗値が減少する。このため、伝送信号の第２の遷移期間
においても、上記第１遷移期間と同じように、上記伝送
回路と、この伝送回路に並列に設けられたショートトラ
ンジスタ１５との動的な合成抵抗値の変化は、ほとんど
ない。従って、伝送信号の第２の遷移期間においても、
電源／グランドから見た（端子Ｅ1，Ｅ2から見た）ドラ
イバ回路３のインピーダンス変化はほとんどなく、ドラ
イバ回路３は電源／グランドから見て直流回路のように
動作する。つまり、伝送信号の第２の遷移期間において
も、電源ライン６からドライバ回路３に供給される電流
（プラス電荷の流れ）、およびドライバ回路３からグラ
ンドライン６ｂに流れ込む電流（グランドライン６ｂか
らドライバ回路３に供給されるマイナス電荷の流れ）
は、ほとんど変化しない。
【０１２８】この実施の形態１の信号伝送バスシステム
では、ショートトランジスタ１５のオン抵抗値を、ドラ
イバトランジスタ１３，１４のオン抵抗値と、終端抵抗
２の抵抗値の合計に等しくなるようにしている。このた
め、ペア信号伝送路１に相補信号を供給している期間
と、相補信号の供給を停止している期間とにおいて、電
源／グランドから見たドライバ回路３のインピーダンス
は同じである。
【０１２９】従って、ドライバ回路３は、伝送信号の遷
移期間（第１の遷移期間および第２の遷移期間）を含
め、常に直流回路のように動作するため、ペア電源ライ
ン６にコモンモードノイズが発生するのを防止すること
ができ、従って電源／グランドの揺らぎを誘発すること
もない。
【０１３０】図７は本発明の実施の形態１のドライバ回
路３と従来のカレントスイッチ型ドライバ回路（図２２
のドライバ回路２０３参照）の信号伝送時の電源／グラ
ンドから見たインピーダンス変化を描いた図である。図
７において、（ａ）は本発明のドライバ回路３のインピ
ーダンス変化であり、（ｂ）は従来のカレントスイッチ
型ドライバ回路のインピーダンス変化である。なお、図
７は上記のインピーダンス変化をあくまでも模式的に描
いた図であり、厳密な図ではない。また、図７（ｂ）で
の遷移期間は、図２２のトランジスタＱ1〜Ｑ4をスイッ
チングさせ、伝送信号（相補信号電流）を反転させる期
間である。
【０１３１】従来のカレントスイッチ型ドライバ回路に
おいては、伝送信号の遷移期間において、電源／グラン
ドから見たインピーダンスが図７（ｂ）のＢ1，Ｂ2のよ
うに小さな値に瞬時変動してしまい、これにより貫通電
流が瞬時に流れ、電源グランドラインにコモンモードノ
イズが発生する。カレントスイッチ型ドライバ回路は、
トランジスタＱ1，Ｑ2からなる直列回路と、トランジス
タＱ3，Ｑ4からなる直列回路とを並列に設けた構成であ
り（図２２参照）、トランジスタＱ1，Ｑ4がターンオン
するとき、トランジスタＱ2，Ｑ3はターンオフし、トラ
ンジスタＱ1，Ｑ4がターンオフするとき、トランジスタ
Ｑ2，Ｑ3はターンオンする。従って、遷移期間でのそれ
ぞれの直列回路のインピーダンス変化はほぼ同じであ
り、最初に減少し、そのあと増加して遷移前の値に戻
る。このため、上記２個の直列回路を並列に配置したド
ライバ回路のインピーダンスも、瞬時変動してしまうの
である。
【０１３２】これに対し、本発明のドライバ回路３は、
ドライバトランジスタ１３，１４、ペア信号伝送路１、
および終端抵抗からなる伝送回路に並列に、ショートト
ランジスタ１５を設けた構成であり、第１の遷移期間に
おいて、ドライバトランジスタ１３，１４がターンオン
するとき、ショートトランジスタ１５はターンオフし、
第２の遷移期間において、ドライバトランジスタ１３，
１４がターンオフするとき、ショートトランジスタ１５
はターンオンする。第１の遷移期間においては、ドライ
バトランジスタ１３，１４の抵抗値は、高抵抗からオン
抵抗値に減少し、ショートトランジスタ１５の抵抗値
は、オン抵抗値から高抵抗に増加する。また、第２の遷
移期間においては、ドライバトランジスタ１３，１４の
抵抗値は、オン抵抗値から高抵抗に増加し、ショートト
ランジスタ１５の抵抗値は、高抵抗からオン抵抗値に減
少する。従って、第１の遷移期間においては、上記の伝
送回路のインピーダンスの減少変化を補うようにショー
トトランジスタ１５のインピーダンスが増加し、第２の
遷移期間においては、上記の伝送回路のインピーダンス
の増加変化を補うようにショートトランジスタ１５のイ
ンピーダンスが減少する、このため、本発明のドライバ
回路３では、図７（ａ）のように、遷移期間においても
電源／グランドから見たインピーダンスが変動せず、相
補信号を供給している期間、および相補信号の供給を停
止している期間のインピーダンスと同じになる。
【０１３３】相補信号の供給が停止され、ペア信号伝送
路１の電流経路が遮断されると、ペア信号伝送路１は、
電源／グランドに対し、フローティングとなる。ペア信
号伝送路１の電流経路が遮断される直前に信号伝送路１
ａに供給されたプラス電荷および信号伝送路１ｂに供給
されていたマイナス電荷が瞬時に終端抵抗２に達して消
滅したあとは、信号伝送路１ａおよび１ｂの電位は同じ
になる。ただし、信号伝送路１ａおよび１ｂの電位値
は、電源電圧の１／２になるのではなく、ペア信号伝送
路１の電流経路が遮断されるごとに異なるものとなる。
これは、プラス電荷およびマイナス電荷が、瞬時値とし
ては、波動のように供給されることによる。
【０１３４】また、相補信号の供給が停止され、ペア信
号伝送路１がフローティングとなると、レシーバ回路５
の入力端子ＩＮ1，ＩＮ2の入力容量にチャージされたプ
ラス電荷およびマイナス電荷は、終端トランジスタ２３
が形成する電流経路により、速やかに放電する。これに
より、ドライバ回路５の入力端子ＩＮ1，ＩＮ2は、相補
信号の供給が停止されると、速やかに同電位になる。レ
シーバ回路５の差動アンプ２２は、入力端子ＩＮ1，Ｉ
Ｎ2間の伝送信号（相補信号電圧）が０になったことを
感知し、出力端子ＯＵＴに上記の伝送信号に応じた受信
出力信号ＲＳを出力する。
【０１３５】このように、相補信号の供給が停止され、
ペア信号伝送路１がフローティングになったときに、レ
シーバ回路５の入力端子ＩＮ1，ＩＮ2間に設けた終端ト
ランジスタ２３により、入力端子ＩＮ1，ＩＮ2の入力容
量をチャージしていた電荷を速やかに放電させることに
より、レシーバ回路５は、伝送信号が遷移したこと（相
補信号の供給が停止されたこと）を速やかに検知するこ
とができる。
【０１３６】以上のように実施の形態１によれば、送信
入力信号ＴＳがハイレベルのときオンしてペア信号伝送
路１に相補信号を供給する電流経路を形成し、送信入力
信号ＴＳがローレベルのときオフして相補信号の供給を
停止するドライバトランジスタ１３，１４と、上記相補
信号を供給する電流経路に並列に設けられ、送信入力信
号ＴＳがローレベルのときオンして上記相補信号を供給
する電流経路をバイパスする電流経路を形成し、送信入
力信号ＴＳがハイレベルのときオフして上記バイパスす
る電流経路を遮断するショートトランジスタ１５とによ
りドライバ回路３を構成し、ショートトランジスタ１５
のオン抵抗値を、ドライバトランジスタ１３，１４のオ
ン抵抗値と、信号伝送路１ａ，１ｂの直流抵抗値と、終
端抵抗２の抵抗値との合計に等しくしたことにより、送
信入力信号ＴＳがハイレベルおよびローレベルである期
間ならびに送信入力信号ＴＳの変化期間において常に、
電源／グランドから見たドライバ回路３のインピーダン
スを不変にすることができ、ドライバ回路３を直流回路
のように動作させることができるため、パスコンに頼ら
ずに、送信入力信号ＴＳが変化するときのコモンモード
ノイズおよび少量のディファレンシャルモードノイズの
発生を抑え、コモンモードノイズによる電源／グランド
の揺れを抑えることができる。これにより、電源・グラ
ンドの揺れに誘発される寄生キャパシタンスによる共振
を低減することができるため、パスコンに頼らずにＥＭ
Ｉの発生のない高速伝送を可能にすることができる。ま
た、従来のようにパスコンをドライバ回路の側近に設け
る必要がなく、埋め込み型のパスコンを用いる必要がな
いため、パスコンの設置位置および寄生インダクタンス
等の自由度を大きくすることができる。
【０１３７】また、レシーバ回路５の入力端子ＩＮ1，
ＩＮ2間に終端トランジスタ２３を設けたことにより、
分岐抵抗２０ａ，２０ｂを介して分岐された相補信号に
よりレシーバ回路５の入力容量がチャージされたあと、
相補信号の供給が停止されたときに、上記入力容量にチ
ャージされた電荷を終端トランジスタ２３を介して速や
かに放電することができるため、相補信号が入力されて
いるか否かを速やかに感知することができ、これにより
周波数の高い伝送信号を感知することができる。
【０１３８】また、ペア信号伝送路１の途中の分岐端に
ペア分岐抵抗２０を設けたことにより、相補信号のペア
信号伝送路１上でのエネルギを乱さないようにペア信号
伝送路１の途中から相補信号を分岐することができる。
【０１３９】また、ペア伝送路（ペア信号伝送路１、ペ
ア電源／グランドライン６、ペア分岐路２１）を並列等
長配置構造としたことにより、ペア伝送路を構成する伝
送路の寄生インダクタンスを相殺することができ、リア
クタンスのないペア伝送路を構成することができるた
め、伝送路の電磁的な乱れを防止することができる。
【０１４０】また、ドライバ回路３の端子Ｄ1，Ｄ2間に
ノイズ消去抵抗を設けたことにより、ペア信号伝送路１
からの僅かな反射ノイズを吸収することができ、ペア信
号伝送路１でのノイズの多重反射を低減するとともに、
反射ノイズがドライバ回路３に入力されないようにする
ことができる。
【０１４１】また、パスコン７を設けたことにより、他
の回路で発生した電磁ノイズがペア電源／グランドライ
ン６に与える影響を低減することができる。
【０１４２】また、ドライバ回路３にシリーズ抵抗１
７，１８を設けたことにより、ドライバ回路３の消費電
力を低減することができる。
【０１４３】なお、上記実施の形態１では、分岐レシー
バユニットを、ペア分岐抵抗２０およびペア伝送路２１
を介してレシーバ回路５をペア信号伝送路１の途中に接
続する構造としたが、分岐レシーバユニットにペア伝送
路２１を設けずに、ペア分岐抵抗２０のみを介してレシ
ーバ回路５をペア信号伝送路１の途中に接続する構造と
しても良い。
【０１４４】さらに、高入力抵抗（例えば、１０［ｋ
Ω］）、かつ０とみなせる入力容量（例えば、０．０５
［ｐＦ］以下）のレシーバ回路を実現できれば、分岐レ
シーバユニットは、図８のように、上記高入力抵抗かつ
０とみなせる入力容量のレシーバ回路２５をペア信号伝
送路１の途中に、直接接続する構造としても良い。上記
のレシーバ回路であれば、ペア信号伝送路１の途中に直
接接続しても、ペア信号伝送路１上での相補信号のエネ
ルギをほとんど乱すことはないため、ペア分岐抵抗２０
は不要となる。
【０１４５】図８の高入力抵抗かつ０とみなせる入力容
量のレシーバ回路２５は、差動アンプ２２（図４参照）
のみからなる構造で良く、上記実施の形態１のレシーバ
回路５のように、終端トランジスタ２３（図４参照）を
必要としない。レシーバ回路２５をペア信号伝送路１の
途中に直接接続するための分岐部２６の構造は、例えば
図９のようになる。図９において、分岐部２６は、分岐
パッド電極２６ａ，２６ｂと、分岐コンタクト電極２６
ｃとを有する。ペア信号伝送路１の信号伝送路１ａ，１
ｂの途中には、分岐パッド電極２６ａおよび分岐コンタ
クト電極２６ｃがそれぞれ一体に設けられており、分岐
コンタクト電極４ｃの上層には、絶縁層８ａに設けられ
たビアホール８ｂにより分岐コンタクト電極２６ｃにコ
ンタクトする分岐パッド電極２６ｂが設けられている。
そして、レシーバ回路２５を含むレシーバチップは、パ
ッド電極２６ａ，２６ｂに、それぞれフリップチップボ
ンディングまたはワイヤボンディングされる。
【０１４６】また、上記実施の形態１の信号伝送バスシ
ステムにおいて、レシーバ回路５の入力容量にチャージ
された電荷を速やかに放電させる必要がなければ、レシ
ーバ回路５は、従来のレシーバ回路（差動アンプ２２の
みからなる構造）であっても良い。
【０１４７】また、上記実施の形態１の信号伝送バスシ
ステムにおいて、ペア信号伝送路１、終端抵抗２、ドラ
イバ回路３、分岐部４、およびレシーバ回路５からなる
ユニットを、図１０のように、回路基板８上に複数個設
けることも可能である。
【０１４８】図１０の信号伝送バスシステムは、回路基
板８上に、ペア信号伝送路１Ａ，１Ｂと、終端抵抗２
Ａ，２Ｂと、ドライバ回路３Ａ，３Ｂを含むドライバチ
ップ２７と、分岐路２１Ａ等を有する分岐部４Ａと、分
岐路２１Ｂ等を有する分岐部４Ｂと、レシーバ回路５
Ａ，５Ｂを含む２個のレシーバチップ２８とを設けたも
のである。添え字「Ａ」の構成要素と、添え字「Ｂ」の
構成要素とは、それぞれ別個の上記ユニットを構成して
いる。
【０１４９】図１０のペア信号伝送路１Ａ，１Ｂおよび
分岐路２１Ａ，２１Ｂの構造は、例えば図１１のよう
に、回路基板８の絶縁層８ａにおいて、第１層および第
２層にペア信号伝送路１Ａ，１Ｂを設け、第３層および
第４層（表層）にペア信号伝送路１Ａ，１Ｂを設けた４
層構造とする。ペア信号伝送路１Ａ，１Ｂを構成する信
号伝送路間の絶縁層８ｃの厚みｔ1、および分岐路２１
Ａ，２１Ｂを構成する分岐路路間の絶縁層８ｄの厚みｔ
2は、ペア信号伝送路と分岐路の間の絶縁層８ｅの厚み
ｔ3よりも薄くし、それぞれのペア伝送路が互いに電磁
干渉しないようにする。また、ペア信号伝送路１Ａと１
Ｂ、および分岐路２１Ａと２１Ｂも、図２で説明したよ
うに配置し、互いに電磁干渉しないようにする。
【０１５０】実施の形態２ 図１２は本発明の実施の形態２の信号伝送バスシステム
の回路図である。なお、図１２において、図１と同じも
のには、同じ符号を付してある。この実施の形態２の信
号伝送バスシステムは、ペア信号伝送路１と、終端抵抗
２と、１個または複数個（図では２個）のドライバ回路
３と、１個または複数個（図では２個）の分岐部３０
と、レシーバ回路３１と、ペア電源／グランドライン６
と、回路基板８とを備えている。上記実施の形態１と同
じように、ドライバ回路３はドライバチップ（図１のＩ
Ｃチップ９参照）内に設けられており、レシーバ回路３
１はレシーバチップ（図１のＩＣチップ１０参照）内に
設けられている。
【０１５１】この実施の形態２の信号伝送バスシステム
は、上記実施の形態１と同じように、一方向に（ドライ
バチップからレシーバチップにのみ）信号を伝送する信
号伝送バスシステムであるが、上記実施の形態１とは逆
に、レシーバ回路３１をペア信号伝送路１の端部に設
け、１個または複数個のドライバ回路３をペア信号伝送
路１の途中に設けたものである。
【０１５２】分岐部３０およびこれに対応するドライバ
回路３は、分岐ドライバユニットを構成している。ペア
信号伝送路１の途中に設けられたそれぞれの分岐ドライ
バユニットにおいて、ドライバ回路３には送信入力信号
ＴＳが入力される。また、分岐部３０のバストランシー
バ回路３２には、他の回路（例えばドライバチップ）か
らイネーブル信号ＥＳが入力される。複数個の分岐ドラ
イバユニットの内、アクティブになるのはいずれか１個
である。アクティブな分岐ドライバユニットに入力され
る送信入力信号ＴＳは、ハイレベルまたはローレベルに
変化するが、アクティブになっていない分岐ドライバユ
ニットに入力される送信入力信号ＴＳは、常にローレベ
ルである。また、アクティブな分岐ドライバユニットに
入力されるイネーブル信号ＥＳは、ハイレベルであり、
アクティブになっていない分岐ドライバユニットに入力
されるイネーブル信号ＴＳは、ローレベルである。アク
ティブな分岐ドライバユニットのみが、送信入力信号Ｔ
Ｓに従って、相補信号をペア信号伝送路１の途中に供給
し、または相補信号の供給を停止する。つまり、複数個
の分岐ドライバユニットの内の１個が時分割的にアクテ
ィブになり、アクティブな分岐ドライバユニットのみ
が、ペア信号伝送路１に伝送信号を供給する。
【０１５３】分岐部３０は、バストランシーバ回路３２
と、ペア分岐路３３とを有する。バストランシーバ回路
３２は、ｎＭＯＳトランジスタ３２ａおよび３２ｂから
なる。また、ペア分岐路３３は、並列等長配置された分
岐路３３ａおよび３３ｂからなる。トランジスタ３２ａ
は、信号伝送路１ａの途中の分岐端と分岐路３３ａの一
方の端部の間に挿入されており、トランジスタ３２ｂ
は、信号伝送路１ｂの途中の分岐端と分岐路３３ｂの一
方の端部の間に挿入されている。トランジスタ３２ａ，
３２ｂのゲート電極には、イネーブル信号ＥＳが入力さ
れる。分岐路３３ａの他方の端部は、ドライバ回路３の
ドライブ端子Ｄ1（図１参照）に接続され、分岐路３３
ｂの他方の端部は、ドライバ回路３のドライブ端子Ｄ2
（図１参照）に接続されている。
【０１５４】バストランシーバ回路３２は、イネーブル
信号ＥＳがハイレベルになると（分岐レシーバユニット
がアクティブになると）、トランジスタ３２ａ，３２ｂ
をオンさせ、ドライバ回路３およびペア分岐路３３をぺ
ア信号伝送路１の途中に接続する。また、イネーブル信
号ＥＳがローレベルになると（分岐レシーバユニットが
アクティブでなくなると）、トランジスタ３２ａ，３２
ｂをオフさせ、ドライバ回路３およびペア分岐路３３を
ぺア信号伝送路１の途中から切り離す。これにより、ア
クティブな分岐ドライバユニットがペア信号伝送路１に
供給した相補信号のエネルギが、アクティブでない他の
分岐ドライバユニットに分岐されたり、アクティブでな
い他の分岐ドライバユニットの分岐端で反射されるのを
防止する。
【０１５５】分岐路３３ａ，３３ｂの特性インピーダン
スは、分岐路３３からペア信号伝送路１に供給する相補
信号のエネルギがＴ型分岐構造の分岐端で反射されるの
を防止するために、信号伝送路１ａ，１ｂの特性インピ
ーダンスに整合していること、つまり信号伝送路１ａ，
１ｂの特性インピーダンスの１／２であることが望まし
い。ただし、トランジスタ３２ａ，３２ｂのオン抵抗値
は、分岐路３３ａ，３３ｂの特性インピーダンスに整合
しているものとする。
【０１５６】ドライバ回路３は、分岐部３０を介してペ
ア信号伝送路１の途中に接続されており、上記実施の形
態１で説明したように、送信信号ＴＳに従って、相補信
号をペア信号伝送路１に供給する電流経路を形成すると
ともに、ペア信号伝送路１をバイパスする電流経路を遮
断し、または相補信号を供給する電流経路を遮断すると
ともに、ペア信号伝送路１をバイパスする電流経路を形
成することにより、電源／グランドから見て常に直流回
路のように動作する。ただし、ドライバ回路３のショー
トトランジスタ１５（図１参照）のオン抵抗値は、上記
実施の形態１とは異なり、ドライブトランジスタ１３，
１４（図１参照）のオン抵抗値と、トランジスタ３２
ａ，３２ｂがオンしているときにドライバ回路３のドラ
イブ端子Ｄ 1，Ｄ2（図１参照）から分岐部３０側を見た
直流抵抗値との合計にほぼ等しいことが望ましい。
【０１５７】レシーバ回路３１は、終端抵抗２とは反対
側のペア信号伝送路１の端部に設けられており、上記分
岐ドライバユニットにより、ペア信号伝送路１の途中に
供給される伝送信号（相補信号の供給または供給停止に
より「０」，「１」を表現する信号）を感知し、感知し
た伝送信号に応じた受信出力信号ＲＳを出力する。この
レシーバ回路３１は、例えば上記実施の形態１の差動ア
ンプ２２（図４参照）と同じ内部構造の差動アンプから
なる。従って、レシーバ回路３１の入力インピーダンス
は、容量性のリアクタンス分と高い直流抵抗分からな
る。このため、ペア信号伝送路１のレシーバ回路３１側
の端部は、容量性終端となり、レシーバ回路３１の入力
容量が多少変動しても全反射端となる。
【０１５８】アクティブなドライバ回路３からペア分岐
路３３およびバストランシーバ回路３２を介してペア信
号伝送路１に供給された相補信号は、分岐端がＴ型分岐
構造であるため、レシーバ回路３１側および終端抵抗２
側にほぼ１／２ずつ流れる。このため、分岐路３３ａ，
３３ｂから見ると、信号伝送路１ａ，１ｂの特性インピ
ーダンスは、本当の特性インピーダンスの１／２に見え
る。従って、分岐路３３ａ，３３ｂの特性インピーダン
スが上記のように信号伝送路１ａ，１ｂの特性インピー
ダンスの１／２であれば、分岐路３３ａ，３３ｂは信号
伝送路１ａ，１ｂに整合する。
【０１５９】分岐端からペア信号伝送路１上を終端抵抗
２側に進行した相補信号のエネルギは、整合端になって
いる終端抵抗２側の端部に到達すると、全て終端抵抗２
に入力され、消滅する。これに対し、分岐端からペア信
号伝送路１上を終端抵抗２側に進行した相補信号は、全
反射端になっているレシーバ回路３１側の端部に到達す
ると、全反射し、ペア信号伝送路１上を終端抵抗２側に
戻り、終端抵抗２あるいはアクティブなドライバ回路３
のノイズ消去抵抗１６（図１参照）に到達し、消滅す
る。
【０１６０】上記の全反射により、レシーバ回路３１に
入力される相補信号電圧は、ペア信号伝送路１上をレシ
ーバ回路３１側に進行してきた相補信号電圧のほぼ２倍
になり、ドライバ回路３がペア分岐路３３に供給した相
補信号の電圧にほぼ等しくなる。相補信号電圧が２倍に
なることは、レシーバ回路３１には望ましいことであ
る。
【０１６１】このように実施の形態２によれば、送信入
力信号ＴＳに従って相補信号を供給しまたは供給を停止
し、電源／グランドから見て常に直流回路のように動作
するドライバ回路３をペア信号伝送路１の途中に設けた
ことにより、上記実施の形態１と同じように、パスコン
に頼らずに、送信入力信号ＴＳが変化するときのコモン
モードノイズおよび少量のディファレンシャルモードノ
イズの発生を抑え、コモンモードノイズによる電源／グ
ランドの揺れを抑えることができるため、パスコンに頼
らずにＥＭＩの発生のない高速伝送を可能にすることが
できる。また、パスコンの設置位置および寄生インダク
タンス等の自由度を大きくすることができる。
【０１６２】また、分岐路３３ａ，３３ｂの特性インピ
ーダンスを信号伝送路１ａ、１ｂの特性インピーダンス
の１／２にすることにより、分岐路３３をペア信号伝送
路１に整合させ、ペア分岐路３３からぺア信号伝送路１
に供給する相補信号の分岐端での反射をなくすことがで
きる。
【０１６３】なお、上記実施の形態２において、レシー
バ回路３１の入力端子間に（ペア信号伝送路１のレシー
バ回路３１側の端部に）、ペア信号伝送路１に整合する
終端抵抗（終端抵抗２と値の抵抗）を設けても良い。図
１３の信号伝送バスシステムは、図１２の実施の形態２
の信号伝送バスシステムにおいて、差動アンプからなる
レシーバ回路３１を、差動アンプ３６と、ペア信号伝送
路１に整合する終端抵抗３７とを有するレシーバ回路３
５にしたものである。終端抵抗３７は、差動アンプ３６
の差動入力端子間（ペア信号伝送路１のレシーバ回路３
５側の端部）に挿入されている。
【０１６４】図１３の信号伝送バスシステムでは、ペア
信号伝送路１のレシーバ回路３５側の端部で反射が起こ
らず、レシーバ３５に達した相補信号は、全て終端抵抗
３７において消滅する。これにより、レシーバ回路端で
の相補信号の反射がなくなり、反射信号がペア信号伝送
路１上に浮遊しなくなるため、それぞれのドライバ回路
から供給される相補信号がペア信号伝送路１上で交差し
なくなる。このため、複数個のドライバ回路３の内の１
個を時分割的にアクティブにするタイミングの自由度
を、図１２の信号伝送バスシステムよりも大きくでき
る。ただし、レシーバ回路３５が感知する相補信号電圧
は、図１２のレシーバ回路３１が感知する相補信号電圧
の１／２になる。
【０１６５】また、上記実施の形態２において、図１４
のように、ペア分岐路を設けない構造としても良い。図
１４の分岐部３８では、バストランシーバ回路３２とド
ライバ回路３の間にペア分岐路が設けられおらず、バス
トランシーバ回路３２のトランジスタ３３ａ、３３ｂ
は、ドライバ回路３のドライブ端子に直接接続されてい
る。
【０１６６】また、上記実施の形態２において、分岐ド
ライブユニットが１個の場合には、ペア分岐路およびバ
ストランシーバ回路を設けない構造とすることも可能で
ある。分岐ドライブユニットが１個しか設けられていな
い図１５の信号伝送バスシステムでは、分岐部２６は、
分岐電極（構造については図９参照）のみからなる。
【０１６７】また、上記実施の形態２において、ペア電
源／グランドライン６の適当な位置に、他の回路からの
電磁放射の影響を低減するために、上記実施の形態１と
同じようにパスコンを設けても良い。
【０１６８】実施の形態３ 上記実施の形態１および２では、ドライバ回路が相補信
号の供給を停止し、ドライバトランジスタがともにオフ
になっているときには、ペア信号伝送路は、フローティ
ングになっているため、他の回路からの電磁ノイズに対
して弱い。そこで、実施の形態３では、終端抵抗および
ドライバ回路のノイズ消去抵抗をそれぞれ２個の抵抗に
分割し、その中間にグランドを接続した構成とすること
により、ドライバ回路が相補信号の供給を停止している
ときに、上記抵抗を介してペア信号伝送路をグランドに
接続し、これにより相補信号の供給を停止しているとき
のペア信号伝送路１の電磁ノイズ耐性を高くする。
【０１６９】図１６は本発明の実施の形態３の信号伝送
バスシステムの回路図である。なお、図１６において、
上記実施の形態１の図１と同じものには、同じ符号を付
してある。この実施の形態３の信号伝送バスシステム
は、ペア信号伝送路１と、終端抵抗４１と、ドライバ回
路３と、１個または複数個（図では２個）の分岐部４
と、１個または複数個（図では２個）のレシーバ回路５
と、ペア電源／グランドライン６と、パスコン７と、回
路基板８とを備えている。つまり、実施の形態３の信号
伝送バスシステムは、上記実施の形態１の信号伝送バス
システムにおいて、終端抵抗２を終端抵抗４１としたも
のである。
【０１７０】終端抵抗４１は、上記実施の形態１の終端
抵抗２（図１参照）を、第１の終端抵抗４１ａと第２の
終端抵抗４１ｂに分割したものである。従って、終端抵
抗４１の抵抗値（第１の終端抵抗４１ａと第２の終端抵
抗４１ｂの直列合成抵抗値）は、上記実施の形態１の終
端抵抗２の抵抗値および信号伝送路１ａ，１ｂの特性イ
ンピーダンスに等しく、終端抵抗４１はペア信号伝送１
に整合している。また、第１の終端抵抗４１ａと第２の
終端抵抗４１ｂの中間ノードＮ1は、グランドラインま
たはグランドパターンを介してグランドＧＮＤに接続さ
れている。この終端抵抗４１は、１／２ずつ第１の終端
抵抗４１ａおよび第２の終端抵抗４１ｂに分割されてい
ることが望ましい。つまり、第１の終端抵抗４１ａと第
２の終端抵抗４１ｂの抵抗値は等しいことが望ましい。
また、この実施の形態３では、シリーズ抵抗１７、１８
の抵抗値は、第１の終端抵抗４１ａおよび第２の終端抵
抗４１ｂに等しいことが望ましい。また、相補信号を伝
送路に安定供給するために、シリーズ抵抗１７、１８の
抵抗値は、第１の終端抵抗４１ａおよび第２の終端抵抗
４１ｂに等しいことが望ましい。
【０１７１】相補信号が供給されているときには、信号
伝送路１ａの電位はグランドＧＮＤよりも高くなり、信
号伝送路１ｂの電位はグランドＧＮＤよりも低くなる。
相補信号の供給が停止されると、端子Ｄ1は電源Ｖddか
ら切り離され、端子Ｄ2はグランドＧＮＤから切り離さ
れる。これにより、信号伝送路１ａは、第１の第１の終
端抵抗４１ａを介してグランドＧＮＤに接続された構造
となる。また、信号伝送路１ｂは、第２の終端抵抗４１
ｂを介してグランドＧＮＤに接続された構造となる。従
って、相補信号の供給が停止されても、ペア信号伝送路
１は、上記実施の形態１のようにフローティングにはな
らない。このため、実施の形態３では、ペア信号伝送路
１は相補信号の供給が停止されても他の回路からの電磁
ノイズを受けにくくなり、上記実施の形態１よりもペア
信号伝送路１の電磁ノイズ耐性を高くすることができ
る。
【０１７２】終端抵抗４１は、１／２ずつ分割され、中
間ノードＮ1がグランドＧＮＤに接続されている。この
条件は、信号伝送路１ａの電位と信号伝送路１ｂの電位
とが、グランドＧＮＤに対し、常に対称になる条件であ
り、信号伝送路１ａおよび１ｂがグランドＧＮＤに対
し、電磁的に最良のバランスとなる条件である。ただ
し、相補信号については、プラス／マイナスが互いに逆
になり、絶対値が等しくなり、他の回路から受けるノイ
ズについては、プラス／マイナスおよび絶対値が等しく
なる。さらに、上記の条件は、信号伝送路１ａの電位と
信号伝送路１ｂの電位の内、いずれか大きいほうの電位
絶対値を最小にする条件であり、グランドＧＮＤの揺ら
ぎが最も発生しにくい条件である。
【０１７３】このように実施の形態３によれば、終端抵
抗４１を分割し、その中間ノードＮ 1をグランドＧＮＤ
に接続することにより、ドライバ回路４２がオフ（相補
信号の供給を停止している）ときに、ペア信号伝送路１
がフローティングにならないため、ドライバ回路４２が
オフのときのペア信号伝送路１の電磁ノイズ耐性を高く
することができる。また、第１の終端抵抗４１ａ、第２
の終端抵抗４１、およびシリーズ抵抗１７，１８の抵抗
値を等しくすることにより、グランドＧＮＤの揺らぎが
最も発生しにくい条件で信号伝送路１ａおよび１ｂに相
補信号を安定供給することができる。
【０１７４】なお、上記実施の形態３においては、終端
抵抗を分割し、分割の中間ノードをグランドに接続した
が、ノイズ消去抵抗を分割し、分割の中間ノードをグラ
ンドに接続した構造としても良い。
【０１７５】図１７の信号伝送バスシステムは、上記実
施の形態１の信号伝送バスシステム（図１参照）におい
て、ドライバ回路３をドライバ回路４２としたものであ
る。ドライバ回路４２は、図１のドライバ回路３におい
て、ノイズ消去抵抗１６をノイズ消去抵抗４３としたも
のである。ノイズ消去抵抗４３は、上記実施の形態１の
ノイズ消去抵抗１６を、第１のノイズ消去抵抗４３ａと
第２のノイズ消去抵抗４３ｂに分割したものである。従
って、ノイズ消去抵抗４３の抵抗値（第１のノイズ消去
抵抗４３ａと第２のノイズ消去抵抗４３ｂの直列合成抵
抗値）は、上記実施の形態１のノイズ消去抵抗１６の抵
抗値に等しく、信号伝送路１ａ，１ｂの特性インピーダ
ンスのおよそ１０倍である。また、第１のノイズ消去抵
抗４３ａと第２のノイズ消去抵抗４３ｂの中間ノードＮ
2は、グランド端子Ｅ2に接続されており、このグランド
端子Ｅ2によりグランドライン６ａを介してグランドＧ
ＮＤに接続されている。
【０１７６】図１７の信号伝送バスシステムでは、図１
６の信号伝送バスシステムと同様に、抵抗値第１のノイ
ズ消去抵抗４３ａ、第２のノイズ消去抵抗４３、および
シリーズ抵抗１７、１８の抵抗値は等しいことが望まし
い。図１６の信号伝送バスシステムでは、終端抵抗４１
の抵抗値が小さいため、シリーズ抵抗１７，１８の抵抗
値を大きくすることが困難であるが、図１６の信号伝送
バスシステムでは、ノイズ消去抵抗４３の抵抗値は、比
較的大きくすることができるので（ただし、信号伝送路
１ａ，１ｂの特性インピーダンスのおよそ１０倍である
ことが望ましい）、シリーズ抵抗１７，１８の抵抗値を
大きくすることができ、ドライバ回路消費電力を低減す
ることができる。
【０１７７】図１６の信号伝送バスシステムの第１の終
端抵抗４１ａと第２の終端抵抗４１ｂの抵抗値は、直列
合成抵抗値が信号伝送路１ａ，１ｂの特性インピーダン
スに整合していれば、互いに異なる値でも良い。同様
に、図１７の信号伝送バスシステムの第１のノイズ消去
抵抗４３ａと第２のノイズ消去抵抗４３ｂの抵抗値も、
互いに異なる値でも良い。しかし、グランドＧＮＤに対
する信号伝送路１ａと１ｂの振幅（揺れ）を対称にする
ために（言い換えると、いずれか大きいほうの振幅を最
小にするために、終端抵抗４１およびノイズ消去抵抗４
３は、上記のように１／２ずつ分割されることが望まし
い。
【０１７８】また、上記実施の形態３においては、終端
抵抗を第１の終端抵抗および第２の終端抵抗に分割し、
中間ノードをグランドに接続する構造を、上記実施の形
態１に適用した例を説明したが、上記の構造を上記実施
の形態２に適用することも可能である。
【０１７９】実施の形態４ 上記実施の形態１ないし３の信号伝送バスシステムは、
一方向に信号を伝送するシステムであったのに対し、以
下に説明する実施の形態４の信号伝送バスシステムは、
双方向に信号を伝送することが可能なシステムである。
【０１８０】図１８は本発明の実施の形態４の信号伝送
バスシステムの回路図である。なお、図１８において、
図１、図４、または図１２と同じものには、同じ符号を
付してある。この実施の形態４の信号伝送バスシステム
は、ペア信号伝送路１と、終端抵抗２と、第１のＩＣチ
ップ４５と、１個または複数個（図では１個）の分岐部
４６と、１個または複数個（図では１個）の第２のＩＣ
チップ４７と、並列等長配置されたペア電源／グランド
ライン（図示省略）と、回路基板８とを備えており、ペ
ア信号伝送路１および分岐部４６を介し、第１のＩＣチ
ップ４５と第２のＩＣチップ４７の間で信号を双方向に
伝送することが可能なシステムである。第１のＩＣチッ
プ４５は、例えばＣＰＵ等のコントローラチップであ
る。また、第２のＩＣチップは、例えばメモリチップあ
るいはメモリインターフェースチップである。上記のペ
ア電源／グランドラインは、第１のＩＣチップ４５およ
び第２のＩＣチップ４７を電源／グランドに接続してい
る。
【０１８１】第１のＩＣチップ４５は、終端抵抗２とは
反対側のペア信号伝送路１の端部に設けられており、ド
ライバ回路３と、レシーバ回路３１と、入出力端子
Ｆ1，Ｆ2とを有する。ドライバ回路３は、上記実施の形
態１で説明したように、送信信号ＴＳに従って、相補信
号をペア信号伝送路１に供給する電流経路を形成すると
ともに、ペア信号伝送路１をバイパスする電流経路を遮
断し、または相補信号を供給する電流経路を遮断すると
ともに、ペア信号伝送路１をバイパスする電流経路を形
成することにより、電源／グランドから見て常に直流回
路のように動作する。
【０１８２】この第１のＩＣチップ４５は、送受信制御
信号ＤＳがローレベルのときには、ドライバ回路３のド
ライブ端子を入出力端子Ｆ1，Ｆ2に接続するとともに、
レシーバ回路３１の入力端子を入出力端子Ｆ1，Ｆ2から
切り離し、ドライバ回路３によりペア信号伝送路１に、
相補信号を供給する否かにより「０」，「１」を表現す
る伝送信号を供給する。逆に、送受信制御信号ＤＳがハ
イレベルのときには、レシーバ回路３１の入力端子を入
出力端子Ｆ1，Ｆ2に接続するとともに、ドライバ回路３
のドライブ端子を入出力端子Ｆ1，Ｆ2から切り離し、第
２のＩＣチップからペア信号伝送路１上に供給された上
記の伝送信号をレシーバ回路３１により感知する。上記
の送受信制御信号ＤＳは、第１のＩＣチップ外の他の回
路から入力されるか（図１８の場合）、あるいは第１の
ＩＣチップ内で生成される。
【０１８３】分岐部４６およびこれに対応する第２のＩ
Ｃチップ４７は、ペア信号伝送路１の途中に設けられた
分岐ユニットを構成している。この分岐ユニットは、他
の回路（例えばドライバチップ）から入力された送受信
制御信号ＤＳがハイレベルのときは、第２のＩＣチップ
４７からペア信号伝送路１上に供給された上記の伝送信
号を分岐し、これを感知する。また、送受信制御信号Ｄ
Ｓがローレベルのときは、ペア信号伝送路１の途中に上
記の伝送信号を供給する。
【０１８４】分岐部４６は、バストランシーバ回路４８
と、分岐路３３ａおよび３３ｂからなるペア分岐路３３
とを有する。
【０１８５】バストランシーバ回路４８は、ペア信号伝
送路１の途中の分岐端と、ペア分岐路３３の一方の端部
の間に設けられており、分岐抵抗２０ａ，２０ｂと、ｎ
ＭＯＳトランジスタ３２ａ，３２ｂとを有する。分岐抵
抗２０ａおよびトランジスタ３２ａは、信号伝送路１ａ
の途中の分岐端と分岐路３３ａの一方の端部の間に並列
に挿入されており、分岐抵抗２０ａおよびトランジスタ
３２ｂは、信号伝送路１ｂの途中の分岐端と分岐路３３
ｂの一方の端部の間に並列に挿入されている。トランジ
スタ３２ａ，３２ｂのゲート電極には、送受信制御信号
ＤＳが入力される。
【０１８６】このバストランシーバ回路４８は、送受信
制御信号ＤＳがローレベルのときには、トランジスタ３
２ａ，３２ｂをオフさせ、第２のＩＣチップ４７および
ペア分岐路３３をぺア信号伝送路１の途中に高抵抗の分
岐抵抗２０ａ，２０ｂを介して接続する。また、送受信
制御信号ＤＳがハイレベルのときには、トランジスタ３
２ａ，３２ｂをオンさせ、分岐抵抗２０ａ，２０ｂをバ
イパスする電流経路を形成し、この電流経路を介して第
２のＩＣチップ４７およびペア分岐路３３をぺア信号伝
送路１の途中に接続する。
【０１８７】第２のＩＣチップ４７は、分岐部４６を介
してペア信号伝送路１の途中に接続されており、ドライ
バ回路３と、レシーバ回路５と、入出力端子Ｇ1，Ｇ2と
を有する。レシーバ回路５は、上記実施の形態１で説明
したように、入力端子ＩＮ1，ＩＮ2間に終端トランジス
タ２３を備えており（図４参照）、入力容量にチャージ
された電荷を速やかに放電する。
【０１８８】この第２のＩＣチップ４７は、送受信制御
信号ＤＳがローレベルのときには、レシーバ回路５の入
力端子を入出力端子Ｇ1，Ｇ2に接続するとともに、ドラ
イバ回路３のドライブ端子を入出力端子Ｇ1，Ｇ2から切
り離し、第１のＩＣチップ４５からペア信号伝送路１上
に供給され、分岐部４６により分岐された上記の伝送信
号をレシーバ回路５により感知する。逆に、送受信制御
信号ＤＳがハイレベルのときには、ドライバ回路３のド
ライブ端子を入出力端子Ｇ1，Ｇ2に接続するとともに、
レシーバ回路３１の入力端子を入出力端子Ｇ1，Ｇ2から
切り離し、ドライバ回路３によりペア信号伝送路１に上
記の伝送信号を供給する。
【０１８９】この実施の形態４の信号伝送バスシステム
において、第１のＩＣチップ４５から第２のＩＣチップ
４７に信号を伝送するときの動作（送受信制御信号ＤＳ
がローレベルのときの伝送動作）は、上記実施の形態１
の信号伝送バスシステムと同じである。また、第２のＩ
Ｃチップ４７から第１のＩＣチップ４５に信号を伝送す
るときの動作（送受信制御信号ＤＳがハイレベルのとき
の伝送動作）は、上記実施の形態２の信号伝送バスシス
テムと同じである。
【０１９０】このように実施の形態４によれば、送信入
力信号ＴＳに従って相補信号を供給しまたは供給を停止
し、電源／グランドから見て常に直流回路のように動作
するドライバ回路３を、ペア信号伝送路１の端部の第１
のＩＣチップ４５、およびペア信号伝送路１の途中の第
２のＩＣチップ４７に設け、ペア信号伝送路１および分
岐部４６を介し、第１のＩＣチップ４５と第２のＩＣチ
ップ４７の間で双方向に信号を伝送するバスシステムを
構成したことにより、上記実施の形態１と同じように、
パスコンに頼らずに、送信入力信号ＴＳが変化するとき
のコモンモードノイズおよび少量のディファレンシャル
モードノイズの発生を抑え、コモンモードノイズによる
電源／グランドの揺れを抑えることができるため、パス
コンに頼らずにＥＭＩの発生のない高速伝送を可能にす
ることができる。また、パスコンの設置位置および寄生
インダクタンス等の自由度を大きくすることができる。
【０１９１】また、入力端子ＩＮ1，ＩＮ2間に終端トラ
ンジスタ２３を備えたレシーバ回路５を、ペア信号伝送
路１の途中の第２のＩＣチップ４７に設けたことによ
り、上記実施の形態１と同じように、分岐抵抗２０ａ，
２０ｂを介して分岐された相補信号によりレシーバ回路
５の入力容量にチャージされた電荷を終端トランジスタ
２３を介して速やかに放電することができるため、相補
信号が入力されているか否かを速やかに感知することが
でき、これにより周波数の高い伝送信号を感知すること
ができる。
【０１９２】なお、上記実施の形態４において、第１の
ＩＣチップ４５がレシーバになるときに、ペア信号伝送
路１の第１のＩＣチップ４５側の端部が整合端になるよ
うにしても良い。図１９の第１のＩＣチップ４９は、図
１８の第１のＩＣチップ４５において、終端抵抗５０と
ｎＭＯＳトランジスタ５１の直列回路を入出力端子
Ｆ 1，Ｆ2間（信号伝送路１ａ，１ｂ間）に設けたもので
ある。トランジスタ５１のゲート電極には送受信制御信
号ＤＳが入力される。トランジスタ５１は、送受信制御
信号ＤＳがローレベルのとき（第１のＩＣチップ４５が
ドライバになるとき）、オフして入出力端子Ｆ1，Ｆ2間
を開放する。また、トランジスタ５１は、送受信制御信
号ＤＳがハイレベルのとき（第１のＩＣチップ４５がレ
シーバになるとき）、オンして入出力端子Ｆ1，Ｆ2間を
終端抵抗５０で終端する。これにより、ペア信号伝送路
１の第１のＩＣチップ４９側の端部は反射を生じない整
合端になる。
【０１９３】また、上記実施の形態４の信号伝送バスシ
ステムにおいて、ペア信号伝送路１、終端抵抗２、第１
のＩＣチップ４５の回路、分岐部４６、および第２のＩ
Ｃチップ４７の回路からなるユニットを、回路基板８上
に複数個設けることも可能である。図２０の信号伝送バ
スシステムは、回路基板８上に、ペア信号伝送路１Ａ，
１Ｂ，１Ｃと、終端抵抗２Ａ，２Ｂ，２Ｃと、第１のＩ
Ｃチップ４５の回路４５Ａ，４５Ｂ，４５Ｃを含むコン
トローラチップ５３と、それぞれ２個の分岐部４６Ａ，
４６Ｂ，４６Ｃと、第２のＩＣチップ４７の回路４７
Ａ，４７Ｂ，４７Ｃを含む２個のメモリインターフェー
スチップ５４とを設けたものである。添え字「Ａ」，
「Ｂ」，「Ｃ」の構成要素は、それぞれ別個の上記ユニ
ットを構成している。
【０１９４】図２０の信号伝送バスシステムでは、２個
のメモリインターフェースチップ５４の内の１個が時分
割的にアクティブになり、アクティブなメモリインター
フェースチップ５４とコントローラチップ５３の間で、
ペア信号伝送路１Ａ，１Ｂ，１Ｃおよび分岐部４６Ａ，
４６Ｂ，４６Ｃを介し、伝送信号が双方向に伝送され
る。
【０１９５】
【発明の効果】以上説明したように本発明のドライバ回
路、ならびに請求項９、１２、および１３に記載の信号
伝送システムによれば、入力信号が遷移するときに、伝
送路に相補信号を供給する電流経路を形成するとともに
伝送路をバイパスする電流経路を遮断する、または伝送
路に相補信号を供給する電流経路を遮断するとともに伝
送路をバイパスする電流経路を形成することにより、伝
送路に相補信号を供給する電流経路のインピーダンス変
化を補うように、伝送路をバイパスする電流経路のイン
ピーダンスが変化し、入力信号が変化するときの両電源
から見たドライバ回路のインピーダンスが変化しないよ
うにすることができ、ドライバ回路を直流回路のように
動作させることができるため、パスコンに頼らずに、入
力信号が変化するときのコモンモードノイズおよび少量
のディファレンシャルモードノイズの発生を抑え、コモ
ンモードノイズによる電源の揺れを抑えることができ
る。これにより、電源の揺れに誘発される寄生キャパシ
タンスによる共振を低減することができるため、パスコ
ンに頼らずにＥＭＩの発生のない高速伝送を可能にする
ことができるという効果がある。また、従来のようにパ
スコンをドライバ回路の側近に設ける必要がなく、埋め
込み型のパスコンを用いる必要がないため、パスコンの
設置位置および寄生インダクタンス等の自由度を大きく
することができるという効果がある。
【０１９６】また、本発明の請求項３記載のドライバ回
路によれば、第３のトランジスタのオン抵抗値を、第１
のトランジスタのオン抵抗値と、第２のトランジスタの
オン抵抗値と、第１の伝送路の直流抵抗値と、第２の伝
送路の直流抵抗値と、上記終端抵抗の抵抗値との合計に
等しくしたことにより、両電源から見た終端がペア伝送
路の一方の端部にあるか、ドライバ回路内にあるかの違
いがあるのみで、入力信号が第１のレベルおよび第２の
レベルである期間ならびに入力信号の変化期間において
常に、両電源から見たドライバ回路のインピーダンスを
不変にすることができ、ドライバ回路を直流回路のよう
に動作させることができるという効果がある。
【０１９７】また、本発明の請求項４記載のドライバ回
路によれば、ドライバ回路の第１の伝送路端と第２の伝
送路端の間にノイズ消去抵抗を設けたことにより、ペア
伝送路からの僅かな反射ノイズを吸収することができ、
ペア伝送路でのノイズの多重反射を低減するとともに、
反射ノイズがドライバ回路に入力されないようにするこ
とができるという効果がある。
【０１９８】また、本発明の請求項６記載のドライバ回
路および請求項１９記載の信号伝送バスシステムによれ
ば、ノイズ消去抵抗または終端抵抗を分割し、その中間
を第２の電源に接続することにより、ドライバ回路がオ
フのときに（相補信号の供給を停止しているときに）、
伝送路がフローティングにならないため、ドライバ回路
がオフのときの伝送路の電磁ノイズ耐性を高くすること
ができるという効果がある。また、第１のシリーズ抵
抗、第２のシリーズ抵抗、第１のノイズ消去抵抗、およ
び第２のノイズ抵抗の抵抗値を等しくする、あるいは、
第１のシリーズ抵抗、第２のシリーズ抵抗、第１の終端
抵抗、および第２の終端抵抗の抵抗値を等しくすること
により、第２の電源の揺らぎが最も発生しにくい条件で
ペア伝送路に相補信号を安定供給することができるとい
う効果がある。
【０１９９】また、本発明のレシーバ回路、ならびに請
求項１０および１４に記載の信号伝送システムによれ
ば、レシーバ回路の入力端子間に終端トランジスタを設
けたことにより、分岐抵抗を介して分岐された相補信号
によりレシーバ回路の入力容量がチャージされたあと、
相補信号の供給が停止されたときに、上記入力容量に充
電された電荷を終端トランジスタを介して速やかに放電
することができるため、相補信号が入力されているか否
かを速やかに感知することができる。従って、周波数の
高い伝送信号を感知することができるという効果があ
る。
【０２００】また、本発明の請求項１６記載の信号伝送
バスシステムによれば、ペア電源ラインを並列等長配置
構造としたことにより、第１および第２の電源ラインの
寄生インダクタンスを相殺することができ、リアクタン
スのない電源ラインを構成することができるため、電源
ラインの電磁的な乱れを防止することができるという効
果がある。
【０２０１】また、本発明の請求項１７記載の信号伝送
バスシステムによれば、他の回路で発生した電磁ノイズ
が電源ラインに与える影響を低減することができるとい
う効果がある。
【０２０２】また、本発明の請求項１８記載の信号伝送
バスシステムによれば、ドライバ回路の消費電力を低減
することができるという効果がある。
【０２０３】また、本発明の請求項２０記載の信号伝送
バスシステムによれば、伝送路に整合する終端抵抗をレ
シーバ回路の入力端子間に設けることにより、レシーバ
回路端での相補信号の反射がなくなり、反射信号が伝送
路上に浮遊しなくなるため、それぞれのドライバ回路か
ら供給される相補信号が伝送路上で交差しなくなるとい
う効果がある。
【０２０４】また、本発明の請求項２３、２４、２７、
および２８に記載の信号伝送バスシステムによれば、伝
送路の途中の分岐端に分岐抵抗を設けたことにより、相
補信号のペア伝送路上でのエネルギを乱さないように伝
送路の途中から相補信号を分岐することができるという
効果がある。
【０２０５】また、本発明の請求項３０記載の信号伝送
バスシステムによれば、分岐路の特性インピーダンスを
伝送路の特性インピーダンスの１／２にすることによ
り、分岐路を伝送路に整合させ、分岐路から伝送路に供
給する相補信号の分岐端での反射をなくすことができる
という効果がある。
【０２０６】また、本発明の請求項３１記載の信号伝送
バスシステムによれば、レシーバ回路を伝送路の途中に
直接接続しても、相補信号の伝送路上でのエネルギを乱
さないように相補信号を分岐することができるという効
果がある。
【０２０７】また、本発明の請求項３５記載の信号伝送
バスシステムによれば、ペア伝送路およびペア分岐路
を、絶縁層を挟んで互いに対向するように並列等長配置
するとともに、ペア伝送路とペア分岐路の間の絶縁層の
厚さを、第１の伝送路と第２の伝送路の間の絶縁層の厚
さ、および第１の分岐路と第２の分岐路の間の絶縁層の
厚さの数倍にした構造とすることにより、ペア伝送路と
ペア分岐路が干渉し合うことなく、第１および第２の伝
送路の寄生インダクタンスを相殺することができるとと
もに、第１および第２の分岐路の寄生インダクタンスを
相殺することができ、リアクタンスのないペア伝送路お
よびペア分岐路を構成することができるため、ペア伝送
路およびペア分岐路の電磁的な乱れを防止することがで
きるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１の信号伝送バスシステム
の回路図である。
【図２】並列等長配置されたペア伝送路の断面構造図で
ある。
【図３】図２（ｂ）の並列等長構造の伝送路での磁界の
広がりを説明する断面図である。
【図４】本発明の実施の形態１の信号伝送バスシステム
におけるレシーバユニットの回路図である。
【図５】本発明の実施の形態１の信号伝送バスシステム
の回路構造図である。
【図６】本発明の実施の形態１の信号伝送バスシステム
におけるレシーバユニットの回路構造図である。
【図７】本発明の実施の形態１のドライバ回路と従来の
カレントスイッチ型ドライバ回路の信号伝送時の電源／
グランドから見たインピーダンス変化を描いた図であ
る。
【図８】本発明の実施の形態１の他の信号伝送バスシス
テムの回路構造図である。
【図９】図８の信号伝送バスシステムにおける分岐部の
構造図である。
【図１０】本発明の実施の形態１のさらに他の信号伝送
バスシステムの回路図である。
【図１１】図１０の信号伝送バスシステムにおける並列
等長配置されたペア伝送路（ペア信号伝送路およびペア
分岐路）の交差構造の断面図である。
【図１２】本発明の実施の形態２の信号伝送バスシステ
ムの回路図である。
【図１３】本発明の実施の形態２の他の信号伝送バスシ
ステムの回路図である。
【図１４】本発明の実施の形態２の他の信号伝送バスシ
ステムの回路図である。
【図１５】本発明の実施の形態２の他の信号伝送バスシ
ステムの回路図である。
【図１６】本発明の実施の形態３の信号伝送バスシステ
ムの回路図である。
【図１７】本発明の実施の形態３の他の信号伝送バスシ
ステムの回路図である。
【図１８】本発明の実施の形態４の信号伝送バスシステ
ムの回路図である。
【図１９】本発明の実施の形態４の他の信号伝送バスシ
ステムの回路図である。
【図２０】本発明の実施の形態４の他の信号伝送バスシ
ステムの回路図である。
【図２１】ＣＭＯＳ型のドライバ回路を備えた従来の信
号伝送バスシステムの回路図である。
【図２２】カレントスイッチ型のドライバ回路を備えた
従来の信号伝送バスシステムの回路図である。
【図２３】カレントスイッチ型ドライバ回路を備えた従
来の信号伝送バスシステムにおけるコモンモードノイズ
の評価システムの回路図である。
【図２４】図２３の評価システムにおいて観測された電
圧波形図である。
【図２５】ＳＰＩＣＥシミュレータを適用するための図
２１の信号伝送バスシステムの等価回路図である。
【図２６】ＳＰＩＣＥシミュレータによる図２５の等価
回路各部の波形図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ ペア信号伝送路、 １ａ，１ｂ
信号伝送路、 ２，２Ａ，２Ｂ，２Ｃ 終端抵抗、
３，３Ａ，３Ｂ ドライバ回路、 ４，４Ａ，４Ｂ 分
岐部、 ５，５Ａ，５Ｂ レシーバ回路、 ６ ペア電
源／グランドライン、 ６ａ 電源ライン、 ６ｂ グ
ランドライン、 ７ パスコン、 ８回路基板、 ８
ａ，８ｃ，８ｄ，８ｅ 絶縁層、 ９ ドライバチッ
プ、 １０レシーバチップ、 １１，１２ ペア伝送
路、 １１ａ，１１ｂ，１２ａ，１２ｂ 伝送路、 １
３，１４ ドライバトランジスタ、 １５ ショートト
ランジスタ、 １６ ノイズ消去抵抗、 １７，１８
シリーズ抵抗、 ２０ ぺア分岐抵抗、 ２０ａ，２０
ｂ 分岐抵抗、 ２１，２１Ａ，２１Ｂ ペア分岐路、
２１ａ，２１ｂ 分岐路、 ２２ 差動アンプ、 ２
３ 終端トランジスタ、 ２５ レシーバ回路、 ２６
分岐部、 ２７ ドライバチップ、 ２８レシーバチ
ップ、 ３０ 分岐部、 ３１ レシーバ回路、 ３２
バストランシーバ回路、 ３２ａ，３２ｂ トランジ
スタ、 ３３ ペア分岐路、 ３３ａ，３３ｂ 分岐
路、 ３５ レシーバ回路、 ３６ 差動アンプ、 ３
７ 終端抵抗、 ３８ 分岐部、 ４１ 終端抵抗、
４１ａ 第１の終端抵抗、 ４１ｂ 第２の終端抵抗、
４２ ドライバ回路、 ４３ ノイズ消去抵抗、 ４
３ａ 第１のノイズ消去抵抗、 ４３ｂ 第２のノイズ
消去抵抗、 ４５ 第１のＩＣチップ（コントローラチ
ップ）、 ４６，４６Ａ，４６Ｂ，４６Ｃ 分岐部、
４７ 第２のＩＣチップ（メモリチップ、メモリインタ
ーフェースチップ）、 ４８ バストランシーバ回路、
４９ 第１のＩＣチップ（コントローラチップ）、
５０ 終端抵抗、 ５１ トランジスタ、 ５３ コン
トローラチップ、 ５４ メモリインターフェースチッ
プ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 １０１Ｑ (71)出願人 000001889 三洋電機株式会社 大阪府守口市京阪本通２丁目５番５号 (71)出願人 000005049 シャープ株式会社 大阪府大阪市阿倍野区長池町22番22号 (71)出願人 000002185 ソニー株式会社 東京都品川区北品川６丁目７番35号 (71)出願人 000003078 株式会社東芝 神奈川県川崎市幸区堀川町72番地 (71)出願人 000004237 日本電気株式会社 東京都港区芝五丁目７番１号 (71)出願人 000005108 株式会社日立製作所 東京都千代田区神田駿河台四丁目６番地 (71)出願人 000005223 富士通株式会社 神奈川県川崎市中原区上小田中４丁目１番 １号 (71)出願人 000005821 松下電器産業株式会社 大阪府門真市大字門真1006番地 (71)出願人 000006013 三菱電機株式会社 東京都千代田区丸の内二丁目２番３号 (71)出願人 000116024 ローム株式会社 京都府京都市右京区西院溝崎町21番地 (72)発明者 大塚 寛治 東京都東大和市湖畔２−1074−38 (72)発明者 宇佐美 保 東京都国分寺市西町２−38−４ Ｆターム(参考） 5J056 AA01 AA05 AA40 BB25 BB26 CC01 CC04 DD13 DD29 FF06 FF09 KK01 5K029 AA02 DD04 DD13 GG07 HH01 JJ08

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 並列等長配置された第１および第２の伝
    送路からなるペア伝送路に、入力信号に従って相補信号
    を供給するドライバ回路において、 上記入力信号が第１のレベルのときは、第１の電源と第
    １の伝送路の間および第２の電源と第２の伝送路の間
    に、上記相補信号の供給のための電流経路をそれぞれ形
    成し、 上記入力信号が第２のレベルのときは、上記電流経路を
    遮断するとともに、第１の電源と第２の電源の間に、上
    記ペア伝送路をバイパスする電流経路を形成することを
    特徴とするドライバ回路。
  2. 【請求項２】 請求項１記載のドライバ回路において、 第１の電源と第１の伝送路の間に設けられており、上記
    入力信号が第１のレベルのときオンし、上記入力信号が
    第２のレベルのときオフする第１のトランジスタと、 第２の伝送路と第２の電源との間に設けられており、上
    記入力信号が第１のレベルのときオンし、上記入力信号
    が第２のレベルのときオフする第２のトランジスタと、 第１のトランジスタの第１の電源側の端子と第２のトラ
    ンジスタの第２の電源側端子側の端子の間に設けられ、
    上記入力信号が第１のレベルのときオフし、上記入力信
    号が第２のレベルのときオンする第３のトランジスタと
    を備えたことを特徴とするドライバ回路。
  3. 【請求項３】 請求項２記載のドライバ回路において、 第３のトランジスタのオン抵抗値は、第１のトランジス
    タのオン抵抗値と、第２のトランジスタのオン抵抗値
    と、第１の伝送路の直流抵抗値と、第２の伝送路の直流
    抵抗値と、上記終端抵抗の抵抗値との合計にほぼ等しい
    ことを特徴とするドライバ回路。
  4. 【請求項４】 請求項２記載のドライバ回路において、 第１のトランジスタの第１の伝送路側端子と第２のトラ
    ンジスタの第２の伝送路側端子の間に、上記ペア伝送路
    からの反射ノイズを吸収するためのノイズ消去抵抗をさ
    らに備えたことを特徴とするドライバ回路。
  5. 【請求項５】 請求項４記載のドライバ回路において、 上記ノイズ消去抵抗の抵抗値は、第１および第２の伝送
    路の特性インピーダンスのおよそ１０倍の値であること
    を特徴とするドライバ回路。
  6. 【請求項６】 請求項４記載のドライバ回路において、 第１のトランジスタと第１の電源の間および第２のトラ
    ンジスタと第２の電源の間に、それぞれ上記ペア伝送路
    に供給する電力を調整するための第１のシリーズ抵抗お
    よび第２のシリーズ抵抗をさらに備え、 上記ノイズ消去抵抗は、第１の伝送路と第１の電源の間
    に設けられた第１のノイズ消去抵抗と、第２の伝送路と
    第２の電源の間に設けられた第２のノイズ消去抵抗とに
    より構成されており、 第１のシリーズ抵抗、第２のシリーズ抵抗、第１のノイ
    ズ消去抵抗、および第２のノイズ消去抵抗の抵抗値が、
    ほぼ等しいことを特徴とするドライバ回路。
  7. 【請求項７】 並列等長配置されたペア伝送路に供給さ
    れ、上記ペア伝送路上でのエネルギを乱さないように上
    記ペア伝送路の途中から分岐抵抗を介して分岐された相
    補信号を感知するレシーバ回路において、 上記分岐された相補信号が差動入力端子に入力される差
    動アンプと、 上記差動アンプの上記差動入力端子間を終端する終端ト
    ランジスタとを備え、 上記相補信号が上記ペア伝送に供給されているか否かを
    検知することを特徴とするレシーバ回路。
  8. 【請求項８】 請求項７記載のレシーバ回路において、 上記終端トランジスタは、 ソース電極およびドレイン電極を上記差動入力端子にそ
    れぞれ接続し、ゲート電極を第２の電源に接続したｐＭ
    ＯＳトランジスタ、 あるいは、ソース電極およびドレイン電極を上記差動入
    力端子にそれぞれ接続し、ゲート電極を第１の電源に接
    続したｎＭＯＳトランジスタであることを特徴とするレ
    シーバ回路。
  9. 【請求項９】 並列等長配置された第１および第２の伝
    送路からなるペア伝送路と、 上記ペア伝送路に整合し、上記ペア伝送路の一方の端部
    を終端する終端抵抗と、 入力信号に従って上記ペア伝送路の他方の端部から上記
    ペア伝送路に相補信号を供給するドライバ回路と、 上記相補信号の上記ペア伝送路上でのエネルギを乱さな
    いように、上記ペア伝送路の途中から上記相補信号を分
    岐する１個または複数個の分岐部と、 上記分岐部に対し個別に設けられ、上記分岐された相補
    信号を感知する１個または複数個のレシーバ回路と、 上記ペア伝送路、上記終端抵抗、上記ドライバ回路、上
    記分岐部、および上記レシーバ回路が実装または形成さ
    れた回路基板とを備え、 上記ドライバ回路は、請求項１記載のドライバ回路であ
    ることを特徴とする信号伝送バスシステム。
  10. 【請求項１０】 並列等長配置された第１および第２の
    伝送路からなるペア伝送路と、 上記ペア伝送路に整合し、上記ペア伝送路の一方の端部
    を終端する終端抵抗と、 入力信号に従って上記ペア伝送路の他方の端部から上記
    ペア伝送路に相補信号を供給するドライバ回路と、 上記相補信号の上記ペア伝送路上でのエネルギを乱さな
    いように、上記ペア伝送路の途中から上記相補信号を分
    岐する１個または複数個の分岐部と、 上記分岐部に対し個別に設けられ、上記分岐された相補
    信号を感知する１個または複数個のレシーバ回路と、 上記ペア伝送路、上記終端抵抗、上記ドライバ回路、上
    記分岐部、および上記レシーバ回路が実装または形成さ
    れた回路基板とを備え、 上記レシーバ回路は、請求項７記載のレシーバ回路であ
    ることを特徴とする信号伝送バスシステム。
  11. 【請求項１１】 請求項１０記載の信号伝送バスシステ
    ムにおいて、 上記ドライバ回路は、請求項１記載のドライバ回路であ
    ることを特徴とする信号伝送バスシステム。
  12. 【請求項１２】 並列等長配置された第１および第２の
    伝送路からなるペア伝送路と、 上記ペア伝送路に整合し、上記ペア伝送路の一方の端部
    を終端する終端抵抗と、 入力信号に従って上記ペア伝送路に対し相補信号を供給
    するドライバ回路と、上記ドライバ回路と上記ペア伝送
    路の間に設けられ、上記ドライバ回路からの相補信号を
    上記ぺア伝送路の途中に供給する分岐部と、 上記ペア伝送路の他方の端部において上記相補信号を感
    知するレシーバ回路と、 上記ペア伝送路、上記終端抵抗、上記ドライバ回路、上
    記分岐部、および上記レシーバ回路が実装または形成さ
    れた回路基板とを備え、 上記ドライバ回路は、請求項１記載のドライバ回路であ
    ることを特徴とする信号伝送バスシステム。
  13. 【請求項１３】 並列等長配置された第１および第２の
    伝送路からなるペア伝送路と、 上記ペア伝送路に整合し、上記ペア伝送路の一方の端部
    を終端する終端抵抗と、 上記ペア伝送路の他方の端部に接続された第１の集積回
    路チップと、 第２の集積回路チップと、 上記ペア伝送路の途中に第２の集積回路チップを接続す
    るための分岐部と、 上記ペア伝送路、上記終端抵抗、第１の集積回路チッ
    プ、第２の集積回路チップ、および上記分岐部が実装ま
    たは形成された回路基板とを備え、 第１の集積回路チップは、 入力信号に従って上記ペア伝送路に相補信号を供給する
    第１のドライバ回路と、 第２の集積回路チップから上記ペア伝送路に供給された
    相補信号を感知する第１のレシーバ回路とを有し、 第２の集積回路チップは、 第１の集積回路チップから供給された相補信号の上記ペ
    ア伝送路上でのエネルギを乱さないように、上記相補信
    号を感知する第２のレシーバ回路と、 入力信号に従って上記ペア伝送路に相補信号を供給する
    第２のドライバ回路とを有し、 第１のドライバ回路または／および第２のドライバ回路
    は、請求項１記載のドライバ回路であることを特徴とす
    る信号伝送バスシステム。
  14. 【請求項１４】 並列等長配置された第１および第２の
    伝送路からなるペア伝送路と、 上記ペア伝送路に整合し、上記ペア伝送路の一方の端部
    を終端する終端抵抗と、 上記ペア伝送路の他方の端部に接続された第１の集積回
    路チップと、 第２の集積回路チップと、 上記ペア伝送路の途中に第２の集積回路チップを接続す
    るための分岐部と、 上記ペア伝送路、上記終端抵抗、第１の集積回路チッ
    プ、第２の集積回路チップ、および上記分岐部が実装ま
    たは形成された回路基板とを備え、 第１の集積回路チップは、 入力信号に従って上記ペア伝送路に相補信号を供給する
    第１のドライバ回路と、 第２の集積回路チップから上記ペア伝送路に供給された
    相補信号を感知する第１のレシーバ回路とを有し、 第２の集積回路チップは、 第１の集積回路チップから供給された相補信号の上記ペ
    ア伝送路上でのエネルギを乱さないように、上記相補信
    号を感知する第２のレシーバ回路と、 入力信号に従って上記ペア伝送路に相補信号を供給する
    第２のドライバ回路とを有し、 第２のレシーバ回路は、請求項７記載のレシーバ回路で
    あることを特徴とする信号伝送バスシステム。
  15. 【請求項１５】 請求項１４記載の信号伝送バスシステ
    ムにおいて、 第１のドライバ回路または／および第２のドライバ回路
    は、請求項１記載のドライバ回路であることを特徴とす
    る信号伝送バスシステム。
  16. 【請求項１６】 請求項９、１１、１２、１３、または
    １５に記載の信号伝送バスシステムにおいて、 請求項１記載のドライバ回路と第１および第２の電源の
    間に並列等長配置された第１および第２の電源ラインか
    らなるペア電源ラインをさらに有することを特徴とする
    信号伝送バスシステム。
  17. 【請求項１７】 請求項１７記載の信号伝送バスシステ
    ムにおいて、 上記ペア電源ラインの間にバイパスコンデンサをさらに
    備えたことを特徴とする信号伝送バスシステム。
  18. 【請求項１８】 請求項９、１１、１２、１３、または
    １５に記載の信号伝送バスシステムにおいて、 請求項１記載のドライバ回路と第１の電源の間、または
    ／および請求項１記載のドライバ回路と第２の電源の間
    に、請求項１記載のドライバ回路に供給する電力を調整
    するための抵抗をさらに備えたことを特徴とする信号伝
    送バスシステム。
  19. 【請求項１９】 請求項９ないし１５のいずれかに記載
    の信号伝送バスシステムにおいて、 請求項１記載のドライバ回路と第１の電源の間、および
    請求項１記載のドライバ回路と第２の電源の間に、それ
    ぞれ請求項１記載のドライバ回路に供給する電力を調整
    するための第１のシリーズ抵抗および第２のシリーズ抵
    抗をさらに備え、 上記終端抵抗は、上記第１の伝送路と第２の電源の間に
    設けられた第１の終端抵抗と、上記第２の伝送路と第２
    の電源の間に設けられた第２の終端抵抗とにより構成さ
    れており、 第１のシリーズ抵抗、第２のシリーズ抵抗、第１のノイ
    ズ消去抵抗、および第２のノイズ消去抵抗の抵抗値が、
    ほぼ等しいことを特徴とする信号伝送バスシステム。
  20. 【請求項２０】 請求項１２記載の信号伝送バスシステ
    ムにおいて、 上記レシーバ回路は、上記ペア伝送路に整合し、上記ペ
    ア伝送路の他方の端部を終端する終端抵抗を有すること
    を特徴とする信号伝送バスシステム。
  21. 【請求項２１】 請求項１３ないし１５のいずれかに記
    載の信号伝送バスシステムにおいて、 上記第１の集積回路チップは、 上記ペア伝送路の他方の端部に、上記ペア伝送路に整合
    する終端抵抗およびトランジスタの直列回路をさらに有
    し、 第１のレシーバ回路により相補信号を感知するときに
    は、上記トランジスタをオンさせて上記他方の端部を整
    合端とし、第１のドライブ回路から相補信号を供給する
    ときには、上記トランジスタをオフさせることを特徴と
    する信号伝送バスシステム。
  22. 【請求項２２】 請求項１０、１１、１４、または１５
    に記載の信号伝送バスシステムにおいて、 上記終端トランジスタの遮断周波数は、６０［ＧＨｚ］
    以上であり、 上記終端トランジスタの抵抗値と上記レシーバ回路の入
    力容量による時定数が、１００［ｐｓ］以下であること
    を特徴とする信号伝送バスシステム。
  23. 【請求項２３】 請求項９ないし１１のいずれかに記載
    の信号伝送バスシステムにおいて、 上記分岐部は、第１の伝送路と上記差動入力端子の一方
    の間に設けられた第１の分岐抵抗、および第２の伝送路
    と上記差動入力端子の他方の間に設けられた第２の分岐
    抵抗からなるペア分岐抵抗を有することを特徴とする信
    号伝送バスシステム。
  24. 【請求項２４】 請求項９ないし１１のいずれかに記載
    の信号伝送バスシステムにおいて、 上記分岐部は、 第１の伝送路に接続する第１の分岐抵抗および第２の伝
    送路に接続する第２の分岐抵抗からなるペア分岐抵抗
    と、 上記ペア分岐抵抗と上記差動入力端子の間に並列等長配
    置された第１の分岐路および第２の分岐路からなるペア
    分岐路とを有することを特徴とする信号伝送バスシステ
    ム。
  25. 【請求項２５】 請求項１２記載の信号伝送バスシステ
    ムにおいて、 上記ドライバ回路および上記分岐部からなるユニットを
    複数個備え、 それぞれの上記分岐部は、対応するドライバ回路と上記
    ペア伝送路の間にバストランシーバ回路を有し、 上記バストランシーバ回路は、 上記対応するドライバ回路と第１の伝送路の間に設けら
    れた第１のトランジスタと、上記対応するドライバ回路
    と第２の伝送路の間に設けられた第２のトランジスタと
    を有し、 上記対応するドライバ回路から上記ペア伝送路に相補信
    号を供給するときにのみ、第１および第２のトランジス
    タをオンさせることを特徴とする信号伝送バスシステ
    ム。
  26. 【請求項２６】 請求項１２記載の信号伝送バスシステ
    ムにおいて、 上記ドライバ回路および上記分岐部からなるユニットを
    複数個備え、 それぞれの上記分岐部は、 上記ペア伝送路に接続するバストランシーバ回路と、 上記バストランシーバ回路と対応するドライバ回路の間
    に並列等長配置された第１分岐路および第２の分岐路か
    らなるペア分岐路とを有し、 上記バストランシーバ回路は、 第１の伝送路と第１の分岐路の間に設けられた第１のト
    ランジスタと、第２の伝送路と第２の分岐路の間に設け
    られた第２のトランジスタとを有し、 上記対応するドライバ回路から相補信号を供給するとき
    にのみ、上記第１および第２のトランジスタをオンさせ
    ることを特徴とする信号伝送バスシステム。
  27. 【請求項２７】 請求項１３ないし１５のいずれかに記
    載の信号伝送バスシステムにおいて、 第２の集積回路チップおよび上記分岐部からなるユニッ
    トを複数個備え、 それぞれの上記分岐部は、上記ペア伝送路および対応す
    る第２の集積回路チップの間にバストランシーバ回路を
    有し、 上記バストランシーバ回路は、 第１の伝送路と第１の分岐路の間に設けられた第１の分
    岐抵抗と、第２の伝送路と第２の分岐路の間に設けられ
    た第２の分岐抵抗と、第１の分岐抵抗に並列に設けられ
    た第１のトランジスタと、第２の分岐抵抗に並列に設け
    られた第２のトランジスタとを有し、 対応する第２のドライバ回路から相補信号を供給すると
    きにのみ、第１および第２のトランジスタをオンさせる
    ことを特徴とする信号伝送バスシステム。
  28. 【請求項２８】 請求項１３ないし１５のいずれかに記
    載の信号伝送バスシステムにおいて、 第２の集積回路チップおよび上記分岐部からなるユニッ
    トを複数個備え、 それぞれの上記分岐部は、上記ペア伝送路に接続するバ
    ストランシーバ回路と、上記バストランシーバ回路およ
    び第２の集積回路チップの間に並列等長配置された第１
    および第２の分岐路からなるペア分岐路とを有し、 上記バストランシーバ回路は、 第１の伝送路と第１の分岐路の間に設けられた第１の分
    岐抵抗と、第２の伝送路と第２の分岐路の間に設けられ
    た第２の分岐抵抗と、第１の分岐抵抗に並列に設けられ
    た第１のトランジスタと、第２の分岐抵抗に並列に設け
    られた第２のトランジスタとを有し、 対応する第２のドライバ回路から相補信号を供給すると
    きにのみ、第１および第２のトランジスタをオンさせる
    ことを特徴とする信号伝送バスシステム。
  29. 【請求項２９】 請求項２３、２４、２７、または２８
    に記載の信号伝送バスシステムにおいて、 第１の分岐抵抗および第２の分岐抵抗の抵抗値は、０．
    ４［ｋΩ］以上であることを特徴とする信号伝送バスシ
    ステム。
  30. 【請求項３０】 請求項２５または２６に記載の信号伝
    送バスシステムにおいて、 第１の分岐路および第２の分岐路の特性インピーダンス
    は、第１の伝送路および第２の伝送路の特性インピーダ
    ンスのおよそ１／２であることを特徴とする信号伝送バ
    スシステム。
  31. 【請求項３１】 請求項９ないし１１のいずれかに記載
    の信号伝送バスシステムにおいて、 上記分岐部は、上記レシーバ回路を上記ペア伝送路の途
    中に直接接続するものであり、 上記レシーバ回路の入力抵抗値は、１［ｋΩ］以上であ
    り、 上記レシーバ回路の入力容量は、０．０５［ｐＦ］であ
    ることを特徴とする信号伝送バスシステム。
  32. 【請求項３２】 請求項９ないし１５のいずれかに記載
    の信号伝送バスシステムにおいて、 全ての上記分岐部により上記ペア伝送路から分岐される
    相補信号のエネルギの合計が、上記ペア伝送路に供給さ
    れた相補信号のエネルギの１０［％］以下であることを
    特徴とする信号伝送バスシステム。
  33. 【請求項３３】 請求項９ないし１５のいずれかに記載
    の信号伝送バスシステムにおいて、 第１の伝送路と第２の伝送路は、絶縁層を挟んで、ある
    いは絶縁層の同じ面上に、所定の間隔でほぼ同じ長さに
    配置されていることを特徴とする信号伝送バスシステ
    ム。
  34. 【請求項３４】 請求項９ないし１５のいずれかに記載
    の信号伝送バスシステムにおいて、 上記ペア伝送路、上記終端抵抗、上記ドライバ回路、上
    記分岐部、および上記レシーバ回路からなるユニット、 あるいは、上記ペア伝送路、上記終端抵抗、第１の集積
    回路チップ、上記分岐部、および第２の集積回路チップ
    からなるユニットを上記回路基板上に複数個備えたこと
    を特徴とする信号伝送バスシステム。
  35. 【請求項３５】 請求項２３、２５、または２７に記載
    の信号伝送バスシステムにおいて、 上記ペア伝送路、上記終端抵抗、上記ドライバ回路、上
    記分岐部、および上記レシーバ回路からなるユニット、
    あるいは、上記ペア伝送路、上記終端抵抗、第１の集積
    回路チップ、上記分岐部、および第２の集積回路チップ
    からなるユニットを上記回路基板上に複数個備え、 任意の上記ペア伝送路の第１の伝送路と第２の伝送路、
    および任意のペア分岐路の第１の分岐路と第２の分岐路
    は、それぞれ絶縁層を挟んで対向するように配置されて
    おり、 上記ペア伝送路と上記ペア分岐路は、絶縁層を挟んで交
    差するように配置されており、 上記ペア伝送路と上記ペア分岐路の間の絶縁層の厚さ
    は、第１の伝送路と第２の伝送路の間の絶縁層の厚さ、
    および第１の分岐路と第２の分岐路の間の絶縁層の厚さ
    の数倍であることを特徴とする信号伝送バスシステム。
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