KR20010083128A - 드라이버 회로, 수신기 회로, 및 신호 전송 버스 시스템 - Google Patents

드라이버 회로, 수신기 회로, 및 신호 전송 버스 시스템 Download PDF

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KR20010083128A
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Abstract

신호 전송 버스 시스템은 상보 신호의 존재 유무에 의해 이진 데이터값이 표시되는 전송 라인 쌍을 갖는다. 드라이버 회로는 상보 신호를 전송 라인 쌍에 공급하는 전류 경로를 개폐한다. 이 경로가 개방될 때, 드라이버 회로는 바이패스 전류 경로를 차단시켜, 드라이버 회로가 직류 회로로서 작용하고 전원 공급 및 접지 잡음을 발생시키지 않는다. 전송 라인 쌍에서 상보 신호의 존재 유무를 감지하는 수신기는 차동 증폭기 및 차동 증폭기의 입력 단자에 걸쳐 결합된 종단 트랜지스터를 포함하여, 신호가 고속으로 감지될 수 있도록 차동 증폭기의 입력 커패시턴스를 방전한다.

Description

드라이버 회로, 수신기 회로, 및 신호 전송 버스 시스템{DRIVER CIRCUIT, RECEIVER CIRCUIT, AND SIGNAL TRANSMISSION BUS SYSTEM}
본 발명은, 드라이버 회로로부터 수신기 회로로 전송 라인을 통하여 수 기가헤르츠 이상의 주파수를 갖는 고속 디지털 신호와 같은 전기적 신호를 전송하는 신호 전송 버스 시스템에 관한 것이다.
도 21 에 도시된 종래의 신호 전송 버스 시스템은, 회로 기판 (104) 상에 장착된 또는 기판내에 형성된 전송 라인 (101), 드라이버 회로 (102), 및 수신기 회로 (103) 를 포함한다. 전형적인 응용에 있어서, 드라이버 회로 (102) 및 수신기 회로 (103) 는 회로 기판 (104) 상에 장착되는 개별적인 집적 회로 (IC) 칩에 배치된다. 전원 패턴 (105) 및 접지 패턴 (106) 은 회로 기판 (104) 내에 형성된다. 전원 패턴 (105) 은 전원으로부터 일반적으로 Vdd 인 전력을 드라이버 회로 (102), 수신기 회로 (103), 및 다른 회로에 인가한다. 도면에 선으로 도시되어 있지만, 전원 패턴 (105) 은 회로 기판 (104) 에서 평면의 일부 또는 모든 평면을 차지할 수도 있다. 접지 패턴 (106) 은, 넓은 평면처럼, 드라이버 회로 (102), 수신기 회로 (103), 및 다른 회로를, 종래의 접지 기호인 GND 로 표시되는 전원의 접지측에 접속한다. 전송 라인 (101) 은 마이크로스트립 전송 라인으로 구성된다.
드라이버 회로 (102) 및 수신기 회로 (103) 는 상보 금속-산화물-반도체 (CMOS) 회로이며, 소스 전극이 전원 패턴 (105) 에 접속된 p 채널 MOS 전계효과 트랜지스터 (이후, pMOS 트랜지스터), 소스 전극이 접지 패턴 (106) 에 접속된 n 채널 MOS 전계효과 트랜지스터 (이후, nMOS 트랜지스터), 상기 두 개 트랜지스터의 게이트 전극에 접속된 입력 단자, 및 상기 두 개 트랜지스터의 드레인 전극에 접속된 출력 단자를 각각 갖는다. 전송 라인 (101) 의 양 끝단은 수신기 회로 (103) 의 입력 단자 및 드라이버 회로 (102) 의 출력 단자에 접속된다. 수신기 회로 (103) 의 입력 임피던스는 전송 라인 (101) 의 특성 임피던스를 초과한다.
드라이버 회로 (102) 는 외부 소스로부터 입력 신호 (TS) 를 수신하고, 상응하는 전송 신호를 전송 라인 (101) 상에 위치시킨다. 수신기 회로 (103) 는 전송된 신호를 수신하고 상응하는 수신 출력 신호 (RS) 를 발생시킨다.
드라이버 회로 (102) 와 같은 CMOS 드라이버 회로의 한 가지 장점은 저 전력 소모에 있다. 전송 입력 신호 (TS) 가 상태를 변경할 때에만 전류가 흐르기 때문에 전력 소모는 적다.
전송 입력 신호 (TS) 의 하이로부터 로우로의 천이로 인하여 전류 (IH) 는 전원 패턴 (105) 으로부터 드라이버 회로 (102) 의 pMOS 트랜지스터를 통하여 마이크로스트립 전송 라인 (101) 으로 흐른다. 마이크로스트립 전송 라인 (101) 상에서, 전송된 신호는 드라이버 회로 (102) 로부터 수신기 회로 (103) 로 전자기파로서 진행하며, 수신기 회로 (103) 에 의해 감지되는 전위 레벨을 로우로부터 하이로 변경한다. 전원 패턴 (105) 에서, 전자가 드라이버 회로 (102) 로부터 전원 (Vdd) 을 향하여 표류할 때 전하의 흐름이 발생한다. 전송 입력 신호 (TS) 의 하이로부터 로우로의 천이가 반복될 때, 이러한 전하 흐름으로 인하여 전원 패턴 (105) 에서 교류 (ac) 성분을 갖는 전류가 흐르게 된다.
유사하게, 전송 입력 신호 (TS) 의 로우로부터 하이로의 천이로 인하여 전류 (IHL) 는 마이크로스트립 전송 라인 (101) 으로부터 드라이버 회로 (102) 내의 nMOS 트랜지스터를 통하여 접지 패턴 (106) 으로 흐르게 된다. 마이크로스트립 전송 패턴 (101) 에서, 전송 신호는 드라이버 회로 (102) 로부터 수신기 회로 (103) 로 전자기파로서 다시 진행하며, 수신기 회로 (103) 에 의해 감시되는 전위 레벨을 하이로부터 로우로 변경한다. 접지 패턴 (106) 에서, 전자가 접지로부터 드라이버 회로 (102) 로 표류할 때 전하 흐름이 발생한다. 전송 입력 신호 (TS) 의 로우로부터 하이로의 천이가 반복될 때, 이러한 전하 흐름으로 인하여 접지 패턴 (106) 에서 교류 (ac) 성분을 갖는 전류가 흐르게 된다.
예를 들어, 전원 전압 (Vdd) 이 3.3v 이고, 드라이버 회로 (102) 의 트랜지스터가 15Ω의 온 저항 (on resistance) 및 100㏀ 의 오프 저항 (off resistance) 을 갖고, 전송 라인 (101) 의 저항이 100Ω이라면, 전송 라인 (101) 이 저 (접지) 전위 레벨일 때 전원으로부터 전원 패턴 (105) 을 통하여 전송 라인 (101) 으로 그리고 전송 라인 (101) 이 고 (Vdd) 전위 레벨일 때 전송 라인 (101) 으로부터 접지 패턴 (106) 을 통하여 접지로 흐르는 소위 암전류 (dark current) 는, 330 ㎂ 인 비교적 작은 값을 갖는다.
3.3v / (100Ω+ 100㏀) = 330㎂
전송 라인 (101) 상의 신호 전달 시간이 1ns 라면, 1ns 동안 전송 라인 (101) 의 커패시턴스를 충전 또는 방전하는, 마이크로스트립 전송 라인 (101) 으로 또는 라인 (101) 으로부터 흐르는 전류 (ILH또는 IHL) 는 29mA 인 비교적 큰 값을 갖는다.
3.3v / (15Ω + 100Ω) = 29mA
예를 들어, 전송 입력 신호 (TS) 가 수 기가헤르츠 (GHz) 의 주파수를 갖는 고속 디지털 신호라면, 상기 2개의 전류값간의 차이와 동등한 크기를 갖는 주파수의 교류 성분이 전원 패턴 (105) 및 접지 패턴 (106) 에서 발생한다. 이러한 비교적 큰, 고주파 ac 성분은 전원 및 접지 전위를 교란시킬 수 있고 대체로 신호 전송 버스 시스템에 영향을 끼칠 수 있다. 이 성분이 표유 인덕턴스 및 커패시턴스와 함께 공명함으로써, 신호 전송 버스 시스템에서 기능장애가 발생할 수 있다.
또다른 문제점은 수신기 회로 (103) 에서 전송 신호의 실질적인 전반사로 인한 파형 왜곡이다. 예를 들어, 수기가 헤르츠의 주파수에서 TS 천이가 발생하고 전송 라인 (101) 상에서 신호 진행 시간이 1ns 라면, 각각의 반사는 다중 펄스 파형을 왜곡할 수도 있으며, 이것은 전송 라인 (101) 에서 동시에 진행되고, 각 파형은 다중 반사에 의해 왜곡될 수도 있다. 전송 라인 (101) 이 신호 버스로서 다중 수신기 회로에 접속된다면 반사 왜곡이 더 증가된다.
상기한 공명 효과 및 다중 반사 효과는 전자기 반사에 또한 영향을 끼치며, 이것은 전원 패턴 (105) 및 접지 패턴 (106) 의 확장된 평면 영역에서 와전류를 발생시킬 수 있다. 이 와전류는 또한 전자기 방사를 발생시키고, 이것은 회로 기판 (104) 의 다른 회로에 영향을 끼치는 전자기 간섭 (EMI) 이 된다.
또다른 문제점은 Ts 펄스폭이 전송 라인 (101) 상의 신호 진행 시간 (예를 들어 1ns) 보다 작을 정도로 TS 주파수가 높을 때, 큰 전류 (ILH또는 IHL) 가 연속적으로 흐르게 되어, 저 전력 소모라는 CMOS 의 장점을 잃게 된다.
도 21 에 도시된 신호 전송 버스 시스템의 문제점에 대한 해결책으로서, 본 발명자는 (미심사중인 일본 특개평 10-348270 호에 공개된) 도 22 에 도시된 신호 전송 버스 시스템을 제시한다. 이 시스템의 전송 라인은, 한 끝부에서 종단 저항 (202) 에 의해 상호접속되고 나머지 끝부에서 드라이버 회로 (203) 에 접속된 동일한 길이의 병렬 신호 전송 라인 (201a, 201b) 을 포함하며, 양 끝부간의 중간점에서 한 개 이상 (2개가 도시되어 있음) 의 분기부 (204) 를 갖는 전송 라인 쌍이다. 분기부 (204) 는 전송 라인 쌍 (201) 을 각 수신기 회로 (205) 에 접속한다. 시스템은 동일한 길이의 전원 라인 (206a) 및 병렬 접지 라인 (206b) 을 갖는 전력-접지 라인 쌍 (206) 을 또한 포함한다. 상기한 구성요소들은 회로 기판 9207) 상에 배치되며, 드라이버 회로 (203) 는 IC 칩 (211) 의 일부이며, 수신기 회로 (205) 는 다른 IC 칩 (212) 에 배치된다.
종단 저항 (202) 은 전송 라인 쌍 (201) 의 특성 임피던스에 정합된다.
드라이버 회로 (203) 는 전류 스위치형 드라이버이며, 전류 스위치는, 전원 라인 (206a) 및 접지 라인 (206b) 간에 직렬로 결합된 pMOS 트랜지스터 (Q1) 및 nMOS 트랜지스터 (Q2), 및 전원 라인 (206a) 및 접지 라인 (206b) 간에 또한 직렬로 결합되며 nMOS 트랜지스터 (Q1) 및 pMOS 트랜지스터 (Q2) 와 병렬인 pMOS 트랜지스터 (Q3) 및 nMOS 트랜지스터 (Q4) 에 의해 형성된다. 전원 라인 (206a) 및 접지 라인 (206b) 에 대한 접속은 각 직렬 저항 (208, 209) 을 통한 것이다. 전송 입력 신호 (TS) 는 모든 4개 트랜지스터 (Q1, Q2, Q3, Q4) 의 게이트 전극에 인가된다. 트랜지스터 (Q1, Q2) 가 상호접속된 노드는 전송 라인 (201a0 에 결합되는 한편, 트랜지스터 (Q3, Q4) 가 상호접속된 노드는 전송 라인 (201b) 에 결합된다. 전류 스위치로 바이폴라 트랜지스터가 MOS 트랜지스터 대신에 사용될 수도 있다.
드라이버 회로 (203) 는 전송 입력 신호 (TS) 에 응답하여 전송된 신호를 전송 라인 쌍 (201) 에 인가한다. 전송된 신호는 각각 전송 라인 (201a, 201b) 상에서 진행되는 상호 상보 성분을 갖는 상보 신호이다. 드라이버 회로 (203) 는 이러한 상보 성분을 상호교환하여, TS 레벨이 (하이로부터 로우로, 또는 로우로부터 하이로) 변할 때마다 상보 신호의 극성을 반전한다.
각 분기부 (204) 는 전송 라인 쌍 (201) 상의 상보 신호의 에너지의 일부를 결합된 수신기 회로 (205) 로 전환하고, 이 회로는 전송 라인 쌍 (201) 상에서의 진행을 방해하지 않고 신호를 감지한다. 예를 들어, 수신기 회로 (205) 는 차동 증폭기이다.
전류 전환형 드라이버 회로는 전송 입력 신호 (TS) 가 하이이거나 로우에 관계없이 전류가 전원 (Vdd) 으로부터 접지로 계속적으로 흐를 수 있게 한다. 이러한 직류 (dc) 흐름은 디지털 신호가 500MHz 이상의 주파수에서 전송된다면 필요하다. 이렇게 높은 주파수에서, 도 21 에 도시된 종류의 CMOS 드라이버는 전하를 전송 입력 신호를 따라잡을 수 있을 정도로 빠르게 전송 라인에 공급할 수 없다. 이렇게 높은 주파수에서 전류 (ILH및 IHL) 를 온 오프 전환하는 것은 매우 많은 에너지를 필요로 한다. 그러나, 도 22 의 드라이버 회로 (203) 는 전송 라인 쌍 (201) 상에서 전하 이동 방향만을 변경해야 하며, 전원 (Vdd) 으로부터 접지로 지속적인 dc 흐름을 유지하는 한편 고속으로 변경할 수 있다.
동일한 길이인 2개의 병렬 신호 전송 라인 (201a, 201b) 을 포함하는 전송 라인 쌍 (201) 을 이용함으로써, 도 22 에 도시된 신호 전송 버스 시스템은 수 기가 헤르츠에 이르는 속도로 디지털 신호를 전송할 수 있다. 사인파 신호는 최대 디지털 신호속도보다 5배 높은 주파수에서 전송될 수 있다. 종단 저항 (202) 이신호 전송 라인 (201a, 201b) 의 특성 임피던스와 정합하기 때문에, 전송 라인 쌍 (201) 의 끝부에서 반사가 발생하지 않는다. 따라서 이러한 종류의 신호 전송 버스 시스템은 간단한 구조에 이상적인 신호 전송 특징을 결합한다.
그러나, 이 신호 전송 버스 시스템에 문제점이 전혀 없는 것은 아니다. 트랜지스터 (Q1, Q2, Q3, Q4) 가 동시에 온 오프되기에, 부분적으로 온 상태를 통하여 동시에 통과하며, 온 오프 간의 중간상태이며, 이 때 전류는 전송 라인 쌍 (201) 을 바이패스함으로써 트랜지스터 (Q1, Q2) 및 트랜지스터 (Q3, Q4) 를 통하여 전원 라인 (206a) 으로부터 접지 라인 (206b) 으로 흐른다. 전송 입력 신호 (TS) 의 각 트랜지스터에서, 전원 라인 (206a) 이 접지 라인 (206B) 에 대하여 절반 단락 회로로 되는 짧은 순간이 있다. 이것은 공통 모드 잡음을 야기시키며, 접지 전위가 순간적으로 상승하고 전원 전위 (Vdd) 가 순간적으로 떨어진다. 작은 양의 차동 모드 잡음이 또한 발생할 수 있다.
예를 들어, 전원 전압 (Vdd) 이 3.3V 이고, 각 신호 전송 라인 (201a, 201b) 의 특성 임피던스가 100Ω이며, 종단 저항이 100Ω이고, 각 직렬 저항 (208, 209) 의 저항값이 또한 100Ω이라고 가정한다. 또한 트랜지스터 (Q1내지 Q4) 가 15Ω의 온 저항, 100kΩ의 오프 저항, 및 온과 오프 상태 간의 중간에서 500Ω의 저항을 갖는 동일한 전환 특성을 갖는다고 가정한다.
전류 스위치에서 트랜지스터 (Q1내지 Q4) 가 전환되지 않을 때, 트랜지스터 (Q1및 Q2) 의 직렬 저항 및 직렬 저항 (208, 209) 의 전체 직렬 저항은 다음과 같은 값을 가지며, 이것은 또한 트랜지스터 (Q3및 Q4) 및 직렬 저항 (208, 209) 의 전체 직렬 저항이다.
(2 x 100Ω) + (100kΩ + 15Ω) = 100215 Ω
트랜지스터 (Q1및 Q2) 를 통해 전도되는 전류는 다음과 같은 값을 가지며, 이것은 트랜지스터 (Q3및 Q4) 를 통해 또한 전도된다.
3.3v / 100215Ω = 33㎂
비 전환 시간동안, 전원 라인 (206a) 으로부터 전류 스위치를 통하여 접지 라인 (206b) 으로 직접 전도되는 전체 전류는 겨우 66㎂ 이다.
전환이 발생할 때, 전환 기간중 중간 시점에서, 트랜지스터의 각 쌍을 통한 직접 경로상의 전체 직렬 저항은 다음과 같은 값을 갖는다.
(2 x 100Ω) + (2 x 500Ω) = 1.2 kΩ
따라서 이 순간에 각 직접 경로상에 전도되는 단락 회로 전류는 다음과 같은 값을 갖는다.
3.3v / 1.2 ㏀ = 2.75 mA
비전환 시간대에서 전송 라인 쌍 (201) 을 통하여 전도되는 신호 전류는 다음과 같은 값을 갖는다.
3.3v / (2 x 100Ω+ 2 x 15Ω + 100Ω) = 10mA
이러한 두 개의 전류값은 다음과 같이 비교될 수 있다.
2.75mA / 10 mA = 27.5 %
따라서, 전환 기간중 중간에서, 단락 회로 전류가 매우 커져 무시할 수 없게 된다. 드라이버 회로 (203) 에서 2개의 단락 회로 경로가 있기에, 상기 2개의 경로가 동일한 타이밍으로 정확히 전환되면, 전체 순간 단락 회로 전류는 상기 값의 두 배가 된다 (즉, 전송 라인 쌍 (201) 을 통한 정상적인 신호 전류 흐름의 55%). 타이밍이 스큐되면, 단락 회로 전류는 고주파 성분을 포함하는 복잡한 패턴으로 변경되고, 이것은 상당한 잡음 문제를 또한 발생시킨다.
유사한 단락 회로 전류가 전환 시점에 도 21 의 드라이버 회로 (102) 를 통하여 흐른다. 이 단락 회로에 의해 발생한 문제점은 주목할만한 것은 아니었지만, 이 드라이버 회로 (102) 는 매우 높은 고주파수 신호에 사용되지 않는다.
상기한 단락 회로 전류로 인한 공통 모드 잡음은 전송된 디지털 신호의 상승 시간보다 짧은 시간 스케일로 발생한다. 공통 모드 잡음은 전송된 디지털 신호의 주파수 성분보다 10배 이상 높은 주파수 성분을 포함한다. 공통 모드 잡음은 전체 신호 전송 버스 시스템에 영향을 끼치는 전력 및 접지 전위 교란을 야기시킨다. 표유 인덕턴스 및 커패시턴스의 공명을 통하여, 이러한 신호 전송 시스템의 교란은 대체로 전자기 방사를 발생시킨다.
공통 모드 잡음 발생을 줄이는 한 가지 방법은, 갑작스런 전류 변화가 발생할 때 추가 전하를 공급하도록, 디커플링 커패시러로 또한 언급되는 바이패스 커패시터를 드라이버 회로 근처에 전원 라인과 접지 라인 간에 삽입하는 것이다. 그러나, 바이패스 커패시터는, 갑작스런 전류 변화에 응답하여 전하가 공급될 때 임피던스 기능을 나타내는 고유의 기생 인덕턴스를 가지며, 전원과 접지 전위에 전하공급을 방해하고 전압 잡음을 유도한다.
도 23 은 공통 모드 잡음을 평가하는데 발명자가 사용한 평가 시스템을 도시한다. 드라이버 회로 (203) 를 포함하는 IC 칩 (211) 은 바이패스 커패시터 (222), 레지스터 (223), 및 프로브 단자 (224, 225, 226) 와 함께 평가 보드 (221) 상에 장착된다.
바이패스 커패시터 (222) 는 0.1 ㎌ 의 커패시턴스를 갖는 1 밀리미터 x 0.5 밀리미터 크기의 세라믹 칩 커패시터이다. 이것은 IC 칩 (211) 근처에서 전원 라인 (206a) 과 접지 라인 (206b) 간에 장착된다. 레지스터 (223) 는 드라이버 회로 (203) 의 출력 단자 (D1및 D2) 에 접속되며, 저항값은 100Ω이다. 프로브 단자 (224) 는 접지 라인 (206b) 에 접속되고, 프로브 단자 (225) 는 드라이버 회로 (203) 의 출력 단자 (D1) 에, 프로브 단자 (226) 는 드라이버 회로 (203) 의 출력 단자 (D2) 에 접속된다.
도 23 에 도시된 평가 시스템에서, 공급 전압 (Vdd) 은 3.3v 이고 입력 신호 (VIN) 는 진폭 2.4v 의 100MHz 신호이다. 프로브 단자 (224, 225, 226) 는 전계효과 트랜지스터 (FET) 프로브에 접속된다. 2개의 출력 단자에 걸쳐 전압 (V(D1-D2)), 접지에 대한 출력 단자 (D1) 의 전압 (V(D1-GND)), 및 접지에 대한 출력 단자 (D2) 의 전압 (V(D2-GND)) 이 측정된다.
관측된 전압 파형의 예는 도 24a, 25b, 24c 에 도시된다. 도 24a 는 드라이버 출력 단자 (D1및 D2) 에 걸친 차동 전압 파형 (V(D1-D2)) 을 도시한다. 도 24b 는 접지에 대한 각 출력 단자의 전압 파형 (V(D1-GND 및 V(D2-GND)), 및 이러한 2 개 전압의 합 (V(D1-GND) + V(D2-GND) 을 도시한다. 도 24c 는 (V(D1-GND) + V(D2-GND) 인 합의 파형만을 도시한다.
도 24b 및 24c 에서 알 수 있듯이, 바이패스 커패시터 (222) 의 기생 인덕턴스는 드라이버 회로가 전환할 때 발생하는 갑작스런 전류 변화동안 필요한 전하를 순간적으로 공급하는 것을 방지하고, 상당한 공통 모드 잡음이 드라이버 회로의 출력 양측, 즉, V(D1-GND) 및 V(D2-GND) 에 발생할 수 있게 된다. 공통 모드 잡음의 강도 및 주파수 성분은, 공통 모드 잡음이 전송된 신호 자체에 영향을 끼치지 않을 지라도 심각한 EMI 문제점을 야기시킬 정도로 매우 높다. 드라이버 회로는 차동 전압 신호를 출력하기에, 공통 모드 잡음은 상쇄되고, 전송 신호가 도 24a 에 도시된 비교적 잡음 없는 파형 (V(D1- D2)) 으로 된다.
도 23 및 도 24a 내지 24c 에 도시된 측정값은, 바이패스 커패시터의 기생 인덕턴스 때문에 세라믹 칩 커패시터와 같은 외부 바이패스 커패시터가 드라이버 회로의 전환동안 발생하는 공통 모드 잡음을 제거할 수 없음을 나타낸다. 이것은 로우 인덕턴스 커패시터 (LICA) 가 외부 바이패스 커패시터로서 사용된다면 사실이다. 공통 모드 잡음을 제거할 수 있는 유일한 종류의 커패시터는 IC 칩내에 드라이버 회뢰가 함께 매입된 커패시터이다. 칩내에 커패시터를 매입함으로써기생 인덕턴스가 실질적으로 0.1nH 와 같이 무시할만큼의 레벨로 줄어든다.
바이패스 커패시터의 기생 인덕턴스에 의해 야기된 전력 공급 및 접지 교란은 공지된 집적 회로 강조 시뮬레이션 프로그램 (SPICE) 으로 수행되는 시뮬레이션을 참조하여 이후 상세히 설명된다.
SPICE 시뮬레이터가 부착되는 신호 전송 버스 시스템의 등가 회로도는 도 25a 내지 25d 에 도시된다. 바이패스 커패시터는 커패시터 (C1) 이고, 그 그생 인덕턴스는 인덕턴스 (L1) 로 표현된다. 바이폴라 npn 트랜지스터 (Q1, Q2) 는 CMOS 드라이버 회로의 pMOS 트랜지스터와 같으며 (도 21 의 신호 전송 버스 시스템을 참조), 바이폴라 pnp 트랜지스터 (Q3, Q4) 는 CMOS 드라이버 회로의 nMOS 트랜지스터와 같다. 전송 라인 (T1, T2) 은 신호 전송 라인과 같고, 전송 라인 (T3) 은 전력 라인과 같다. 도 25a 내지 25d 의 등가 회로는 바이패스 커패시터에 지정된 커패시턴스 및 인덕턴스값 (C1, L1) 에서만 상이하다. 이 커패시턴스 (C1) 는 도 25a, 25b 에서 100nF 이고, 도 25c, 25d 에서 10nF 이다. 인덕턴스 (L1) 는 도 25a, 25c 에서 0.1nH 이고 25b, 25d 에서 1nH 이다. 커패시턴스값 (C2 내지 C5), 인덕턴스값 (L2, L3), 저항값 (R1 내지 R7), 및 전원 전압 (V1, V2) 의 특성, 전송 라인 (T1 내지 T3), 및 트랜지스터 (Q1내지 Q4) 는 모든 4개 회로에서 동일하다.
SPICE 시뮬레이터는 직각파가 노드 (N1; 전원 (V1) 의 양 단자) 에 인가될 때 노드 (N2; 전원 (V2) 의 양 단자) 에서 및 (인덕턴스 (L1) 및 트랜지스터 (Q1)가 상호접속되는) 노드 (N3) 에서의 파형을 얻는데 사용된다. 도 25a 내지 25d 의 등가 회로로부터 얻은 시뮬레이트 파형이 상응하는 도 26a 내지 26d 에 도시된다. V(N1), V(N2), V(N3) 는 각각 노드 (N1, N2, N3) 에서의 전압을 나타내고, I(L1) 는 커패시턴스 (C1) 의 충전 및 방전으로 인한 인덕턴스 (L1) 에 걸친 전압을 나타내며, I(R5) 는 저항 (R5) 에 걸친 전압의 ac 성분을 나타낸다.
종래 기술에서는 바이패스 커피새터가 100nF 이상의 커패시턴스를 갖는 것을 요구하지만, 바이패스 커패시터의 기생 인덕턴스가 0.1 nH 이하이고 커패시턴스가 겨우 10nf 이며 종래값의 1/10 이라면, 시뮬레이트 파형은 적절한 디커플링 효과를 제공한다.
공통 모드 잡음은 0.1nH 기생 인덕턴스를 갖는 바이패스 커패시터를 사용함으로써 도 22 에 도시된 전류 전환 드라이버 회로로부터 또한 제거될 수 있지만, 그정도로 작은 기생 인덕턴스값은 외부 바이패스 커패시터로 얻을 수 없다. 유일한 방법은 상기한 바와 같이 바이패스 커패시터를 IC 칩내에 매입하는 것이며, 바람직하게는 드라이버 회로 가까이 매입하는 것이다. 이 이상의 정보는 상기한 공개된 특허출원에 제공된다.
따라서 상기한 전류 전환형 드라이버 회로에서는, (드라이버 회로의 트랜지스터가 전환할 때) 신호 천이 주기동안 전원 및 접지측에서의 임피던스가 트랜지스터 임피던스의 동적 변화로 인한 순간적인 변화를 겪게되고, 단락 회로 전류가 흐르게 되며, 공통 모드 잡음 (및 소량의 차동 모드 잡음) 이 발생하여 전원 및 접지 교란을 야기시키는 문제점이 있다. 이러한 공통 모드 잡음을 제거하기 위해, 바이패스 커패시터를 IC 칩내의 드라이버 회로 근처에 매입하는 것이 필요하지만, 이것은 IC 칩의 설계를 구속한다.
본 발명의 목적은 고속 신호 전송에 의해 야기되는 전원 및 접지 교란을 줄이는 것이다.
본 발명의 다른 목적은 신호 전송 속도를 증가시키는 것이다.
본 발명의 또다른 목적은 전원 및 접지 라인의 디커플링을 간략화하는 것이다.
발명된 드라이버 회로는 제 1 전원 및 제 2 전원으로부터 상이한 전위에서 전력을 수신하고, 제 1 레벨과 제 2 레벨을 갖는 입력 신호를 수신한다. 드라이버 회로는, 입력 신호가 제 1 레벨일 때, 제 1 전원과 제 1 신호 전송 라인간의 제 1 전류 경로, 및 제 2 전원과 제 2 신호 전송 라인간의 제 2 전류 경로를 차단함으로써, 상보 신호를 제 1 및 제 2 신호 전송 라인을 갖는 신호 전송 라인 쌍에 인가한다. 입력 신호가 제 2 레벨일 때, 드라이버 회로는, 신호 전송 라인 쌍을 바이패스함으로써, 제 1 전류 경로 및 제 2 전류 경로를 개방하며, 제 1 전원과 제 2 전원간의 제 3 전류 경로를 차단하여, 어떠한 상보 신호도 인가되지 않는다. 제 1 및 제 2 신호 전송 라인은 상호 병렬이며 동일한 길이를 갖는다.
제 2 전원은 접지 전원일 수 있다.
드라이버 회로는 dc 회로로서 기능하며, 입력 신호가 제 1 레벨일 때 전류를 제 1 전원으로부터 제 1 전류 경로, 신호 전송 라인 쌍, 및 제 2 전류 경로를 통하여, 그리고 입력 신호가 제 2 레벨일 때 제 3 전류 경로를 통하여 제 2 전원으로 전도한다. 2 개의 입력 신호 레벨간의 천이동안, 제 1 및 제 2 전류 경로의 임피던스는 증가하는 반면 제 3 전류 경로의 임피던스는 감소하고, 또는 그 반대로 되어, 전원측에서의 임피던스는 실질적으로 일정하다. 그 결과, 드라이버 회로는 비교적 적은 공통 모드 잡음을 발생시키며, 전원 전위를 교란시키지 않으며, 전자기 간섭을 발생시키지 않고 고속으로 신호를 전송할 수 있다. 이러한 효과는 바이패스 커패시터에 의한 전원 라인의 디커플링에 의존하지 않고 또한 얻어진다. 특히 바이패스 커패시터를 드라이버 회로내에 매입할 필요가 없다. 따라서 바이패스 커패시터가 사용되는 동안, 장착 위치, 기생 인덕턴스, 및 다른 속성등의 구속이 없다.
발명된 수신기 회로는 한 쌍의 차동 입력 단자, 및 차동 입력 단자간의 종단 트랜지스터를 갖는 차동 증폭기를 포함한다. 차동 입력 단자는 각 저항을 통하여 상기한 종류의 신호 전송 라인 쌍에 접속된다. 차동 증폭기는 상보 신호가 신호 전송 라인 쌍에서의 존재 유무를 나타내는 출력 신호를 발생한다.
상보 신호가 존재할 때, 이것은 차동 증폭기의 입력 커패시턴스를 충전한다. 상보 신호가 없을 때, 저장된 전하는 종단 트랜지스터를 통하여 급속히 방전되고, 신호 부재 상태가 빠르게 감지될 수 있다.
발명된 신호 전송 버스 시스템은, 상기한 신호 전송 라인 쌍, 및 제 1 신호 전송 라인과 제 2 신호 전송 라인의 특성 임피던스가 정합하는, 신호 전송 라인 쌍의 한 끝부에서 제 1 신호 전송 라인과 제 2 신호 전송 라인을 상호접속하는 종단저항을 포함한다. 신호 전송 라인 쌍은 발명된 종류의 한 개 이상의 드라이버 회로, 또는 발명된 종류의 한 개 이상의 수신기 회로에 접속된다. 여러 개의 접속 구성이 가능하다.
한 구성에서, 드라이버 회로는 종단 저항에 대향하는 신호 전송 라인 쌍의 끝부에 접속되고, 한 개 이상의 수신기 회로는 분기부를 통하여 2개의 끝부간의 중간점에서 신호 전송 라인 쌍에 접속된다.
다른 구성에서, 수신기 회로는 종단 저항에 대향하는 신호 전송 라인 쌍의 끝부에 접속되고, 한 개 이상의 드라이버 회로는 분기부를 통하여 2개의 끝부간의 중간점에서 신호 전송 라인 쌍에 접속된다.
또다른 구성에서, 제 1 IC 칩은 종단 저항에 대향하는 신호 전송 라인 쌍의 끝부에 접속되며, 제 2 IC 칩은 분기부를 통하여 2 개 끝부간의 중간점에서 신호 전송 라인 쌍에 접속된다. 2개 IC 칩 각각은 드라이버 회로 및 수신기 회로를 포함하며, 상보 신호가 신호 전송 라인 쌍의 양쪽 방향으로 전송될 수 있게 한다.
발명된 신호 전송 버스 시스템에서, 종단 저항은 신호 전송 라인 쌍의 끝부에서의 반사를 방지한다. 발명된 드라이버 회로 및/또는 발명된 수신기 회로를 사용함으로써 고속의 신호 전송이 가능하다.
발명된 드라이버 회로가 발명된 신호 전송 버스 시스템에서 사용될 때, 종단 저항은 직려로 연결된 2개의 저항으로서 구성될 수 있고, 2개 저항간의 노드는 제 2 전원에 접속된다. 이러한 구성은 상보 신호가 부재일 때 신호 전송 라인 쌍의 전위를 안정되게 하며, 신호 전송 라인 쌍에 외부 전자기 간섭에 대한 면역성을 추가로 제공한다.
발명된 드라이버 회로는, 신호 전송 라인 쌍의 중간점에서 발생할 수 있는 반사를 흡수하도록, 제 1 신호 및 제 2 신호 전송 라인간에 접속되는 잡음 제거 저항을 또한 포함할 수 있다. 잡음 제거 저항은 직렬 연결의 2개 저항으로 구성될 수 있고, 상기 2개 저항은 제 2 전원에 접속되어, 상보 신호가 부재일 때 신호 전송 라인의 전위를 안정화하며 외부 전자기 간섭에 대한 면역성을 추가로 제공한다.
제 1 및 제 2 전원으로부터의 전력은 동일한 길이의 병렬로 된 전력 라인 쌍에서 드라이버 회로에 공급될 수 있다. 이후, 이러한 병렬 라인의 인덕턴스는 상쇄되며, 따라서 전력 라인 쌍에는 실질적으로 리액턴스가 없다. 이러한 배치로 인하여 전자기 교란이 전력 라인상에서 방지되는데 도움이 된다. 바이패스 커패시터는, 다른 회로에 의해 발생하는 전자기 잡음의 영향을 줄이도록 전력 라인 쌍에 접속될 수 있다.
전류 소모를 줄이고 이에따라 전력 소모를 줄이도록, 한 개 이상의 저항이 드라이버 회뢰와 전원가에 직렬로 삽입될 수 있다.
수신기 회로, 드라이버 회로, 또는 중간점에서 신호 전송 라인 쌍에 접속된 IC 칩은 동일한 길이의 병렬 라인을 포함하는 분기 전송 라인 쌍을 통하여 접속될 수 있다. 드라이버 회로가 이러한 방식으로 접속될 때, 분기 전송 라인 쌍의 특성 임피던스는 바람직하게 신호 전송 라인 쌍의 특성 임피던스의 1/2 이다.
신호 전송 버스 시스템은, 분기 전송 라인 쌍에 의해 각 드라이버 회로 또는 수신기 회로에 접속되는, 2개 이상의 신호 전송 라인 쌍을 포함할 수 있다. 이후 분기 전송 라인 쌍은 접속되지 않는 신호 전송 라인 쌍을 가로지를 수 있다. 이러한 경우의 바람직한 구조로서, 신호 전송 라인 쌍을 형성하는 제 1 및 제 2 신호 전송 라인은 제 1 절연층에 의해 분리되고, 분기 전송 라인 쌍을 형성하는 제 1 및 제 2 분기 전송 라인은 제 2 절연층에 의해 상호 분리되며, 신호 전송 라인 쌍은 제 1 및 제 2 절연층보다 2배 두꺼운 제 3 절연층에 의해 분기 전송 라인 쌍으로부터 분리된다. 이후 제 1 및 제 2 신호 전송 라인 쌍의 인덕턴스는 상쇄되고, 제 1 및 제 2 분기 전송 라인의 인덕턴스는 상쇄되어, 신호 전송 라인 쌍 및 분기 전송 라인 쌍의 리액턴스는 0 이다. 신호 전송 라인 쌍 및 분기 전송 라인 쌍도 서로 충분히 분리되어 신호간의 상호 간섭이 크로스오버 점에서 방지된다.
수신기 회로가 충분히 높은 입력 저항 및 충분히 낮은 입력 커패시턴스를 갖는다면, 신호 전송 라인 쌍에 직접 접속될 수도 있다.
도 1 은 본 발명의 제 1 실시예를 도시하는 신호 전송 버스 시스템의 회로도.
도 2a 및 2b 는 전송 라인 쌍의 단면도.
도 3 은 전송 라인 쌍을 둘러싸는 전자기계를 도시하는 단면도.
도 4 는 도 1 의 분기 수신기 유닛의 회로도.
도 5 는 도 1 의 신호 전송 버스 시스템의 간략 회로도.
도 6 은 도 1 의 분기부의 평면도.
도 7a 는 도 1 의 드라이버 회로의 임피던스 변경을 도시한 도.
도 7b 는 도 22 에 도시된 종래의 드라이버 회로의 임피던스 변경을 도시한 도.
도 8 은 도 1 의 신호 전송 버스 시스템의 변경을 도시하는 간략 회로도.
도 9 는 도 8 의 분기부의 투시도.
도 10 은 도 1 의 신호 전송 버스 시스템의 또다른 변경을 도시하는 회로도.
도 11 은 여러 개의 전송 라인 쌍을 도시하는, 도 10 의 회로 기판의 단면도.
도 12 는 본 발명의 제 2 실시예를 도시하는, 또다른 신호 전송 버스 시스템의 회로도.
도 13 은 도 12 의 신호 전송 버스 시스템의 변경을 도시하는 회로도.
도 14 는 도 12 의 신호 전송 버스 시스템의 다른 변경을 도시하는 회로도.
도 15 는 도 12 의 신호 전송 버스 시스템의 또다른 변경을 도시하는 회로도.
도 16 은 본 발명의 제 3 실시예를 도시하는, 또다른 신호 전송 버스 시스템의 회로도.
도 17 은 도 16 의 신호 전송 버스 시스템의 변경을 도시하는 회로도.
도 18 은 본 발명의 제 4 실시예를 도시하는 또다른 신호 전송 버스 시스템의 회로도.
도 19 는 도 18 의 신호 전송 버스 시스템의 변경을 도시하는 회로도.
도 20 은 도 18 의 신호 전송 버스 시스템의 또다른 변경을 도시하는 회로도.
도 21 은 종래의 CMOS 드라이버 회로를 이용하는 신호 전송 버스 시스템의 회로도.
도 22 는 종래의 전류 전환형 드라이버 회로를 이용하는 신호 전송 버스 시스템의 회로도.
도 23 은 도 22 의 드라이버 회로에 의해 발생한 공통 모드 잡음을 측정하기 위한 평가 회로의 회로도.
도 24a, 24b, 24c 는 도 23 의 평가 회로로 측정된 전압 파형을 도시하는 도.
도 25a, 25b, 25c, 25d 는 공통 모드 잡음을 시뮬레이션하는데 사용되는 등가 회로의 회로도.
도 26a, 26b, 26c, 26d 는 공통 모드 잡음 시물레이션의 결과를 도시하는 파형도.
* 도면의 주요부분에 대한 부호설명 *
1, 1a, 1b, 1c 전송 라인 쌍 3, 3a, 3b 드라이버 회로
4, 4a, 4b 분기부 5, 5a, 5b 수신기 회로
16 잡음 제거 저항 17, 18 직렬 저항
33 분기 전송 라인 쌍
본 발명의 실시예가 첨부된 도면을 참조하여 설명되며, 유사한 부분은 같은 유사한 참조 부호에 의해 표시된다. 제 1 전원은 단순히 전원 (Vdd) 으로, 제 2 전원은 접지 (GND), 및 전력 라인 쌍은 전력-접지 라인 쌍으로 언급된다.
본 발명의 제 1 실시예는 도 1 에 도시된 신호 전송 버스 시스템으로서, 기판 (8) 내에 또는 기판 (8) 상에서, 신호 전송 라인 쌍 (1), 종단 저항 (2), 드라이버 회로 (3), 한 개 이상의 분기부 (4; 두 개가 도시되어 있음), 한 개 이상의 수신기 회로 (5; 두 개가 도시되어 있음), 전력-접지 라인 쌍 (6), 및 바이패스 커패시터 (7) 를 포함한다. 드라이버 회로 (3) 는 IC 칩 또는 드라이버 칩 (9) 내에 배치되고, 각 수신기 회로 (5) 는 다른 IC 칩 또는 수신기 회로 칩 (10) 내에 배치되며, IC 칩 (9, 10) 은 회로 기판 (8) 상에 장착된다. 신규한 특성은 드라이버 회로 (3) 및 수신기 회로 (5) 에 존재한다.
신호 전송 라인 쌍 (1) 은 2개 의 동일한 길이의 병렬 신호 전송 라인 (1a, 1b) 을 포함한다. 신호 전송 라인 쌍 (1) 의 한 끝부에서 종단하는 종단 저항 (2) 은 신호 전송 라인 (1a, 1b) 의 특성 임피던스와 정합한다. 드라이버 회로 (3) 는 신호 전송 라인 쌍 (1) 의 나머지 끝부에 배치된다. 분기부 (4) 및 수신기 회로 (5) 는 신호 전송 라인 쌍 (1) 의 2개 끝부간의 중간점에 배치되고, 각 수신기 회로 (5) 는 분기부 (4) 에 의해 신호 전송 라인 쌍 (1) 에 접속된다. 수신기 회로 (5) 및 수신기 회로 (5) 에 접속된 분기부 (4) 는 분기 수신기 유닛을 구성한다.
전력-접지 라인 쌍 (6) 은, 동일한 길이로 상호 병렬인, 전원 라인 (6a) 및 접지 라인 (6b) 을 포함한다. 전원 라인 (6a) 은 드라이버 회로 (3) 의 전력 단자 (E1) 를 전원 (Vdd) 에 접속한다. 접지 라인 (6b) 은 드라이버 회로 (3) 의 접지 단자 (E2) 를 접지 (GND) 에 접속한다.
신호 전송 라인 쌍 (1) 및 전력-접지 라인 쌍 (6) 은 동일한 길이의 2개의 병렬 전송 라인을 포함하는 전송 라인 쌍이다. 도 2a 및 2b 는 이러한 전송 라인 쌍의 2개의 가능한 배치를 도시한다. 도 2a 에서, 전송 라인 쌍을 구성하는 2개의 전송 라인 (11a, 11b) 은 회로 기판 (8) 의 일부를 형성하는 절연층 (8a) 의동일한 표면상에 나란히 배치되고, 그 중심들은 일정한 거리 (a) 로 분리된다. 도 2b 에서, 2개의 전송 라인 (11a, 11b) 은 서로 대향하는 절연층 (8a) 의 대향면에 배치되어, 절연층 (8a) 의 두께 (t) 로 분리된다. 2개의 전송 라인 (11a, 11b) 은 도 2a 및 도 2b 에의 단면도에서 보이지 않지만 동일한 길이를 갖는다.
도 2a 및 2b 에 도시된 전송 라인 쌍 (11) 에서, 전송 라인 (11a) 의 인덕턴스는 전송 라인 (11b) 의 인덕턴스를 상쇄하고, 이러한 특징은 전자기 간섭을 억제한다.
도 2a 에 도시된 구조에서, 2개의 전송 라인 쌍 (11, 12) 이 각 전송 라인 쌍의 내부 분리 (a) 의 2배보다 큰 거리 (b; b>2a) 만큼 분리된다면, 각 전송 라인 쌍의 전자기계 (electromagnetic field) 는 실질적으로 차단되며, 전자기 방사는 나머지 전송 라인 쌍에 영향을 주지 않는다. 도 2b 에 도시된 구조에서, 2개의 인접하는 신호 전송 라인 쌍 (11, 12) 간의 분리가 절연층 (8a) 의 두께 및 개별적인 전송 라인들의 폭 (c) 의 합의 두배보다 크다면, 즉, s > 2(t + c) 라면, 각 전송 라인 쌍의 전자기계는 다시 실질적으로 차단되며, 이 전자기계는 나머지 전송 라인 쌍에 영향을 끼치지 않는다. 도 2b 에 도시된 구조가 이 실시예 및 후속하는 실시예에서 이용된다. 따라서, 다음의 설명에서, 동일한 길이로 병렬 전송 라인을 갖는 전송 라인 쌍은 도 2b 에 도시된 구조를 갖는 전송 라인 쌍을 의미한다.
직류를 주로 전달하는 전원 라인 (6a) 및 접지 라인 (6b) 은, 도 2a 또는 2b 에 도시된 구조를 항상 구비할 필요는 없지만, 고속 디지털 신호를 전달하는 신호전송 버스 시스템에서, 다른 전송 라인 또는 다른 회로 소자에 전자기 방사 영향을 줄이기 위해, 전류가 흐르는 어떠한 전송 라인이라도 차단된 전자기계를 갖는 것이 바람직하다.
동일한 길이로 병렬인 전송 라인 쌍을 둘러싸는 전자기계의 정도가 도 3 에 개략적으로 도시된다. 절연층 (8a) 의 두께 (t) 는 상기한 s > 2(t + c) 조건을 만족할 정도로 작아야 한다. 이러한 조건이 만족된다면, 도 3 에 도시된 바와 같이, 신호 전송 라인 쌍 (11) 의 전자기계 (EM) 는 실질적으로 전송 라인 쌍의 근처로 한정될 것이며 인접하는 신호 전송 라인 쌍 (12) 의 전자기계에 간섭하지 않는다.
다시 도 1 에서, 드라이버 회로 (3) 는 한 쌍의 드라이버 트랜지스터 (13, 14), 바이패스 트랜지스터 (15), 잡음 제거 저항 (16), 한 쌍의 직렬 저항 (17, 18), 입력 단자 (IN), 한 쌍의 드라이브 단자 (D1, D2), 및 상기한 전원 단자 (E1) 및 접지 단자 (E2) 를 포함한다.
전송 입력 신호 (TS) 는 드라이버 칩 (9) 에서 (보이지 않는) 다른 회로로부터 입력 단자 (IN) 에 인가된다. 드라이브 단자 (D1) 는 신호 전송 라인 (1a) 의 끝부에 접속되며, 드라이브 단자 (D2) 는 신호 전송 라인 (1b) 의 끝부에 접속되고, 전력 단자 (E1) 는 전원 라인 (6a) 의 끝부에 접속되며, 접지 단자 (E2) 는 접지 라인 (6b) 의 끝부에 접속된다.
드라이브 트랜지스터 (13) 는 전력 단자 (E1) 및 드라이브 단자 (D1) 간에 접속된 nMOS 트랜지스터이다. 드라이브 트랜지스터 (14) 는 전력 단자 (E2) 및 드라이브 단자 (D2) 간에 접속된 nMOS 트랜지스터이다. 바이패스 트랜지스터 (15) 는 전력 단자 (E1) 및 접지 단자 (E2) 간에 접속된 pMOS 트랜지스터이다. 드라이브 트랜지스터 (13, 14) 및 바이패스 트랜지스터 (15) 의 게이트 전극은 입력 단자 (IN) 에 접속된다.
직렬 저항 (17) 은 드라이브 트랜지스터 (13) 및 전력 단자 (E1) 간에 삽입되어, 드라이브 트랜지스터 (13) 를 갖는 직렬 회로를 형성한다. 직렬 저항 (18) 은 드라이브 트랜지스터 (14) 및 접지 단자 (E2) 간에 삽입되어, 드라이브 트랜지스터 (14) 를 갖는 직렬 회로를 형성한다. 바이패스 트랜지스터 (15) 의 한 전극은 드라이브 트랜지스터 (13) 의 전극에 접속되고, 이러한 양쪽 전극들은 직렬 저항 (17) 을 통하여 전력 단자 (E1) 에 접속된다. 바이패스 트랜지스터 (15) 의 나머지 전극은 드라이브 트랜지스터 (14) 의 한 전극에 접속되고, 이러한 양쪽 전극들은 직렬 저항 (18) 을 통하여 접지 단자 (E2) 에 접속된다. 잡음 제거 저항 (16) 은 드라이브 단자 (D1, D2) 간에 삽입된다.
드라이브 트랜지스터 (13, 14) 는 전송 입력 신호 (TS) 가 하이 로직 레벨일 때 턴온되며 TS 가 로우 로직 레벨일 때 턴오프된다. (간략히, TS 로직 레벨은 하이 레벨 및 로우 레벨로 언급될 것이다.) 바이패스 트랜지스터 (15) 는, 반대로, TS 가 하이 레벨일 때 턴오프되고 TS 가 로우 레벨일 때 턴온된다.
전송 입력 신호 (TS) 가 하이 레벨일 때, 드라이버 회로 (3) 의 트랜지스터 (13, 14, 15) 는 신호 전송 라인 (1a) 을 전원 (Vdd) 에 접속하고, 신호 전송 라인 (1b) 을 접지시키며, 이에따라 양의 전하를 신호 전송 라인 (1a) 에 음의 전하를 신호 전송 라인 (1b) 에 인가한다. 전송 입력 신호 (TS) 가 로우 레벨일 때, 신호 전송 라인 (1a, 1b) 은 전원 (Vdd) 으로부터 단절되어, 어떠한 전하도 신호 전송 라인 쌍 (1) 에 인가되지 않지만, 신호 전송 라인 쌍 (1) 을 바이패스함으로써 전하는 전원 (Vdd) 으로부터 바이패스 트랜지스터 (15) 을 통하여 접지로 션트 (shunt) 된다.
환언하면, 전송 입력 신호 (TS) 가 하이일 때, 제 1 전류 경로는 전원 (Vdd) 및 신호 전송 라인 (1a) 간 (즉, 단자 (E1및 D1간) 에 차단되고, 제 2 전류 경로는 신호 전송 라인 (1) 및 접지간 (즉, 단자 (D2및 E1간) 에 차단되고, 이에따라 상보 신호가 신호 전송 라인 쌍 (1) 에 인가된다. 전송 입력 신호 (TS) 가 로우일 때, 이러한 전류 경로들은 개방되고, 어떠한 상보 신호도 신호 전송 라인 쌍 (1) 에 인가되지 않으며, 대신에, 신호 전송 라인 쌍 (1) 을 바이패스함으로써 제 3 전류 경로가 전원 (Vdd) 과 접지간 (즉, 단자 E1및 E2간) 에 차단된다.
따라서 드라이버 회로 (3) 는 전원과 접지간에 항상 전류를 전도하는 폐경로를 유지한다. 전원 및 접지측에서 볼때, 드라이버 회로 (3) 는 dc 회로의 역할을 한다. 그럼에도 불구하고, 드라이버 회로 (3) 는 전송 입력 신호 (TS) 에 따라 신호 전송 라인 쌍 (1) 에 공급된 상보 신호를 온 오프 전환한다. 상세한 설명이 이후 제공된다.
(도 2a 또는 2b 에 도시된 동일한 길이의 병렬 구조, 또는 동축 구조, 또는 트위스트 쌍 구조를 갖는) 전송 라인 쌍에서 진행되 상보 신호는, 하나의 전송 라인에서 한 방향으로 양 전하의 이동 및 나머지 전송 라인에서 동일한 방향으로 음 전하의 이동을 생성한다. 도 22 에 도시된 종래의 전류 전환형 드라이버 회로에서, 상보 신호의 극성은 전송 입력 신호 (TS) 에 따라 전환된다. 즉, 전송 신호가 "1" 또는 "0" 인지에 따라, 어느 한 쪽 전송 라인이 양 전하를 전송하고 보다 높은 전위에 있고, 또는 나머지 전송 라인이 양 전하를 전송하고 보다 높은 전위에 있다. 대조하여, 제 1 실시예의 드라이버 회로 (3) 는 고정된 극성을 갖는 상보 신호를 인가하지만, 전송 입력 신호 (TS) 에 따라 그 신호의 온 오프를 전환한다. 전송 신호는 상보 신호의 극성에 따른 것이 아니라 상보 신호의 존재 유무에 따라 "1" 또는 "0" 이 된다.
신호 전송 라인 쌍 (1) 의 중간점에 위치한 분기부 (4) 및 수신기 회로 (5) 에 의해 형성된 분기 수신기 회로 유닛은, 이 중간점에서 상보 신호가 현재 존재하는지 여부를 검출한다. 분기부 (4) 는 이 중간점에서 상보 신호의 소정 양의 에너지를 신호 전송 라인 쌍 (1) 으로부터 전환하지만, 이 양은 매우 작아 신호 전송 라인 쌍 (1) 의 상보 신호를 방해하지 않는다. 수신기 회로 (5) 는 전환된 에너지의 소량을 검출함으로써 전송 신호를 수신하고, 이에따라 상보 신호의 존재 유무를 결정한다.
예를 들어, 전원 (Vdd) 의 전압값이 1.0V 이고, 직렬 저항 (17, 18) 의 저항값이 각각 100Ω이며, 종단 저항 (2) 의 저항값이 15Ω이고, 각 드라이버 트랜지스터 (13, 14) 의 온 저항이 15Ω이며, 전송 라인 (1a, 1b) 에 표피 효과 (skin effect) 가 없으며, 각 전송 라인 (1a, 1b) 의 dc 저항값이 0Ω이라고 가정한다.
드라이버 회로 (3) 가 상보 신호를 신호 전송 라인 쌍 (1) 에 인가할 때, 각 신호 전송 라인 (1a, 1b) 상의 전류 (It) 는 다음과 같다.
It= 1.0v / (100Ω + 100Ω + 15Ω + 15Ω + 15Ω) = 4.1mA
신호 전송 라인 (1a, 1b) 간의 전압차 (Vt) (종단 저항 (2) 에 걸친 전압 강하) 는 다음과 같다.
Vt= 4.1mA x 15Ω = 61mV
전송 라인 (1a, 1b) 의 표피 효과가 충분히 커서 신호 전송 라인 쌍 (1a) 에 예를 들어 30Ω의 dc 저항값을 줄 수 있다면, It및 Vt는 다음과 같이 계산된다.
It= 1.0v / (100Ω + 100Ω + 15Ω + 15Ω + 15Ω + 30Ω) = 3.6mA
Vt= 3.6mA x 15Ω = 55mV
드라이버 회로 (3) 가 상보 신호를 오프로 전환할 때, 상보 신호가 오프로 전환되지 바로 전에 신호 전송 라인 쌍 (1) 에 인가된 모든 에너지 (전하 이동) 가 종단 저항 (2) 에서 소모된 후, 신호 전송 라인 (1a, 1b) 에 흐르는 전류는 0 이며, 따라서 신호 전송 라인 (1a, 1b) 간의 전압차도 역시 0 이다.
(분기부 (4) 및 수신기 회로 (5) 를 포함하는) 분기 수신기 회로는 신호 전송 라인 쌍 (1) 에서 상보 신호의 진행을 방해하지 않고 상기한 상보 신호 전압 (Vt) 을 검출할 수 있어야 한다. 따라서 분기 수신기 유닛은 상보 신호를 감쇄하거나 그 파형을 왜곡시키지 않고 소량의 에너지를 신호 전송 라인 쌍 (1) 으로부터 전환해야 한다. 따라서 신호 전송 라인 쌍 (1) 에서 볼 때, 분기 수신기 유닛은 dc 저항 성분만을 갖는 하이 임피던스 회로 역할을 해야 한다. 이 임피던스의 용량성 성분은 무시할만큼 작아야 한다.
적절한 dc 저항 성분 및 무시할만한 용량성 성분을 갖는 하이 임피던스 회로 소자의 한 예는 0.4kΩ의 저항값과 0F 을 갖는 순저항 소자이다. 또다른 예는 1kΩ의 입력 저항값 및 0.05nF 이하의 입력 커패시턴스값을 갖는 회로 소자이다. 각 신호 전송 라인 (1a, 1b) 의 특성 임피던스는 15Ω 이고, 신호 전송 라인 쌍 (1) 이 0.4kΩ의 입력 저항값을 갖는 임피던스로 분기되면, 신호 전송 라인 쌍 (1) 으로부터 전환되는 상보 신호 에너지의 퍼센트는 다음과 같이 계산될 수 있다.
15Ω / (0.4kΩ + 15Ω) = 3.6%
상기한 분기 저항은 상보 신호 에너지의 3.6% 이하를 신호 전송 라인 쌍 (1) 으로부터 전환하는 순저항으로 또한 간주될 수 있다.
복수의 분기 수신기 유닛이 있을 때, 상보 신호의 진행이 방해받는 것을 피하기 위해, 개별적인 각 분기 수신기 유닛은 상기한 조건을 만족해야 하며, 분기 수신기 유닛 모두에 의해 전환되는 전체 에너지는, 신호 전송 라인 쌍 (1) 에 공급된 상보 신호 에너지의 10% 와 같은 고정 한계값을 초과해서는 안된다.
본 발명의 배경기술에서 설명된 바와 같이, 공통 모드 잡음이 상쇄되기 때문에 신호 전송 라인 쌍 (1) 에 인가된 상보 신호는 거의 잡음이 없기에, 상보 신호의 소량의 에너지만이 각 분기 수신기 유닛으로 전환될 지라도, 이 에너지는 전압차 (Vt) 를 검출하는데 충분하다.
도 4 는 분기 수신기 유닛의 회로도이다. 도 4 의 분기 수신부 (4) 는 분기 저항 쌍 (20) 및 분기 전송 라인 쌍 (21) 을 포함한다. 분기 전송 라인 쌍 (21) 은 동일한 길이이며 2개의 병렬 분기 전송 라인 (21a, 21b) 을 포함한다. 분기 저항 쌍 (20) 은 2개의 분기 저항 (20a, 20b) 을 포함한다. 분기 저항 (20a) 은 신호 전송 라인 (1a) 상의 중간점 및 분기 전송 라인 (21a) 의 한 끝부간에 삽입된다. 분기 전송 라인 (21a) 의 나머지 끝부는 수신기 회로 (5) 의 입력 단자 (IN1) 에 접속된다. 분기 저항 (20b) 은 신호 전송 라인 (1b) 상의 중간점 및 분기 전송 라인 (21b) 의 한 끝부간에 삽입된다. 분기 전송 라인 (21b) 의 나머지 끝부는 수신기 회로 (5) 의 또다른 입력 단자 (IN2) 에 접속된다.
신호 전송 라인 쌍 (1) 에서 신호 진행이 방해받지 않고 상보 신호 에너지를 전환하기 위해, 분기 저항 (20a, 20b) 은 0.4kΩ이상의 저항값을 각각 갖는다. 아래의 예에서 1kΩ의 저항값이 가정된다. 분기 전송 라인 쌍 (21) 은 전환된 상보 신호 에니저를 수신기 회로 (5) 에 전송하는 전송 라인 쌍이다.
수신기 회로 (5) 는, 차동 증폭기 (22), 종단 트랜지스터 (23), 상기한 입력 단자 (IN1, IN2), 및 출력 단자 (OUT) 를 포함한다. 분기부 (4) 에 의해 전환된상보 신호 에너지는 차동 증폭기 (22) 의 차동 입력 단자인 입력 단자 (IN1, IN2) 에서 수신된다. 차동 증폭기 (22) 의 출력 단자인 출력 단자 (OUT) 는 입력 단자 (IN1, IN2) 에서 상보 신호 전압의 유무에 따라 변하는 전압 레벨을 갖는 수신 출력 신호를 출력한다.
따라서 입력 단자 (IN1, IN2) 에서의 상보 신호 전압의 유무를 감지함으로써, 수신기 회로 (5) 는, 신호 전송 라인 쌍 (1) 상에서 상보 신호의 진행을 방해하지 않고, 분기 저항 (20a, 20b) 을 통하여 연결된 신호 전송 라인 쌍 (1) 의 중간점에서 상보 신호의 존재 유무를 감지한다. 따라서 수신기 회로 (5) 는 전송된 신호가 "1" 또는 "0" 상태인지를 결정하고, 상응하는 수신 출력 신호 (RS) 를 발생시킨다. 수신기 회로 (5) 의 특징은 입력 단자 (IN1, IN2) 에 걸쳐 연결된 종단 트랜지스터 (23) 이다. 수신기 회로 (5) 는 이후 보다 상세히 설명된다.
다시 도 1 에서, 바이패스 커패시터 (7) 는 전원 라인 (6a) 및 접지 라인 (6b) 간에 접속된, 드라이버 칩 (9) 외부에 가까이 배치된다. 드라이버 회로 (3) 는 전원 및 접지측에서 볼 때 dc 회로의 역할을 하기 때문에, 바이패스 커패시터 (7) 는 드라이버 칩 (9) 내에 매입될 필요가 없다. 사실, 바이패스 커패시터 (7) 는 신호 전송 버스 시스템이 관련되는 한 거의 불필요하다. 도 1 의 바이패스 커패시터 (7) 의 주요 기능은 전력-접지 라인 쌍 (6) 이 다른 회로에 의해 발생한 전자기 방사에 의해 영향을 받지 않도록 하는 것이다.
도 5 는 도 1 의 신호 전송 버스 시스템의 간략한 회로도를 도시한다. 도5 의 신호 전송 버스 시스템에서, 신호 전송 라인 (1a) 은 절연층 (8a) 위에 배치된다. 신호 전송 라인 (1b) 은 상기 절연층 (8a) 아래에 배치되어, 신호 전송 라인 (1a) 과 대향한다. 드라이버 회로 (3) 근처의 신호 전송 라인 쌍 (1) 의 끝부에서, 2개의 신호 전송 라인 (1a, 1b) 은 드라이버 회로 (3) 근처에서 패드 전극 (1c) 및 컨택트 전극 (1d) 으로 종단하도록 서로 분기한다. 유사하게, 종단 저항 (2) 근처에서, 2개의 신호 전송 라인 (1a, 1b) 은 분기하여 패드 전극 (1e) 및 컨택트 전극 (1f) 으로 종단된다. 이러한 전극들 (1c, 1d, 1e, 1f) 은 신호 전송 라인 (1a, 1b) 과 단일한 것이다. 절연층 (8a) 은 상기 절연층 (8a) 상에 배치된 패드 전극 (1g) 이 컨택트 전극 (1d) 과 접하는 비아홀, 및 상기 절연층 (8a) 상에 배치된 패드 전극 (1h) 이 컨택트 전극 (1f) 과 접하는 또다른 비아홀을 갖는다. 드라이버 회로 (3) 를 포함하는 (도 1 에 도시된) 드라이버 칩 (9) 은 플립-칩 본딩 또는 와이어 본딩에 의해 패드 전극 (1c, 1g) 에 접속된다. 유사하게, 종단 저항 (2) 은 플립-칩 본딩 또는 와이어 본딩에 의해 패드 전극 (1e, 1h) 에 접속되고, 종단 저항 (2) 은 칩 레지스터이다.
분기 저항 쌍 (20) 및 분기 전송 라인 쌍 (21) 을 각각 포함하는 분기부 (4) 는 2개의 패드 전극 (4a, 4b) 에 의해 신호 전송 라인 쌍 (1) 에 각각 접속되고, 도 6 에 도시된 바와 같이 컨택트 전극 (4c) 에 접속된다. 패드 전극 (4a) 은 신호 전송 라인 (1a) 과 단일하며, 컨택트 전극 (4c) 은 신호 전송 라인 (1b) 과 단일이며, 절연층의 비아홀 (8b) 을 통하여 패드 전극 (4b) 과 접촉한다. 패드 전극 (4a, 4b) 에 접근시, 분기 전송 라인 (21a, 21b) 은 서로 대향하지 않는 패드전극 (21c) 및 컨택트 전극 (21d) 에서 각각 분기하여 종단한다. 분기 전송 라인 (21a, 21b) 은 수신기 회로 (5) 의 입력 단자 (IN1, IN2) 근처의 대향하는 끝부에서 패드 전극 (21e) 및 컨택트 전극 (21f) 으로 또한 분기한다. 패드 전극 (21g, 21h) 은 각 비아홀 (8c, 8d) 을 통하여 컨택트 전극 (21d, 21f) 과 접촉한다. 분기 저항 (20a, 20b) 은 (도 6 에 도시된 바와 같이) 플립-칩 본딩 또는 와이어 본딩에 의해 패드 전극 (4a, 4b, 21c, 21g) 에 접속된다. 수신기 회로 (5) 를 포함하는 수신기 칩 (10) 은 유사하게 (도 6 에 도시된 바와 같이) 플립-칩 본딩 또는 와이어 본딩에 의해 패드 전극 (21e, 21h) 에 접속된다.
다음으로 드라이버 회로 (3) 및 수신기 회로 (5) 가 상세히 설명된다.
다시 도 1 에서, 잡음 제거 저항 (16) 이 제공되어 반사 잡음을 흡수한다. 신호 전송 라인 쌍 (1) 의 분기점에서 볼 때, 분기 수신기 유닛의 높은 입력 임피던스때문에, 분기점에서 일부 반사가 발생하여, 상보 신호 에너지의 일부가 드라이버 회로 (3) 로 다시 반사된다. 잡음 제거 저항 (16) 은 이러한 반사된 에너지를 흡수하여, 드라이버 회로 (3) 로부터 신호 전송 라인 쌍 (1) 으로 다시 반사되지 않는다. 이에따라 다중 반사로 인하여 상보 신호의 발생가능한 감쇄가 감소된다. 잡음 제거 저항 (16) 의 저항값은 신호 전송 라인 쌍 (1) 의 특성 임피던스보다 약 10배 이어야 한다. 예를 들어, 신호 전송 라인 쌍 (1) 의 특성 임피던스가 15Ω이라면, 잡음 제거 저항 (16) 용으로 적절한 값은 150Ω 이다. 잡음 제거 저항 (16) 을 생략할 수도 있다.
직렬 저항 (17, 18) 은 전류 소모를 감소시키고 이에따라 드라이버 회로의전력 소모를 감소시킨다. 적절한 저항값을 선택함으로써, 드라이버 회로 (3) 에 의해 소모되는 전류는 원하는 레벨로 감소될 수 있고, 바람직하게는 수신기 회로 (5) 에 의한 상보 신호의 검출을 허용하는 범위인 최소값으로 감소될 수 있다. 한 개 또는 양쪽 직렬 저항 (17, 18) 이 생략될 수도 있다.
드라이버 회로 (3) 의 필수부는 상보 신호를 신호 전송 라인 쌍 (1) 에 선택적으로 인가하는 드라이브 트랜지스터 (13, 14), 및 신호 전송 라인 쌍 (1) 을 바이패스함으로써 전류 경로를 선택적으로 차단하는 바이패스 트랜지스터 (15) 이다. 바이패스 트랜지스터 (15) 가 필요한 이유는 다음과 같다.
전원 (Vdd) 과 접지는 많은 수의 회로에 접속되어, 회로 기판 (8) 상에 전원 네트워크를 형성한다. 또한, 전력-접지 라인 쌍 (6) 은 전송 라인 형태이다. 바이패스 트랜지스터 (15) 가 존재하지 않는다면, 전송 입력 신호 (TS) 가 하이 레벨로부터 로우 레벨로 변경되어 드라이브 트랜지스터 (13, 14) 를 오프로 전환할 때, 드라이버 회로 (3) 의 전력 및 접지 단자 (E1, E2) 는 갑자기 높은 임피던스 입력 포트가 될 것이며, 이러한 단자에 인가되는 모든 에너지는 전원 (Vdd) 과 접지를 향하여 전력-접지 라인 쌍 (6) 으로 다시 반사될 것이다. 이러한 반사 에너지는 또한 전원 네트워크의 다른 노드에서 반사될 것이며, 다중 반사가 전원 및 접지 전위를 교란시킬 것이다.
바이패스 트랜지스터 (15) 는 드라이브 트랜지스터 (13, 14) 가 오프로 될 때 온으로 전환되어, 전력 및 접지 단자 (E1, E2) 간에 바이패스 전류 경로를 형성하며, 이러한 단자들은 높은 임피던스 상태로 결코 되지 않는다. 이에따라 전력-접지 라인 쌍 (6) 으로 다시 반사되는 모든 에너지가 회피된다.
본 발명의 배경기술에서 설명된 공통 모드 잡음은 또한 바이패스 트랜지스터 (15) 에 의해 경감된다. 상기 설명한 바와 같이, 정상적인 신호 전송 경로가 , 트랜지스터 전환 간격의 중간에서의 순간동안 전력 단자로부터 접지 단자로 직접 전류를 전도하는 낮은 임피던스 경로로 대체될 때 공통 모드 잡음이 발생한다. 그러나, 바이패스 트랜지스터 (15) 의 전환 특성이 드라이브 트랜지스터 (13, 14) 의 전환 특성을 보완한다면, 드라이브 트랜지스터 (13, 14) 및 신호 전송 라인 쌍 (1) 을 통과하는 전류 경로 및 바이패스 트랜지스터 (15) 를 통과하는 병렬 경로간의 전환 (swtichover) 은 전력 및 접지 단자 (E1, E2) 간에 어떠한 갑작스런 임피던스 변화없이 행해질 수 있다. 게다가, 바이패스 트랜지스터 (15) 는 구동 트랜지스터가 아니기에, 원하는 전환 특성을 갖도록 설계될 수 있다. 따라서 공통 모드 잡음으로 인한 전력 및 접지 교란이 회피될 수 있다.
바이패스 트랜지스터 (15) 의 최적의 온 저항 설계가 이후 설명된다. 바이패스 트랜지스터 (15) 의 온 저항은 바람직하게 드라이브 트랜지스터 (13), 종 단 저항 (2), 및 드라이브 트랜지스터 (14) 의 온 저항의 합과 동일하다. 예를 들어, 드라이브 트랜지스터 (13, 14) 의 온 저항이 15Ω이고 종단 저항 (2) 의 저항값이 15Ω이라면, 바이패스 트랜지스터 (15) 는 다음과 같은 온 저항값을 가진다.
15 + 15 + 15 = 45Ω
바이패스 트랜지스터 (15) 가 상기 온 저항값을 갖는다면, 전원 및 접지 측에서 볼 때 드라이버 회로 (3) 의 임피던스는, 전력 및 접지 단자 (E1, E2) 가 드라이버 회로 (3) 내부에서 또는 신호 전송 라인 쌍 (1) 의 끝부에서 종단 저항 (2) 을 통하여 종단되어 있는지 여부에 관계없이 동일할 것이다. 또한, 바이패스 트랜지스터 (15) 의 동적 전환 특성이 드라이브 트랜지스터 (13, 14) 의 동적 전환 특성을 보완한다면, 전환 주기동안 어떠한 급격한 변화없이 드라이버 회로 (3) 를 통하여 직류가 계속해서 흐를 것이다.
다시 도 4 에서, 수신기 회로 (5) 의 차동 증폭기 (22) 는 pMOS 트랜지스터 (p1, p2, p3) 및 nMOS 트랜지스터 (n0, n1, n2, n3) 를 구비한다. 도 4 에서, I0는 트랜지스터 (n0) 에 의해 전도되는 정전류이고 전류 (I1) 는 트랜지스터 (p1, n1) 에 의해 전도되는 정전류이며, I2는 트랜지스터 (p2, n2) 에 의해 전도되는 전류이다. 전류 (I1, I2) 는 단자 (IN1, IN2) 에서 수신되는 전송 신호 전압에 응답하여 변경된다.
상보 신호는 2개의 전송된 신호값중 한 개, 즉, "1" 또는 "0" 을 나타내고, 나머지 값은 상보 신호의 부재에 의해 표현된다. 상보 신호의 존재 유무를 감지함으로써, 차동 증폭기 (22) 는 전송 신호가 "1" 또는 "0" 인지 여부를 감지한다. 수신된 신호 전압을 증폭함으로써, 차동 증폭기 (22) 는 출력 단자 (OUT) 에서 전송 신호에 응답하는 수신 출력 전압 (V2) 을 출력한다. 상보 신호의 존재 유무를 감지하기 위해, 차동 증폭기 (22) 는 신호 전송 라인 쌍 (1) 으로부터 전환되는 상보 신호의 미소 에너지를 감지할 정도로 민감할 필요가 있다.
차동 증폭기 (22) 는, 하기에 설명되는 신호 전송 라인 쌍 (1) 으로부터 전환되는 상보 신호의 미소 에너지의 감지에 관련된 특성에 대한 특정한 감쇄를 갖는 종래의 내부 구조를 구비한다.
차동 증폭기 (22) 에서, 트랜지스터 (p1, p2, n0, n1, n2) 는 차동 증폭부를 구성한다. 트랜지스터 (p1, n1) 는 직렬로 접속되며, 트랜지스터 (p2, n2) 도 마찬가지이다. 트랜지스터 (p1, p2) 의 소스 전극은 전원 라인 또는 패턴을 통하여 전원 (Vdd) 에 접속되고, 트랜지스터 (n1, n2) 의 소스 전극은 트랜지스터 (n0) 의 드레인 전극에 접속된다. 트랜지스터 (n0) 의 소스 전극은 접지 라인 또는 패턴을 통하여 접지 (GND) 에 접속된다. 트랜지스터 (p1, p2) 의 게이트 전극은 트랜지스터 (p2) 의 드레인 전극 (및 트랜지스터 (n2) 의 드레인 전극) 에 접속된다. 트랜지스터 (n1, n2) 의 게이트 전극은 입력 단자 (IN1, IN2) 에 각각 접속된다. 트랜지스터 (p2, n2) 의 드레인 전극은 출력 단자 (OUT) 에 접속된다.
차동 증폭기 (22) 의 전류 설정부를 구성하는 트랜지스터 (p3, n3) 는 직렬로 접속된다. 트랜지스터 (p3) 의 소스 전극은 전원 라인 또는 패턴을 통하여 전원 (Vdd) 에 접속된다. 트랜지스터 (n3) 의 소스 전극 및 트랜지스터 (p3) 의 게이트 전극은 접지 라인 또는 패턴을 통하여 접지 (GND) 에 접속된다. 트랜지스터(p3) 의 드레인 전극 및 트랜지스터 (n3) 의 드레인 전극은 차동 증폭부에서 트랜지스터 (n0) 의 게이트 전극에 접속된다.
전류 설정부는 트랜지스터 (n0) 의 임계 전압에 가깝게 트랜지스터 (n0) 의 게이트 전압을 설정하고, 이에따라 차동 증폭부에서의 정전류 (I0) 를 제어한다. 전류 설정부에서 트랜지스터 (p3) 의 트랜스컨덕턴스 (gm3) 가 트랜지스터 (n3) 의 트랜스컨덕턴스보다 작다면, 트랜지스터 (n3) 의 게이트 전압 (V3) 은 트랜지스터 (n3) 의 임계 전압에 가까울 것이다. 상기 게이트 전압 (V3) 은 또한 트랜지스터 (n0) 의 게이트 전압이며, 트랜지스터 (n0) 의 임계 전압이 트랜지스터 (n3) 의 임계 전압과 정합된다면, 트랜지스터 (n0) 의 게이트 임계 전압은 트랜지스터 (n0) 의 임계 전압 근처로 안정화될 것이다. 이후 트랜지스터 (p3) 가 원하는 트랜스컨덕턴스 (gm3) 를 갖도록 설계함으로써 차동증폭부에서 정전류 (I0) 의 값을 설정할 수 있다. 트랜스컨덕턴스 값 (gm3) 은 정전류 (Io) 를 최소화하고 이에따라 전류 소모가 최소화 되도록 실질적으로 작아야 한다.
차동 증폭부는 입력 전압 차를 증폭하고 출력 단자 (OUT) 에서 전송 신호에 따른 수신 신호 전압 (V2) 을 출력한다. 차동 증폭부에서, 트랜지스터 (p1, p2) 및 트랜지스터 (n1, n2) 는 실질적으로 동일한 특성을 가질 필요가 있다. 특히,트랜지스터 (p1, p2) 는 동일한 트랜스컨덕턴스를 가져야 하고, 트랜지스터 (n1, n2) 도 동일한 트랜스컨덕턴스를 가져야 한다. 전류 (I1, I2) 는 입력 전압 차에 따라 변하는 한편 I1+ I2= I0을 유지한다.
입력 단자 (IN1, IN2) 는 분기부 (4) 를 통하여 신호 전송 라인 쌍 (1) 의 중간점에 접속된다. 상보 신호가 이 중간점에서 존재할 때, 신호 전송 라인 (1a) 은 신호 전송 라인 (1b) 보다 높은 전위에 있어, 입력 단자 (IN1) 의 전위 (트랜지스터 (n1) 의 게이트 전압) 는 입력 단자 (IN2) 의 전위 (트랜지스터 (n2) 의 게이트 전압) 보다 높게 되며, 출력 단자 (OUT) 에서 수신된 출력 출력 신호 전압 (V2) 은 트랜지스터 (n1) 의 드레인 전압보다 높게 된다 (V2- V1> 0). 이러한 관계는, 신호 전송 라인 (1a) 의 전위가 신호 전송 라인 (1b) 의 전위보다 높게 유지되기 때문에, 공통 모드 잡음으로 인한 신호 전송 라인 쌍 (1) 에 바이어스 전압이 존재하더라도 유지된다. 이 중간점에서 어떠한 상보 신호도 없을 때, 입력 단자 (IN1, IN2) 의 입력 커패시턴스에 저장된 모든 전하가 방전된 후, 드레인 전압 (V1, V2) 은 (V2- V1= 0) 과 동일하다. 제 1 실시예의 신호 전송 버스 시스템은 (도 22 의 종래의 신호 전송 버스 시스템에서와 같이 상보 신호의 극성을 반전하는 것 대신에) 상보 신호의 존재 유무에 따라 "1" 과 "0" 으로 전송 신호값을 표현하기에, V2- V1≥0 이 유지된다.
Rn1이 트랜지스터 (n1) 의 저항값이고, Rn2이 트랜지스터 (n2) 의 저항값이며, gm2가 트랜지스터 (n1, n2) 의 결합된 트랜스컨덕턴스라면,
gm12= 1 / (Rn1+Rn2) 이다.
트랜지스터 (p1, p2) 의 저항값이 Rp라면, 차동 증폭기 (22) 의 전압 이득 (Gv) 은 다음과 같다.
Gv = gm12x Rp= Rp/ (Rn1+ Rn2)
(V2가 증가함으로써) V2- V1이 증가할 때 트랜지스터 (p1, p2) 의 저항값 (Rp) 이 증가하기에, V2- V1이 증가할 때 전압 이득 (Gv) 도 증가한다. 상보 신호가 존재할 때, V2- V1이 증가하여, 전압 이득 (Gv) 은 상보 신호가 존재하지 않을 때보다 더 커진다. 상보 신호가 존재할 때 전압 이득 (Gv) 의 증가는, 수신기 회로 (5) 로 전환되는 미소한 상보 신호 에너지를 감지하는 바람직한 특징인, 차동 증폭기의 민감도를 향상시킨다.
차동 증폭기 (22) 의 동적 범위 (V2- V1) 는 다음과 같다.
V2- V1= (I0/ 1000)1/2
이 값은 정전류 (I0) 에 따라 증가하지만, 정전류 (I0) 를 증가시킴으로써 전력 소모가 증가되기에, 정전류 (I0) 는 매우 커지면 안된다. 정전류 (I0) 의 바람직한 값은 상보 신호가 감지될 수 있는 범위의 최소값이다. 이 값은 상기한 바와 같이 트랜지스터 (p3) 의 트랜스컨덕턴스를 최적화함으로써 설정된다.
수신 출력 신호 전압 (V2) 은 높은 측으로 다소 이동하게 되어, 적절한 레벨 시프터가 삽입될 수 있고, 또한 회로가 추가되어 수신 출력 신호를 CMOS 로직 레벨로 변환할 수 있다. 트랜지스터 (p1, p2) 의 게이트 전극은, 적절한 이득이 얻어진다면, 또한 접지 (GND) 될 수 있다.
상기한 바와 같이, 신호 전송 라인 쌍 (1) 에서 진행을 방해하지 않고 상보 신호를 감지하기 위해, 신호 전송 라인 쌍 (1) 측에서 볼 때 분기 수신기 유닛은 dc 저항 성분만을 갖는 하이 임피던스 회로 소자 역할을 해야한다. 상기 임피던스의 커패시턴스 성분은 무시할만해야 한다. 높은 저항으로 인하여 상보 신호의 반사 및 감쇄가 감소된다. 무시할만한 커패시턴스는 상보 신호의 파형이 왜곡되는 것을 방지한다. 파형 왜곡, 반사, 및 감쇄는 한 개 이상의 분기 수신기 유닛이 신호 전송 라인 쌍 (1) 에 접속될 때 특히 문제가 된다. 따라서, 2개 이상의 분기 수신기 유닛이 있을 때, 모든 분기 수신기 유닛에 의해 전환되는 전체 상보 신호 에너지가, 신호 전송 라인 쌍 (1) 에 공급되는 상보 신호 에너지의 10% 와 같이 일정한 한계내에서 유지되어야 하는 것이다.
수신기 회로 (5) 와 같이, MOS 트랜지스터를 갖는 차동 증폭기 수신기 회로의 입력 커패시턴스는, MOS 트랜지스터의 게이트 커패시턴스 및 근처의 표유 커패시턴스이다. 이러한 입력 커패시턴스가 무시할만큼 작은 (예를 들면, 0.05pF)수신기 회로를 설계하는 것을 어렵지만, 0.4kΩ이상의 순저항값을 갖는 분기 저항 (20a, 20b) 이 신호 전송 라인 쌍 (1) 으로부터 분기하는 점에 제공된다면 입력 커패시턴스는 여전히 0 으로 간주될 수 있다.
예를 들어, 신호 전송 라인 (1a, 1b) 의 특성 임피던스가 15Ω이고, 분기 저항 (20a, 20b) 의 저항값이 1㏀ 이라면, 신호 전송 라인 쌍 (1) 의 상보 신호 에너지의 1.5% 는 각 분기 수신기 유닛으로 전환된다.
15Ω/ (1 ㏀ + 15Ω) = 1.5%
이에따라 신호 전송 라인 쌍 (1) 에서 상보 신호 에너지는 98.5% 으로 감소된다. 전체 전환된 에너지가 10% 내에서 유지된다면, 분기 수신기 유닛 수는 6 개를 넘어서는 안된다.
분기 저항 (20a, 20b) 의 저항값이 5㏀ 이라면, 신호 전송 라인 쌍 (1) 에서 상보 신호 에너지의 0.3% 만이 각 분기 수신기 유닛으로 전환된다.
15Ω/ (5 ㏀ + 15Ω) = 0.3%
이 경우, 전체 전환된 에너지를 10% 내에서 유지하기 위해, 분기 수신기 유닛의 수는 33 개를 초과해서는 안된다.
수신기 회로 (5) 에서의 종단 트랜지스터 (23) 는 입력 단자 (IN1, IN2) 간 (따라서 차동 증폭기의 입력 단자간) 에 종단을 제공하는 pMOS 전계효과 트랜지스터이다. 종단 트랜지스터 (23) 의 소스 및 드레인 전극은 입력 단자 (IN1, IN2) 에 접속된다. 종단 트랜지스터 (23) 의 게이트 전극은 접지 패턴 또는 접지 라인에 접속되고 따라서 접지 전위 (GND) 로 유지된다.
종단 트랜지스터 (23) 는, 대체하여 전원 패턴 또는 라인에 접속된 게이트 전극을 갖고 이에따라 Vdd 전위로 유지되는 입력 단자 (IN1, IN2) 간에 접속된 nMOS 전계효과 트랜지스터일 수 있다.
종단 트랜지스터 (23) 가 필요한 이유는 다음과 같다. 드라이버 회로 (3) 가 상보 신호를 신호 전송 라인 쌍 (1) 에 인가할 때, 입력 단자 (IN1) 의 입력 커패시턴스 (트랜지스터 (n1) 의 게이트 커패시턴스 및 인접하는 표유 커패시턴스) 는 신호 전송 라인 (1a) 으로부터 공급되는 양 전하에 의해 충전되고, 입력 단자 (IN2) 의 입력 커패시턴스 (트랜지스터 (n2) 의 게이트 커패시턴스 및 인접하는 표유 커패시턴스) 는 신호 전송 라인 (1b) 으로부터 공급되는 음 전하에 의해 충전된다.
드라이버 회로 (3) 가 전송 입력 신호 (TS) 에 응답하여 상보 신호를 오프로 전환할 때, 수신기 회로 (5) 의 입력 커패시턴스에 저장된 전하는 수신기 회로 (5) 가 상보 신호가 존재함을 감지할 수 있기 전에 제거되어야 한다. 상기 입력 커패시턴스는 실질적으로 전송 입력 신호 (TS) 가 하이로부터 로우로 되는데 걸리는 시간으로 방전되어야 한다. 분기 저항 (20a, 20b) 은 높은 저항값 (예를 들면, 1㏀) 을 갖기에, 종래의 수신기 회로는 입력 커패시턴스를 빠르게 방전할 수 없다. 그러나, 수신기 회로 (5) 의 입력 커패시턴스에 저장된 전하는 종단 트랜지스터 (23) 를 통하여 빠르게 방전될 수 있다.
수 기가헤르츠의 속도를 갖는 디지털 신호의 하강 시간과 동일한 시간으로입력 커패시턴스를 방전하기 위해, 종단 트랜지스터 (23) 는 2가지 조건을 만족해야 한다. 즉, 컷오프 주파수가 60 GHz 이상이어야 한다. 그리고 수신기 회로 (5) 의 입력 커패시턴스 및 종단 트랜지스터 (23) 의 저항의 시상수는 100ps 를 초과해서는 안된다. 예를 들어, 입력 커패시턴스가 5pF 이라면, 종단 트랜지스터 (23) 의 저항값은 많아야 20Ω이어야 한다. 입력 커패시턴스가 2pF 이라면, 종단 트랜지스터 (23) 의 저항값은 많아야 50Ω이어야 한다.
종단 트랜지스터 (23) 의 저항값이 분기 전송 라인 쌍 (21) 의 특성 임피던스와 정합하는 것이 또한 바람직하다. 이것은, 종단 트랜지스터 (23) 의 저항값이 변하기 때문에 성취하기 어렵지만, 분기 전송 라인 쌍 (21) 이 충분히 짧다면, 분기 전송 라인 쌍 (21) 의 저항값은 분기 전송 라인 쌍 (21) 의 특성 임피던스와 매우 가깝게 정합할 필요는 없다.
제 1 실시예의 동작이 이제 설명된다. 다음의 설명에서, 전송 입력 신호 (TS) 의 펄스 주파수, 즉, 전송된 시노의 데이터속도는 수 기가헤르츠이다. 전원 전압 (Vdd) 은 1.0v 이고, 직렬 저항 (17, 18) 의 저항값은 각각 100Ω이며, 신호 전송 라인 (1a, 1b) 의 특성 임피던스는 15Ω이고, 종단 저항 (2) 의 저항값은 유사하게 15Ω이며, 드라이브 트랜지스터 (13, 14) 의 온 저항은 또한 15Ω이고, 바이패스 트랜지스터 (15) 의 온 저항은 45Ω이다. 이것은 제 1 실시예에서 신호 전송 버스 시스템을 통하여 수 기가헤르츠의 데이터속도를 갖는 디지털 신호를 전송하는 적절한 조건의 한 예이다.
전송 입력 신호 (TS) 가 로우 레벨에서 하이 레벨로 변경될 때, 드라이버 회로 (3) 는 드라이브 트랜지스터 (13, 14) 를 턴온하고, 바이패스 트랜지스터 (15) 를 턴오프한다. 바이패스 트랜지스터 (15) 의 턴오프는 신호 전송 라인 쌍 (1) 을 바이패스하는 전류 경로를 개방하지만, 드라이브 트랜지스터 (13, 14) 를 턴온함으로써 (드라이브 트랜지스터 (13), 신호 전송 라인 (1a), 종단 저항 (2), 신호 전송 라인 (1b), 및 드라이브 트랜지스터 (14) 를 통하여) 신호 전송 라인 쌍 (1) 을 통한 전류 경로를 형성한다. 이 경로는 전원 라인 (6a) 으로부터 신호 전송 라인 쌍 (1) 으로, 그리고 신호 전송 라인 쌍 (1) 으로부터 접지 라인 (6b) 으로 전류를 전도한다. 따라서 양 전하는 전원 라인 (6a) 으로부터 신호 전송 라인 (1a) 으로 입력되고, 음 전하는 접지 라인 (6b) 으로부터 신호 전송 라인 (1b) 으로 입력된다.
드라이브 트랜지스터 (13, 14) 및 바이패스 트랜지스터 (15) 의 온-오프 천이 간격 (어떠한 상보 신호도 신호 전송 라인 쌍 (1) 으로 인가되지 않는 상태로부터 상보 신호가 인가되는 상태로의 천이, 이후 제 1 천이 간격으로 언급함) 동안, 드라이브 트랜지스터 (13, 14), 신호 전송 라인 쌍 (1), 및 종단 저항 (2) 에 의해 제공되는 결합된 직렬 저항이 감소할 때, 바이패스 트랜지스터 (15) 의 저항값은 증가한다. 한 신호 전송 라인 쌍 (1) 을 통한 한 개의 전류 경로 및 바이패스 트랜지스터 (15) 를 통한 나머지 경로인, 2개 전류 경로의 결합된 병렬 저항은 크게 변경되지 않는다. 따라서, (단자 (E1, E2) 로부터) 전원 및 접지측에 볼 때, 드라이버 회로 (3) 의 임피던스는 매우 작게 변하며, 드라이버 회로 (3) 는 dc 회로 역항을 한다. 제 1 천이 주기동안, 양 전하는 계속해서 전원 라인 (6a) 으로부터 드라이버 회로 (3) 로 흐르고, 음 전하는 계속해서 접지 라인 (6b) 으로부터 드라이버 회로 (3) 로 동일한 속도로 흐른다.
드라이버 회로 (3) 로부터 신호 전송 라인 쌍 (1) 으로 공급되는 상보 신호는 종단 저항 (2) 쪽으로 진행된다. 신호 에너지의 작은 양이 분기부 (4) 에서 분기 수신기 유닛에 전환되지만, 대부분의 신호 에너지는 종단 저항 (2) 에 도달한다. 이 신호가 종단 저항 (2) 에 이를 때, 양 전하는 신호 전송 라인 (1a) 으로부터 종단 저항 (2) 으로 흐르게 되며, 양 전하가 전원 라인 (16a) 으로부터 신호 전송 라인 (1a) 으로 흐르고 음 전하가 접지 라인 (6b) 으로부터 신호 전송 라인 (1b) 으로 흐르는 속도와 동일하게 음 전하는 신호 전송 라인 (1b) 으로부터 종단 저항 (2) 으로 흐르게 된다. 환언하면, 신호 에너지는 거의 줄지 않는다.
종단 저항 (2) 의 저항이 신호 전송 라인 (1a, 1b) 의 특성 임피던스와 정합하기에, 종단 저항 (2) 에 도달하는 어떠한 신호 에너지도 반사되지 않는다. 모든 신호 에너지는 종단 저항 (2) 으로 입력되고 열로서 소모된다.
각 분기 수신기 유닛에서 분기 저항 쌍 (20) 을 통하여 전환되는 일부 신호는 분기 전송 라인 쌍 (21) 을 통하여 진행되며 수신기 회로 (5) 로 입력된다. 상기 일부 신호으로 인하여 양 전하는 입력 단자 (IN1) 으로 입력되고, 음 전하는 입력 단자 (IN2) 로 입력되어, 입력 단자 (IN2) 의 입력 커패시턴스를 충전한다. 수신기 회로 (5) 의 차동 증폭기 (22) 는 입력 단자 (IN1, IN2) 에 걸친 차동 신호 전압을 증폭하고 출력 단자 (OUT) 에서 상기 증폭된 신호를 수신 출력 신호 (RS)로서 출력하며, 이에따라 전송된 상보 신호를 감지한다. 전류는 또한 상보 신호 전압에 응답하여 종단 트랜지스터 (23) 를 통하여 입력 단자 (IN1, IN2) 간에 흐르기 시작한다.
이후 전송 입력 신호 (TS) 가 하이 레벨로부터 로우 에벨로 변경될 때, 드라이버 회로 (3) 는 드라이브 트랜지스터 (13, 14) 를 턴오프하고 바이패스 트랜지스터 (15) 를 턴온한다. 신호 전송 라인 쌍 (1) 을 통한 전류 경로가 이제 개방되며, 상보 신호 공급이 중단된다. 동시에, 신호 전송 라인 쌍 (1) 을 바이패스하는 전류 경로가 바이패스 트랜지스터 (15) 을 통하여 형성되어, 전류는 전원 라인 (6a) 으로부터 드라이버 회로 (3) 로 그리고 드라이버 회로 (3) 로부터 접지 라인 (6b) 으로 연속적으로 흐르게 된다.
드라이브 트랜지스터 (13, 14) 가 턴오프되고 바이패스 트랜지스터 (15) 가 턴온되는 천이 간격 (이후 제 2 천이 간격으로 언급) 동안, 드라이브 트랜지스터 (13, 14), 신호 전송 라인 쌍 (1), 및 종단 저항 (2) 에의해 제공되는 결합된 직렬 저항은 증가하고, 바이패스 트랜지스터 (15) 에 의해 제공되는 저항은 감소된다. 제 2 천이 간격동안, 제 1 천이 간격동안 때처럼, 2 개 전류 경로의 결합된 병렬 저항은 크게 변하지 않으며, 드라이버 회로 (3) 는 (단자 (E1, E2로부터) 전원 및 접지측에서 볼 때 dc 회로 역할을 계속한다. 양 전하는 전원 라인 (6a) 으로부터 드라이버 회로 (3) 로 연속해서 흐르고, 실질적으로 동일한 속도로 음 전하는 접지 라인 (6b) 으로부터 드라이버 회로 (3) 로 흐른다.
상기한 바와 같이, 바이패스 트랜지스터 (15) 의 온 저항은 드라이브 트랜지스터 (13, 14) 및 바이패스 트랜지스터 (15) 의 온 저항 합과 같다. 결과적으로, 드라이버 회로 (3) 는, 상보 신호가 공급되지 않는 간격동안처럼 상보 신호가 신호 전송 라인 쌍 (1) 에 공급되는 간격동안 동일한 임피던스를 갖는다.
게다가, 제 1 및 제 2 천이 간격동안, 드라이버 회로 (3) 의 임피던스는 크게 변하지 않기에, 드라이버 회로 (3) 는 항상 실질적으로 dc 회로로 동작하며, 전력-접지 라인 쌍 (6) 에서 공통 잡음 모드를 발생하지 않는다. 따라서, 전원 및 접지 전위는 간섭받지 않는다.
도 7a 및 7b 는, 전원 및 접지측에서 볼 때, 종래의 전류-전환형 (도 22 의 드라이버 회로 (203)) 및 제 1 실시예의 드라이버 회로 (3) 의 임피던스 변화를 나타낸다. 도 7a 는 발명된 드라이버 회로 (3) 의 임피던스 변화를 도시하며, 도 7b 는 종래의 전류-전환 드라이버 회로의 임피던스 변화를 도시한다. 임피던스 변화는 개략적으로 도시된다. 상기 변화를 정확하게 도시하지는 않는다. 도 7a 에서 점선으로 표시된 천이 간격은, 도 1 의 트랜지스터 (13, 14, 15) 의 전환 간격이고, 이 간격동안 전송 입력 신호 (TS) 는 상태를 변경하며 상보 신호는 스위치 온 (TS = 1) 또는 오프 (TS = 0) 된다. 도 7b 의 천이 간격은 도 22 의 트랜지스터 (Q1내지 Q4) 의 전환 간격이고, 이 간격동안 상보 신호 극성이 반전된다.
종래의 전류-전환 드라이버 회로에서, 제 2 천이 간격동안, 전원 및 접지측에서 볼 때의 임피던스는 순간적으로 작은 값으로 급하강하며 전류는 전원으로부터 드라이버 회로를 통하여 접지로 직접 흐르며, 공통 모드 잡음이 전원 및 접지 라인에서 발생한다. 종래의 전류-전환 드라이버 회로는, 한 경로상에서 직렬로 접속된 트랜지스터 (Q1, Q2) 및 나머지 경로상에서 직렬로 접속된 트랜지스터 (Q3, Q4) 를 갖는, 전원과 접지간에 2개의 병렬 경로를 갖는다 (도 22). 트랜지스터 (Q1, Q4) 가 턴온될 때, 트랜지스터 (Q2, Q3) 는 턴오프된다. 트랜지스터 (Q2, Q3) 가 턴온될 때, 트랜지스터 (Q1, Q4) 는 턴오프된다. 천이 간격동안, 이러한 경로 양측의 임피던스는 실질적으로 우선 감소되고 이후 천이 이전과 동일한 값으로 복귀하는 방식으로 변한다. 2개 경로의 전체 병렬 임피던스는, 도 7b 에서와 같이 유사한 방식을 도시한다.
발명된 드라이버 회로 (3) 에서, 또한 2개의 병렬 경로가 있지만, 한 개는 드라이브 트랜지스터 (13, 14), 신호 전송 라인 쌍 (1), 및 종단 저항 (2) 을 통하여 연결되는 한편, 나머지는 바이패스 트랜지스터 (15) 를 통하여 연결된다. 제 1 천이 간격에서, 드라이브 트랜지스터 (13, 14) 는 턴온되고 바이패스 트랜지스터 (15) 는 턴오프된다. 제 2 천이 간격에서, 드라이브 트랜지스터 (13, 14) 는 턴오프되고 바이패스 트랜지스터 (15) 는 턴온된다. 제 1 천이 간격동안, 드라이브 트랜지스터 (13, 14) 의 저항값은 높은 오프 저항값으로부터 매우 낮은 온 저항값으로 감소되는 한편, 바이패스 트랜지스터 (15) 의 저항값은 낮은 온 저항으로부터 높은 오프 저항값으로 상승한다. 2개의 변화가 실질적으로 상쇄되어, 전체 병렬 임피던스는 천이 간격동안 실질적으로 일정하게 유지된다. 제 2 천이 간격동안, 드라이브 트랜지스터 (13, 14) 의 저항은 비교적 낮은 온 저항값으로부터 높은 오프 저항값으로 상승하는 한편, 바이패스 트랜지스터 (15) 의 바이패스 트랜지스터는 높은 오프 저항값으로부터 낮은 온 저항값으로 감소된다. 이러한 변화도 역시 상쇄되어, 전체 병렬 임피던스는 실질적으로 일정하게 유지된다.
2개의 드라이브 트랜지스터 (13, 14) 를 통해 연결되는 전류 경로가 개방될 때, 신호 전송 라인 쌍 (1) 은 전원 및 접지에 대하여 부동 (float) 으로 된다. 이러한 전류 경로가 개방되지 바로 전에 신호 전송 라인 (1b) 에 공급되는 상보 신호는 종단 저항 (2) 측으로 계속 진행되고, 여기서 관련된 전자기계, 및 양, 음 전하가 충돌하여 상쇄된다. 상보 신호의 결과로, 2개의 신호 전송 라인 (1a, 1b) 은 동일한 전위로 된다. 이 전위는 전원 전위의 1/2 과 꼭 동일할 필요는 없다. 상기 전위는 상보 신호의 파형 특성 및 외부 전자기 간섭 때문에 전류 경로가 개방될 때마다 변할 수 있지만, 2개의 신호 전송 라인 (1a, 1b) 이 동일한 전위에 있는한, 상보 신호의 부재가 검출될 수 있다.
상보 신호의 후미 에지가 분기부 (4) 를 통과했을 때, 접속된 수신기 회로 (5) 의 입력 단자 (IN1, IN2) 의 입력 커패시턴스에 저장된 양 및 음 전하는 자신의 종단 트랜지스터 (23) 를 통하여 급속히 방전된다. 따라서 상보 신호의 상기 후미 에지가 분기부 (4) 를 통과했을 때, 수신기 회로 (5) 의 입력 단자 (IN1, IN2) 는 급속히 동일한 전위로 된다고 가정한다. 수신기 회로 (5) 의 차동 증폭기 (22) 는 입력 단자 (IN1, IN2) 간의 전압차가 이제 0 임을 감지하고, 출력 단자 (OUT) 에서 상응하는 수신 출력 신호 (RS) 를 출력한다.
이러한 방식으로, 상보 신호의 후미 에지가 분기부를 통과했을 때 그리고 수신기 회로 (5) 의 입력 단자 (IN1, IN2) 의 입력 커패시턴스에 저장된 전하가 입력 단자 간에 배치된 종단 트랜지스터 (23) 에 의해 방전되었을 때, 수신기 회로 (5) 는 신호 전송 라인 쌍 (1) 상에 접속된 분기점에서 상보 신호가 더 이상 존재하지 않음을 감지한다. 따라서, 전송된 신호의 천이가 감지된다.
제 1 실시예를 요약하면, 드라이버 회로 (3) 는, 전송 입력 신호 (TS) 가 하이 레벨일 때, 턴온되고 상보 신호를 신호 전송 라인 쌍 (1) 에 인가하는 전류 경로를 차단하며, 전송 입력 신호 (TS) 가 로우 레벨일 때, 턴오프되며 이러한 전류 경로를 개방하는, 한 쌍의 드라이브 트랜지스터 (13, 14) 를 구비한다. 드라이버 회로 (3) 는 또한 전송 입력 신호 (TS) 가 로우 레벨일 때 턴온되고 신호 전송 라인 쌍 (1) 을 바이패스하는 병렬 전류 경로를 차단하며, 전송 입력 신호 (TS) 가 하이 레벨일 때 턴오프되며 병렬 바이패스 전류 경로를 개방하는, 바이패스 트랜지스터 (15) 를 구비한다. 바이패스 트랜지스터 (15) 의 온 저항은 드라이브 트랜지스터 (13, 14) 의 온 저항, 신호 전송 라인 (1a, 1b) 의 dc 저항, 및 종단 저항 (2) 의 합과 동일하다. 전원 및 접지측에서 볼 때, 드라이버 회로 (3) 는 전송 입력 신호가 하이 또는 로우인지에 상관없이 동일한 임피던스를 갖고, 전송 입력 신호 (TS) 의 상태가 변경될 때 천이 간격동안 실질적으로 동일한 임피던스를 갖는다. 따라서 드라이버 회로 (3) 는 dc 회로 역할을 하며, 종래에 공통 모드 잡음 및 소량의 차동 모드 잡음을 발생시켰던 전송 입력 신호 (TS) 의 천이는, 제 1 실시예에서 보다 적은 잡음을 발생시킨다. 따라서 전송 입력 신호 (TS) 의 천이로인하여 전원 및 접지 전위가 적게 교란되어, 표유 인덕턴스 및 커패시턴스를 갖는 이러한 교란이 감소되며, 전자기 간섭없이 고속 신호 전송이 가능해진다. 이러한 효과는 바이패스 커패시터에 의한 디커플링에 의존하지 않고 또한 얻어지기에, 바이패스 커패시터를 드라이버 회로 (3) 내에 매입하거나, 외부 바이패스 커패시터를 드라이버 회로 (3) 에 매우 가깝게 제공하는 것이 필요하지 않다. 이것은 바이패스 커패시터, 상기 바이패스 커패시터의 기생 인덕턴스 등의 위치설정에 관한 자유로운 설계를 크게 향상시킨다.
게다가, 종단 트랜지스터 (23) 가 수신기 회로 (5) 의 입력 단자 (IN1, IN2) 간에 제공되기에, 수신기 회로 (5) 의 입력 커패시턴스가 신호 전송 라인 쌍 (1) 으로부터 전환되는 상보 신호 에너지에 의해 충전된 후, 상보 신호의 후미 에지가 통과했을 때, 수신기 회로 (5) 의 입력 커패시턴스에 저장된 전하는 종단 트랜지스터 (23) 를 통하여 급속히 방전될 수 있고, 수신기 회로 (5) 는 상보 신호가 더 이상 존재하지 않음을 빠르게 감지할 수 있다. 이에 따라 수신기 회로 (5) 는 고주파수로 전송되는 신호를 수신할 수 있다.
수신기 회로 (5) 가 신호 전송 라인 쌍 (1) 에 접속되는 점에 분기 저항 쌍 (2) 을 제공함으로써 수신기 회로 (5) 는 신호 전송 라인 쌍 (1) 의 상보 신호의 전달을 방해하지 않고 상보 신호를 감지할 수 있다.
신호 전송 라인 쌍 (1), 전력-접지 쌍 (6), 및 분기 전송 라인 쌍 (21) 용으로 동일한 길이의 병렬 라인을 사용함으로써 이러한 쌍들의 기생 인덕턴스가 상쇄될 수 있어, 리액턴스가 없는 전송 라인을 발생시키며, 따라서 전자기 교란이 없다.
드라이버 회로 (3) 의 드라이브 출력 단자 (D1, D2) 간에 접속된 잡음 제거 저항 (16) 은 신호 전송 라인 쌍 (1) 의 분기점에서 발생되는 소량의 반사 잡음을 흡수하고, 이에따라 다중 반사를 감소시키며, 상기 잡음이 드라이버 회로 (3) 로 더 이상 진행되지 않게 한다.
바이패스 트랜지스터 (7) 는 전력-접지 라인 쌍 (6) 의 다른 회로에 의해 발생되는 전자기 잡음의 영향을 감소시킨다.
직렬 저항 (17, 18) 은 드라이버 회로 (3) 의 전류 소비 및 전력 소모를 감소시킨다.
상기한 분기 수신기 유닛은 수신기 회로 (5) 를 분기 저항 쌍 (20) 및 분기 전송 라인 쌍 (21) 을 통하여 신호 전송 라인 쌍 (1) 에 접속하지만, 분기 전송 라인 쌍 (21) 은 생략될 수 있다. 수신기 회로 (5) 는 분기 저항 쌍 (20) 에 직접 접속될 수 있다.
게다가, 수신기 회로는, 수신기 회로가 충분히 높은 입력 임피던스 (예를 들어, 10㏀) 를 갖고 0 으로 간주될 수 있는 입력 커패시턴스 (예를 들어, 0.05pF) 를 갖는다면, 신호 전송 라인 쌍 (1) 에 직접 접속될 수 있다. 도 8 은 이러한 2개의 수신기 회로가 신호 전송 라인 쌍 (1) 에 접속되는 예를 도시한다. 이러한 높은 입력 임피던스 및 0 에 가까운 커패시턴스 때문에, 이러한 수신기 회로들은 신호 전송 라인 쌍 (1) 의 상보 신호를 교란시키지 않으며, 따라서 어떠한 분기 저항 쌍도 필요하지 않다.
도 8 의 각 수신기 회로 (25) 는 도 4 에 도시된 차동 증폭기와 같은 차동 증폭기만을 구비할 필요가 있다. 도 4 에 도시된 종단 트랜지스터 (23) 는 필요하지 않다. 예를 들어, 각 수신기 회로 (25) 를 신호 전송 라인 쌍 (1) 에 접속하는 분기부 (26) 는, 한 쌍의 분기 패드 전극 (26a, 26b) 및 분기 컨택트 전극 (26c) 를 포함하는, 도 9 에 도시된 구조를 갖는다. 분기 패드 전극 (26a) 및 분기 컨택트 전극 (26c) 은 각각 신호 전송 라인 (1a, 1b) 과 단일하다. 분기 패드 전극 (26b) 은 절연층 (8a) 의 비아홀 (8b) 을 통하여 분기 컨택트 전극 (26c) 과 접촉한다. 수신기 회로 (25) 를 포함하는 수신기 칩은 플립-칩 본딩 또는 와이어 본딩에 의해 분기 패드 전극 (26a, 26b) 에 접속된다.
종단 트랜지스터 (23) 는 수신기 회로 (5) 의 입력 커패시턴스가 급격히 방전될 필요가 없다면 또한 생략될 수 있다. 이 경우, 수신기 회로는 차동 증폭기 (22) 만을 구비할 필요가 있다.
제 1 실시예에 따른 신호 전송 버스 시스템은, 동일한 회로 기판상에 배치된, 각 쌍이 고유의 종단 저항, 드라이버 회로, 분기부, 및 수신기 회로를 구비하는 복수의 신호 전송 라인 쌍을 가질 수 있다. 예를 들어, 도 10 에 도시된 신호 전송 버스 시스템은 2개의 신호 전송 라인 쌍 (1a, 1b), 2개의 종단 저항 (2a, 2b), 2개의 드라이버 회로 (3A, 3B) 를 갖는 드라이버 칩 (27), 각 분기부가 분기 전송 라인 쌍 (21A) 을 갖는 2개의 분기부 (4A), 각 분기부가 분기 전송 라인 쌍 (21B) 을 포함하는 또다른 2개의 분기부 (4B), 및 각 칩이 2개의 수신기 회로 (5A, 5B) 를 포함하는 2개의 수신기 칩 (28) 을 구비한다. 이러한 참조 부호 A, B 는2개의 유닛을 나타내며, 각각은 상기한 바와 같은 제 1 실시예에의 구조와 유사하며, 동일한 회로 기판 (8) 을 공유하며, 개별적인 전송 입력 신호 (TSA, TSB), 및 수신출력 신호 (RSA, RSB) 를 갖는다.
예를 들어, 도 10 의 회로 기판 (8) 은 도 11 에 도시된 4층 구조를 갖는다. 2개의 신호 전송 라인 쌍 (1A, 1B) (이중 한 개만이 도시됨) 은 회로 기판 (8) 에 매입된 제 1 층 및 제 2 층에 배치된다. 이러한 2개 층들은 두께 (t1) 의 절연층 (8c) 에 의해 분리된다. 분기 전송 라인 쌍 (21A, 21B) 은 제 3 층 및 제 4 층에 배치되며, 제 4 층은 표면층이다. 이러한 2개 층들은 두께 (t2) 의 절연층 (8d) 에 의해 분리된다. 제 2 및 제 3 층들은 상기한 절연층 (8c, 8d) 의 두께 (t1, t2) 보다 2배 이상 두꺼운 두께 (t3) 의 절연층 (8e) 에 의해 분리된다. t3이 t1, t2보다 충분히 크다면, 신호 전송 라인 쌍 (1A, 1B) 에서 진행되는 신호의 전자기계는 분기 전송 라인 쌍 (21A, 21B) 에서 진행되는 신호를 간섭하지 않을 것으며, 역으로 분기 전송 라인 쌍 (21A, 21B) 에서 진행되는 신호의 전자기계는 신호 전송 라인 쌍 (1A, 1B) 에서 진행되는 신호를 간섭하지 않을 것이다. 2개의 부닉 전송 라인 쌍 (21A, 21B) 간의 전자기 간섭은, 도 11 및 도 2b 에서 설명 및 도시된 바와 같이, 상기 쌍사이를 충분히 분리함으로써 방지된다. 유사하게, 2개의 신호 전송 라인 쌍 (1A, 1B) 은 전자기 간섭을 방지하도록 서로 충분히 분리되지만, 도 11 에 도시되어 있지 않다.
도 12 에서, 본 발명의 제 2 실시예는, 종단 저항 (2) 을 갖는 신호 전송 라인 쌍 (1), 한 개 이상의 드라이버 회로 (3)(두 개가 도시됨), 한 개 이상의 드라이버 회로 (3) (두 개가 도시됨), 한 개 이상의 분기부 (30) (두 개가 도시됨), 수신기 회로 (31), 전력-접지 라인 쌍 (6), 및 회로 기판 (8) 을 포함하는 신호 전송 버스 시스템이다. 도 12 에 명확히 표시되지는 않았지만, 각 드라이버 회로 (3) 는 드라이버 칩에 배치되고, 수신기 회로 (31) 는 수신기 칩에 배치되며, 이러한 칩들은 도 1 의 IC 칩 (9, 10) 과 유사하다.
이 신호 전송 버스 시스템은, 제 1 실시예와 같이, 드라이버 회로 (3) 로부터 수신기 회로 (3) 로 한 방향으로 신호를 전송하지만, 수신기 회로 (31) 가 신호 전송 라인 쌍 (1) 의 한 끝부에 배치되는 한편 한 개 이상의 드라이버 회로 (3) 가 신호 전송 라인 쌍 (1) 의 양측 끝부의 중간점에 배치된다는 점이 제 1 실시예와 상이하다.
각 드라이버 회로 (3) 및 상기 드라이버 회로의 분기부 (30) 는 분기 드라이버 유닛을 구성한다. 분기부 (30) 는 버스 트랜시버 회로 (32) 를 포함한다. 여기서 사용되는 "버스 트랜시버 회로" 라는 용어는 회로가 인에이블될 때 신호가 송수신될 수 있는 종류의 회로를 의미한다.
각 버스 트랜시버 회로 (32) 는, 예를 들어, 드라이버 칩중 한 개 또는 (도시되지 않은) 또다른 회로로부터 인에이블 신호 (ES) 를 수신한다. 각 드라이버 회로 (32) 는 전송 입력 신호 (TS) 를 수신한다. 신호 전송 라인 쌍 (1) 에 접속된 한 개의 분기 드라이버 유닛만이 한 번에 액티브된다. 인에이블 신호 (ES) 는 어느 분기 드라이버 유닛이 액티브인지를 나타낸다. 액티브 분기 드라이버유닛에 공급되는 전송 입력 신호 (TS) 는 하이 및 로우 레벨간에 변경되어 "1" 및 "0" 데이터를 나타낸다. 인액티브 분기 드라이버 유닛에 공급되는 전송 입력 신호 (TS) 는 로우 레벨로 유지된다. 액비트 분기 드라이버 유닛은 상보 신호를 신호 전송 라인 쌍 (1) 에 공급하며, "1" 및 "0" 데이터를 나타내도록 상보 신호를 온 및 오프로 전환한다. 인액비트 분기 드라이버 유닛은 상보 신호를 신호 전송 라인 쌍 (1) 에 인가하지 않는다. 이후 분기 드라이버 유닛이 액티브되어, 신호 전송 라인 쌍 (1) 을 공유하여 신호를 상이한 시간으로 수신기 회로 (31) 에 전송한다.
분기부 (30) 는 버스 트랜시버 회로 (32) 및 분기 전송 라인 쌍 (33) 을 포함한다. 버스 트랜시버 회로 (32) 는 한 쌍의 nMOS 분기 트랜지스터 (32a, 32b) 를 포함한다. 분기 전송 라인 쌍 (33) 은 동일한 길이의 2개의 병렬 분기 전송 라인 (33a, 33b) 을 포함한다. 분기 트랜지스터 (32a) 는 신호 전송 라인 (1a0 상의 중간점 및 분기 전송 라인 (33a) 의 한 끝부 간에 삽입된다. 분기 전송 라인 (33a) 의 나머지 끝부는 드라이버 회로 (3) 의 드라이브 단자중 한 개 (도 1 의 드라이브 단자 (D1)) 에 접속된다. 분기 트랜지스터 (32b) 는 신호 전송 라인 (1b) 의 상응하는 점 및 분기 전송 라인 (33b) 의 한 끝부 간에 삽입된다. 분기 전송 라인 (33b) 의 나머지 끝부는 드라이버 회로 (3) 의 나머지 드라이브 단자 (도 1 의 드라이브 단자 (D2)) 에 접속된다. 인에이블 신호 (ES) 는 트랜지스터 (32a, 32b) 의 게이트 전극에 인가된다.
버스 트랜시버 회로 (32) 의 트랜지스터 (32a, 32b) 는 인에이블 신호 (ES) 가 하이 레벨일 때 턴온되어, 드라이버 회로 (3) 및 분기 전송 라인 쌍 (33) 을 신호 전송 라인 쌍 (1) 에 접속하며, 이에따라 분기 드라이버 유닛을 액티브 상태로 만든다. 인에이블 신호 (ES) 가 로우 레벨일 때, 이러한 트랜지스터 (32a, 32b) 는 턴오프되어, 분기 전송 라인 쌍 (33) 및 드라이버 회로 (3) 를 신호 전송 라인 쌍 (1) 으로부터 단절시키며, 이에따라 분기 드라이버 유닛을 인액티브 상태로 만는다. 이것은, 액티브 분기 드라이버 유닛으로부터 신호 전송 라인 쌍 (1) 에 인가되는 상보 신호가, 인액티브 분기 드라이버 유닛으로 전환되며 인액티브 분기 드라이버 유닛의 분기 전송 라인 쌍 (33) 의 끝부에서 반사되는 것을 방지한다.
분기 전송 라인 (33a, 33b) 의 특성 임피던스는, 분기 전송 라인 쌍 (33) 이 신호 전송 라인 쌍 (1) 에 접속되는 T 접합에서 신호 에너지의 반사를 방지하도록 바람직하게 신호 전송 라인 (1a, 1b) 의 특성 임피던스의 1/2 에 정합된다. 분기 트랜지스터 (32a, 32b) 의 온 저항은 분기 전송 라인 (33a, 33b) 의 특성 임피던스에 정합된다.
제 1 실시예에서와 같이, 각 드라이버 회로 (3) 는 전원 및 접지측에서 볼 때 dc 회로 역할을 한다. 전송 입력 신호 (TS) 의 상태에 의존하여, 드라이버 회로 (3) 는 분기부 (30) 를 통하여 상보 신호를 신호 전송 라인 쌍 (1) 에 공급하는 전류 경로를 차단하고 분기부 (30) 와 신호 전송 라인 쌍 (1) 을 바이패스하는 바이패스 전류 경로를 개방하거나, 상보 신호를 공급하는 전류 경로를 개방하고 바이패스 전류 경로를 차단한다. 바이패스 전류 경로를 차단하는 바이패스 트랜지스터 (15) 의 온 저항은, 분기 드라이버 유닛이 액티브일 때, 분기부 (30) 측을 향하는 드라이버 회로 (3) 의 드라이브 단자 (D1, D2) 에서 볼 때 실질적으로 신호 공급 전류 경로를 차단하는 드라이브 트랜지스터 (13, 14) 의 온 저항 및 dc 저항의 합과 동일하다 (이러한 트랜지스터 및 드라이브 단자는 도 1 에 도시된다).
수신기 회로 (31) 는 종단 저항 (2) 으로부터 대향하는 신호 전송 라인 쌍 (1) 의 끝부에 접속된다. 액티브 분기 드라이버 유닛의 드라이버 회로 (3) 로부터 신호 전송 라인 쌍 (1) 에 공급되는 상보 신호를 감지함으로써, 수신기 회로 (31) 는 상응하는 수신 출력 신호 (RS) 를 발생시킨다. 보다 정확하게, 수신기 회로 (31) 는 상보 신호의 존재 유무를 감지하고, 이러한 상태는 "1" 및 "0" ㅇ데이터를 나타낸다. 예를 들어, 수신기 회로 (31) 는, 높은 dc 저항 및 커패시턴스 리액턴스의 입력 임피던스를 갖는, 도 4 에 도시된 차동 증폭기 (22) 를 포함한다. 따라서 수신기 회로 (31) 에 접속된 신호 전송 라인 쌍 (1) 의 끝부는, 수신기 회로 (31) 의 입력 커패시턴스가 약간 변하더라도, 전반사되는 커패시턴스 종단을 갖는다.
분기 전송 라인 쌍 (33) 및 버스 트랜시버 회로 (33) 를 통하여 액티브 드라이버 회로 (3) 로부터 신호 전송 라인 쌍 (1) 에 공급되는 상보 신호는 신호 전송 라인 쌍 (1) 을 갖는 T 접합으로부터 수신기 회로 (31) 및 종단 저항 (2) 측으로 진행되고, 실질적으로 신호 에너지의 절반이 각 방향으로 진행된다. 따라서, 분기 전송 라인 (33a, 33b) 측에서 볼 때 신호 전송 라인 (1a, 1b) 의 특성 임피던스는 실제 특성 임피던스의 1/2 이다. 따라서 분기 전송 라인 (33a, 33b) 의 특성임피던스는, 상기한 바와 같이 신호 전송 라인 (1a, 1b) 의 1/2 이라면 신호 전송 라인 (1a, 1b) 의 특성 임피던스와 정합한다.
종단 저항 (2) 은 신호 전송 라인 쌍 (1) 의 특성 임피던스와 정합하기에, 신호 전송 라인 쌍 (1) 에서 종단 저항 (2) 측으로 전달되는 상보 신호의 모든 에너지는 종단 저항 (2) 을 입력되고 여기서 소모된다. 수신기 회로 (31) 측으로 전달되는 상보 신호 에너지는 수신기 회로 (31) 에서 전반사되고 신호 전송 라인 쌍 (1) 상에서 종단 저항 (2) 측으로 복귀한다. 종단 저항 (2) 에 도달하는 반사 신호 에너지는 여기서 소모된다. 반사 신호 에너지는 액비트 드라이버 회로 (3) 로 다시 분기할 수도 있지만, 이 에너지는 (도 1 에 도시된) 드라이버 회로 (3) 의 잡음 제거 저항 (16) 에서 소모된다.
전반사 때문에, 수신기 회로 (31) 에 의해 감지되는 상보 신호 전압차는 실질적으로 신호 전송 라인 쌍 (1) 상에서 수신기 회로 (31) 측으로 전달되는 상보 신호의 전압차의 2배이며, 따라서 드라이버 회로 (3) 에 의해 분기 전송 라인 쌍 (33) 으로 공급되는 상보 신호와 실질적으로 동일하다. 이러한 상보 신호 전압의 2배는 수신기 회로 (31) 가 상보 신호를 보다 쉽게 감지할 수 있게 하기 때문에 바람직하다.
드라이버 회로 (3) 는 전원 및 접지측에서 볼 때 dc 회로 역할을 하기 때문에, 제2 실시예의 신호 전송 버스 시스템은 제 1 실시예에서 설명된 효과와 유사한 효과를 갖는다. 이것은 전송 입력 신호 (TS) 가 상태를 변경할 때 발생하는 공통 모드 잡음 및 소량의 차동 모드 잡음을 감소시키고, 따라서 바이패스 커패시터에 의한 디커플링에 의존하지 않고 공통 모드 잡음이 전원 및 접지 전위를 교란하는 것을 방지한다. 신호는 전자기 간섭을 야기시키지 않고 고속으로 전송될 수 있으며, 바이패스 커패시터가 사용된다면, 바이패스 커패시터의 장착 위치 및 기생 인덕터스에 대한 설계가 보다 자유롭게 된다.
분기 전송 라인 (33a, 33b) 의 특성 임피던스는 신호 전송 라인 (1a, 1b) 의 특성 임피던스의 1/2 과 도일하며, 각 분기 전송 라인 쌍 (33) 은 신호 전송 라인 쌍 (1) 과 정합하고, 분기 전송 라인 쌍 (33) 으로부터 신호 전송 라인 쌍 (1) 으로 공급되는 상보 신호는 이러한 전송 라인 쌍 간의 T 접합에서 반사되지 않는다.
제 2 실시예의 변경으로, 신호 전송 라인 쌍 (1) 은 양측 끝부에서 종단 저항을 갖는다. 도 13 에서, 수신기 회로 (35) 는 차동 증폭기 (36) 및 입력 종단 저항 (37) 을 포함한다. 입력 종단 저항 (37) 은 차동 증폭기 (37) 의 입력 단자 간에 접속되고, 신호 전송 라인 쌍 (1) 의 특성 임피던스에 정합되며, 대향하는 끝부에서 종단 저항 (2) 과 동일한 저항값을 갖는다. 이 경우, 수신기 회로 (35) 로 전달되는 상보 신호 에너지는 반사되지 않지만, 입력 종단 저항 (37) 에서 전체 소모된다. 이 결과로 인한 장점은 분기 드라이버 유닛이 보다 적은 타이밍 구속으로 액티브 및 인액티브 상태 간에 전환될 수 있다는 것이며, 이것은 한 개의 드라이버 회로 (3) 에 의해 공급되는 상보 신호가 반사되지 않을 것이며 또다른 드라이버 회로 (3) 에 의해 이후에 공급되는 상보 신호와 간섭하지 않을 것이기 때문이다. 단점은 수신기 회로 (35) 에 의해 감지되는 상보 신호 전압이 도 12 의 수신기 회로 (31) 에 의해 감지되는 상보 신호 전압의 겨우 절반이라는 것이다.
제 2 실시예의 또다른 변경으로서, 분기 전송 라인 쌍이 생략된다. 도 14 에서, 이 경우의 분기부 (38) 는 버스 트랜시버 회로 (32) 만을 포함한다. 버스 트랜시버 회로 (32) 의 분기 트랜지스터 (32a, 32b) 는 드라이버 회로 (3) 의 드라이브 단자에 직접 접속된다.
제 2 실시예에서 한 개의 분기 드라이버 유닛만이 있을 때, 분기 전송 라인 쌍 (33) 및 버스 트랜시버 회로 (32) 가 생략될 수 있다. 도 15 에서, 드라이버 회로 (3) 는 도 9 에 도시된 구조를 갖는 분기부 (26) 에 의해 신호 전송 라인 쌍 (1) 에 접속된다.
바이패스 커패시터는, 제 1 실시예처럼, 다른 회로로부터의 전자기 방사 효과를 줄이기 위해, 도 12 내지 15 의 적절한 점에서 전력-접지 라인 쌍 (6) 에 접속될 수 있다.
상기한 2개의 실시예에서, 상보 신호가 공급되지 않을 때, 신호 전송 라인 쌍 (1) 은 부유하게 되며, 따라서 다른 회로에 의해 발생되는 전자기 간섭에 민감해진다. 다음 실시예에서, 종단 저항 또는 잡음 제거 저항은 직렬로 연결된 2개의 저항을 포함하며, 이들 간의 노드는 접지된다. 결과적으로, 상보 신호가 공급되지 않을 때, 신호 전송 라인 쌍은 접지되어, 외부 전자기 잡음에 대한 면역성을 증가시킨다.
도 16 에서, 예를 들어, 제 3 실시예는, 신호 전송 라인 쌍 (1), 드라이버 회로 (3), 분기부 (4), 수신기 회로 (5), 전력-접지 라인 쌍 (6), 제 1 실시예에서 설명된 바와 같은 바이패스 커패시터 (7), 및 종단 저항 (41) 을 포함한다. 종단 저항 (41) 은 드라이버 회로 (3) 에 대향하는 신호 전송 라인 쌍 (1) 의 끝부에 접속되어, 제 1 실시예의 종단 저항 (2) 을 대체한다.
종단 저항 (41) 은 직렬로 접속된 2개의 종단 저항 (41a, 41b) 을 포함하고, 이들의 결합 저항은 신호 전송 라인 쌍 (1) 의 특성 임피던스와 동일하다 (따라서 제 1 실시예의 종단 저항 (2) 의 저항과 동일하다). 제 1 종단 저항 (41a) 및 제 2 종단 저항 (41b) 간의 노드 (N1) 는 접지 라인 또는 접지 패턴을 통하여 접지(GND) 에 접속된다. 제 1 종단 저항 (41a) 및 제 2 종단 저항 (41b) 의 저항값은 바람직하게 동일하다. 전송 라인상의 상보 신호의 안정된 전달을 위해, 직렬 저항 (17, 18) 의 저항값은 바람직하게 제 1 및 제 2 종단 저항 (41a, 41b) 의 저항값과 동일하다.
상보 신호가 공급되지 않을 때, 드라이버 회로 (3) 의 드라이브 단자 (D1) 는 전원으로부터 단절되고 드라이브 단자 (D2) 는 접지로부터 단절되지만, 신호 전송 라인 쌍 (1a) 은 제 1 종단 저항 (41a) 을 통하여 접지되며, 신호 전송 라인 (1b) 은 제 2 종단 저항 (41b) 을 통하여 접지되어, 신호 전송 라인 쌍 (1) 은 접지 전위로 유지된다. 따라서, 상보 신호가 공급될 때, 신호 전송 라인 (1a) 은 접지 전위보다 높은 전위로 되며, 신호 전송 라인 (1b) 은 접지 전위보다 낮은 전위로 된다. 언제나, 신호 전송 라인 (1) 은, 결코 부유되지 않기 때문에, 다른 회로에 의해 발생되는 전자기 잡음에 큰 면역성을 갖는다.
종단 저항 (41) 이 2개의 동일한 저항으로 나누어지고 이들간의 노드 (N1)가 접지되면, 신호 전송 라인 (1a) 및 신호 전송 라인 (1b) 의 전위들은 접지에 대하여 대칭이다. 상보 신호로 인하여 이러한 전위들은 접지로부터 대향하는 방향으로 분기하고, 이 분기는 양측 방향으로 동일한 절대값을 갖는다. 이 배열은 접지로부터 분기의 절대값을 최소화한다. 또한 전자기 잡음이 존재하지 않는다면, 동일한 방향으로 신호 전송 라인 (1a, 1b) 의 전위가 교란받지 않으며, 예를 들어, 양의 잡음 전위가 신호 전송 라인 (1a) 의 양 신호 전위에 부가되고 신호 전송 라인 (1b) 의 음 신호 전위에 부가된다. 신호 전위의 절대값이 최소화되었기에, 신호 및 잡음 전위 합의 절대값이 또한 최소화된다. 간략히 하면, 접지 전위의 교란이 최소화된다.
제 2 실시예를 요약하면, 종단 저항 (41) 은 직렬 연결된 2개의 저항으로 분리되고, 이들간의 내부 노드는 접지되어, 드라이버 회로 (3) 가 상보 신호를 공급하지 않을 때, 신호 전송 라인 쌍 (1) 은 부유되지 않는다. 따라서 신호 전송 라인 쌍 (1) 은 전자기 잡음에 덜 민감해진다. 제 1 종단 저항 (41a), 제 2 종단 저항 (41b), 및 직렬 저항 (17, 18) 의 저항값의 등가로 인하여 상보 신호는, 접지 전위의 교란을 최소화하는 상태하에서, 가장 안정되게 신호 전송 라인 (1a, 1b) 에서 진행될 수 있다.
상기한 제 3 실시예의 설명에서, 접지 노드의 대향측에서 2개의 저항으로 나누어진 것은 종단 저항이었지만, 잡음 제거 저항을 2개의 저항과 이들간의 노드로 나누는 것도 가능하다.
도 17 의 신호 전송 버스 시스템은 도 1 에 도시된 드라이버 회로를 상이한드라이버 회로 (42) 로 대체한다. 드라이버 회로 (42) 는 도 1 의 잡음 제거 저항 (16) 을 또다른 잡음 제거 저항 (43) 으로 대체한다. 잡음 제거 저항 (43) 은 도 1 의 잡음 제거 저항 (16) 을 제 1 잡음 제거 저항 (43a) 및 제 2 잡음 제거 저항 (43b) 으로 나눈다. 도 17 의 잡음 제거 저항 (43) 의 저항값 (제 1 및 제 2 잡음 제거 저항 (43a, 43b) 의 직렬 저항) 은 도 1 의 잡음 제거 저항의 저항값과 동일하고, 신호 전송 라인 (1a, 1b) 의 특성 임피던스의 약 10 배이다. 제 1 및 제 2 잡음 제거 저항 (43a, 43b) 간의 노드 (N2) 는, 접지 라인 (6b) 을 통해 접 지된 접지 단자 (E2) 에 접속된다.
도 17 의 신호 전송 버스 시스템에서, 제 1 잡음 제거 저항 (43a), 제 2 잡음 제거 저항 (43b), 및 직렬 저항 (17, 18) 의 저항값이 동일한 것이 바람직하다. 도 16 의 신호 전송 버스 시스템에서, 직렬 저항 (17, 18) 의 저항값은 바람직하게 작지만 (즉, 종단 저항 (41) 과 정합하기 위해, 신호 전송 라인 (1a, 1b) 의 특성 임피던스의 겨우 절반), 도 17 의 신호 전송 버스 시스템에서, 잡음 제거 저항 (43) 의 저항값은 (신호 전송 라인 (1a, 1b) 의 특성 임피던스보다 약 10 배인 값이 바람직함) 상당히 클 수 있어, 직렬 저항 (17, 18) 의 저항값도 크게 될 수 있기에, 드라이버 회로의 전력 소모를 감소시킨다.
도 16 에서 제 1 종단 저항 (41a) 및 제 2 종단 저항 (41b) 의 저항값은, 이들의 결합된 직렬 저항이 신호 전송 라인 (1a, 1b) 의 특성 임피던스와 정합한다면 상이할 수 있다. 유사하게, 도 17 에서, 제 1 잡음 제거 저항 (43a) 및 제 2 잡음 제거 저항 (43b) 은 상이한 저항값을 가질 수 있따. 그러나, 상기한 바와 같이 종단 저항 (41) 또는 잡음 제거 저항 (43) 이 2개의 동일한 저항으로 나누어지는 것이 바람직하기에, 신호 전송 라인 (1a, 1b) 은 접지에 대하여 유사한 진폭을 가질 것이다.
제 3 실시예의 기본 개념은, 종단 저항을 직렬 연결된 제 1 저항과 제 2 저항으로 나누고, 이러한 2개 저항간의 노드를 접지하는 것이다. 제 3 실시예는 이러한 개념을 제 1 실시예에 적용함으로써 얻어지지만, 제 2 실시예에도 적용될 수 있다.
선행하는 실시예에서의 신호 전송 버스 시스템은 한 방향으로 신호를 전송한다. 하기되는 신호 전송 버스 시스템은 양 방향으로 신호를 전송한다.
도 18 은 제 4 실시예인 신호 전송 버스 시스템의 회로도이다. 도 1, 4, 및 12 에 도시된 소자와 동일한 소자는 동일한 부재 부호를 갖는다. 이 신호 전송 버스 시스템은, 신호 전송 라인 쌍 (1), 종단 저항 (2), 제 1 IC 칩 (45), 한 개 이상의 분기부 (46) (한 개가 도시됨), 한 개 이상의 제 2 IC 칩 (47) (한 개가 도시됨), (도시되지 않은) 동일한 길이의 병렬 전원 및 접지 라인, 및 회로 기판 (8) 을 포함한다. 신호는 신호 전송 라인 쌍 (1) 및 분기부 (46) 를 통하여 제 1 IC 칩 (45) 및 제 2 IC 칩 (47) 간에 전송된다. 제 1 IC 칩 (45) 은 중앙 처리 장치 (CPU) 등과 같은 제어기 칩이다. 제 2 IC 칩 (47) 은, 예를 들어, 메모리 칩 또는 메모리 인터페이스 칩이다. 병렬 전원 및 접지 라인은 제 1 및 제 2 IC 칩 (45, 47) 을 전원 및 접지에 접속한다.
종단 저항 (2) 으로부터 신호 전송 라인 쌍 (1) 의 대향하는 끝부에 접속되는 제 1 IC 칩 (45) 은, 드라이버 회로 (3), 수신기 회로 (31), 및 입력-출력 단자 (F1, F2) 를 포함한다. 전송 입력 신호 (TS) 에 의존하여, 드라이버 회로 (3) 는, 상보 신호를 신호 전송 라인 쌍 (1) 에 공급하는 전류 경로를 차단하고 신호 전송 라인 쌍 (1) 을 바이패스하는 전류 경로를 개방하거나, 상보 신호를 신호 전송 라인 쌍 (1) 에 공급하는 전류 경로를 개방하고 신호 전송 라인 쌍 (1) 을 바이패스하는 전류 경로를 차단하며, 이에따라 전원 및 접지측에서 볼 때 dc 회로로 동작한다.
제 1 및 제 2 IC 칩 (45, 47) 은 방향 제어 신호 (DS) 에 의해 제어된다. 방향 제어 신호 (DS) 가 로우 레벨일 때, 제 1 IC 칩 (45) 의 드라이버 회로 (3) 의 드라이브 단자는 입력-출력 단자 (F1, F2) 에 접속되고, 수신기 회로 (31) 의 입력 단자는 입력-출력 단자 (F1, F2) 로부터 단절된다. 이 상태에서, 드라이버 회로 (3) 는 상보 신호의 존재 유무로서 "1" 과 "0" 데이터를 표현함으로써 신호 전송 라인 쌍 (1) 을 구동한다. 역으로, 방향 제어 신호 (DS) 가 하이 레벨일 때, 수신기 회로 (31) 의 입력 단자는 입력-출력 단자 (F1, F2) 에 접속되고, 드라이버 회로 (3) 의 드라이버 단자는 입력-출력 단자 (F1, F2) 로부터 단절되고, 제 2 IC 칩 (47) 으로부터 신호 전송 라인 쌍 (1) 으로 전송되는 신호는 수신기 회로 (31) 에 의해 감지된다. 방향 제어 신호 (DS) 는 도 18 에 도시된 바와 같이, 제 1 IC 칩 (45) 내에서 발생하거나, 제 1 IC 칩 (45) 외부인 다른 회로로부터 공급될수 있다. (드라이버 회로 (3) 및 수신기 회로 (3) 의 접속을 입력-출력 단자 (F1, F2) 로 전환하는 외부 회로 및 내부 회로는 도시되지 않는다.)
분기부 (46) 및 상기 분기부에 접속된 제 2 IC 칩 (47) 은 신호 전송 라인 쌍 (1) 의 양측 끝부 간의 중간점에 배치된 분기 유닛을 형성한다. 상기 분기 유닛은 제 1 IC 칩 (45) 또는 (도시되지 않은) 다른 장치로부터 방향 제어 신호 (DS) 를 수신한다. 방향 제어 신호 (DS) 가 하이일 때, 제 2 IC 칩 (47) 은 신호 전송 라인 쌍 (1) 을 구동한다. 방향 제어 신호 (DS) 가 로우일 때, 제 2 IC 칩 (47) 은 제 1 IC 칩 (45) 에 의해 신호 전송 라인 쌍 (1) 에 전송되는 신호를 감지한다.
분기부 (46) 는 버스 트랜시버 회로 (48) 및 2개의 분기 전송 라인 (33a, 33b) 을 갖는 분기 전송 라인 쌍을 포함한다.
신호 전송 라인 쌍 (1) 의 분기점 및 분기 전송 라인 쌍 (33) 의 한 끝부간에 배치된 버스 트랜시버 회로 (48) 는, 한 쌍의 분기 저항 (20a, 20b), 및 한 쌍의 nMOS 분기 트랜지스터 (32a, 32b) 를 포함한다. 분기 저항 (20a) 및 분기 트랜지스터 (32a) 는 신호 전송 라인 (1a) 의 분기점 및 분기 전송 라인 (33a) 의 한 끝부간에 병렬로 삽입된다. 분기 저항 (20b) 및 분기 트랜지스터 (32b) 는 신호 전송 라인 (1b) 의 분기점 및 분기 전송 라인 (33b) 의 한 끝부간에 병렬로 삽입된다. 방향 제어 신호 (DS) 는 트랜지스터 (32a, 32b) 의 게이트 전극에 공급된다. 분기 저항 (20a, 20b) 은 0.4㏀ 이상의 저항값을 갖는다.
이 버스 트랜시버 회로 (48) 에서, 방향 제어 신호 (DS) 가 로우 레벨일 때, 분기 트랜지스터 (32a, 32b) 는 턴오프되어, 제 2 IC 칩 (47) 및 분기 전송 라인 쌍 (33) 은 높은 저항의 분기 저항 (20a, 20b) 만을 통하여 신호 전송 라인 쌍 (1) 에 접속된다. 방향 제어 신호 (DS) 가 하이 레벨일 때, 분기 트랜지스터 (32a, 32b) 는 턴온되어, 분기 저항 (20a, 20b) 을 바이패스하는 낮은 저항 전류를 형성하고, 제 2 IC 칩 (47) 및 분기 전송 라인 쌍 (33) 은 이러한 낮은 저항 전류 경로를 통하여 신호 전송 라인 쌍 (1) 에 접속된다.
분기부 (46) 에 의해 신호 전송 라인 쌍 (1) 의 중간점에 접속되는 제 2 IC 칩 (47) 은, 드라이버 회로 (3), 수신기 회로 (5), 및 입력-출력 단자 (G1, G2) 를 포함한다. 수신기 회로 (5) 는 제 1 실시예 (도 4) 에 설명된 바와 같이, 수신히 회로의 입력 단자 (IN1, IN2) 간에 접속되는 종단 트랜지스터 (23) 를 갖기에, 이 입력 커패시턴스에 저장된 전하가 급속히 방전될 수 있다.
방향 제어 신호 (DS) 가 로우 레벨일 때, 제 2 IC 칩 (47) 의 수신기 회로 (5) 의 입력 단자는 입력-출력 단자 (G1, G2) 에 접속되고, 제 2 IC 칩 (47) 의 드라이버 회로 (3) 의 드라이브 단자는 입력-출력 단자 (G1, G2) 로부터 단절되고, 제 1 IC 칩 (45) 에 의해 신호 전송 라인 쌍 (1) 으로 공급되는 전송 신호는 분기부 (46) 를 통하여 수신기 회로 (5) 에 의해 감지된다. 역으로, 방향 제어 신호 (DS) 가 하이 레벨일 때, 드라이버 회로 (3) 의 드라이브 단자는 입력-출력 단자 (G1, G2) 에 접속되고, 수신기 회로 (5) 의 입력 단자는 입력-출력 단자 (G1, G2) 로부터 단절되며, 드라이버 회로 (3) 는 신호 전송 라인 쌍 (1) 을 구동한다.
제 4 실시예의 신호 전송 버스 시스템에서, 제 1 IC 칩 (45) 으로부터 제 2 IC 칩 (47) 으로의 신호 전송 (방향 제어 신호 (DS) 가 로우 레벨일 때의 전송 동작) 은 제 1 실시예에서 설명한 바와 같이 달성된다. 제 2 IC 칩 (47) 을보ㅜ터 제 1 IC 칩 (45) 으로의 신호 전송 (방향 제어 신호 (DS) 가 하이 레벨일 때의 전송 동작) 은 제 2 실시예에서 설명한 바와 같이 달성된다.
제 4 실시예를 요약하면, 전원과 접지측에서 볼 때 dc 회로 역할을 하는 한편 상보 신호를 온 오프 전환함으로써 "1" 및 "0" 데이터를 전송하는 발명된 드라이버 회로 (3) 는, 신호 전송 라인 쌍 (1) 의 한 끝부에 배치된 제 1 IC 칩 (45), 및 신호 전송 라인 쌍 (1) 의 중간점에 배치된 제 2 IC 칩 (47) 에 제공된다. 신호는, 전송 입력 신호 (TS) 에 응답하여, 신호 전송 라인 쌍 (1) 및 분기부 (46) 를 통하여 IC 칩 (45, 47) 간의 양측 방향으로 전송된다. 제 1 실시예에서처럼, 전송 입력 신호 (TS) 가 상태를 변경할 때 발생하는 공통 모드 잡음 및 소량의 차동 모드 잡음은 바이패스 커패시터에 의한 디커플링에 의존하지 않고 감소되며, 공통 모드 잡음은 전원 및 접지 전위를 교란시키지 않기에, 신호는 바이패스 커패시터가 사용되지 않더라도 전자기 간섭을 야기시키지 않고 고속으로 전송될 수 있다. 게다가, 바이패스 커패시터가 사용된다면, 그 장착 위치 및 기생 인덕턴스에 대한 설계가 보다 자유롭게 된다.
제 2 IC 칩 (47) 의 입력 단자 (IN1, IN2) 간에 종단 트랜지스터 (23) 를 갖는 수신기 회로 (5) 를 제공함으로써, 분기 저항 (20a, 20b) 을 통하여 수신되는상보 신호에 의해 수신기 회로 (5) 의 입력 커패시턴스에 저장된 전하는 빠르게 방전될 수 있어, 제 1 실시예에서처럼, 상보 신호 입력의 부재가 빠르게 감지될 수 있으며, 신호 전송 라인 쌍 (1) 에서 전달되는 고주파수 전송 신호가 감지될 수 있다.
제 4 실시예의 변경으로, 도 19 에 도시된 바와 같이, 제 1 IC 칩이 수신중일때, 신호 전송 라인 쌍 (1) 은 양 끝부에서 종단된다. 도 19 의 제 1 IC 칩 (49) 은 입력-출력 단자 (F1, F2) 간에 (따라서 신호 전송 라인 (1a, 1b) 간에) 직렬로 접속된 nMOS 트랜지스터 (51) 및 집적된 종단 저항 (50) 을 포함하는 직렬 회로를 갖는 도 18 의 제 1 IC 칩 (45) 과 등가이다. 방향 제어 신호 (DS) 는 트랜지스터 (51) 의 게이트 전극에 공급된다. 방향 제어 신호 (DS) 가 로우일 때 (제 1 IC 칩 (49) 이 드라이버일 때), 트랜지스터 (51) 는 오프로 전환되고 개방 회로가 입력-출력 단자 (F1, F2) 간에 형성된다. 방향 제어 신호 (DS_) 가 하이일 때 (제 1 IC 칩 (49) 이 수신기일 때), 트랜지스터 (51) 는 온되고 입력-출력 단자 (F1, F2) 는 집적 종단 저항 (50) 에 의해 종단된다. 이에따라 신호 전송 라인 쌍 (1) 의 끝부에서의 신호 반사가 방지되고, 신호 에너지는 집적된 종단 저항 (50) 에서 소모된다.
제 4 실시예의 신호 전송 버스 시스템은, 단일 회로 기판 (8) 상에 배치되는, 종단 저항, IC 칩, 및 분기부와 관련된 복수의 신호 전송 라인 쌍을 구비할 수 있다. 도 20 에서, 예를 들어, 종단 저항 (2A, 2B, 2C) 를 각각 갖는 신호 전송라인 쌍 (1A, 1B, 1C) 은 한 끝부에서 제어기 칩 (53) 에 접속된다. 제어기 칩 (53) 은, 각각 도 18 의 IC 칩 (45) 의 드라이버-수신기 회로에 등가인 회로 (45A, 45B, 45C) 를 포함한다. 3개의 전송 라인 쌍 (1A, 1B, 1C) 각각은 2개의 메모리 인터페이스 칩 (54) 에 접속된다. 각 메모리 인터페이스 칩 (54) 은 각각이 도 18 의 제 2 IC 칩 (47) 의 드라이버-수신기 회로와 등가인 회로 (47A, 47B, 47C) 를 포함한다. 따라서 2개의 개별적인 분기부 (46A, 46B, 46C) 세트, 및 각 메모리 인터페이스 칩 (54) 용으로 한 세트가 있다. 문자 A, B, C 는 각각 상기한 종류의 시스템을 나타낸다.
도 20 의 신호 전송 버스 시스템에서, 2개의 메모리 인터페이스 칩 (54) 중 한 개는 한 번에 액티브되고, 신호는, 신호 전송 라인 쌍 (1A, 1B, 1C) 및 상응하는 분기부 (46A, 46B, 46C) 를 통하여 액티브 메모리 인터페이스 칩 (54) 및 제어기 칩 (53) 간에 양쪽 방향으로 전송된다.
상기한 실시예중 일부 변경이 설명되었다. 당해 기술에 숙련된 당업자는 또다른 변경이 청구범위의 범위내에서 가능하다는 것을 인식한다.
전원 및 접지측에서 볼 때, 드라이버 회로 (3) 는 전송 입력 신호가 하이 또는 로우인지에 상관없이 동일한 임피던스를 갖고, 전송 입력 신호 (TS) 의 상태가 변경될 때 천이 간격동안 실질적으로 동일한 임피던스를 갖는다. 따라서 드라이버 회로 (3) 는 dc 회로 역할을 하며, 종래에 공통 모드 잡음 및 소량의 차동 모드 잡음을 발생시켰던 전송 입력 신호 (TS) 의 천이는, 제 1 실시예에서 보다 적은 잡음을 발생시킨다. 따라서 전송 입력 신호 (TS) 의 천이로 인하여 전원 및 접지 전위가 적게 교란되어, 표유 인덕턴스 및 커패시턴스를 갖는 이러한 교란이 감소되며, 전자기 간섭없이 고속 신호 전송이 가능해진다. 이러한 효과는 바이패스 커패시터에 의한 디커플링에 의존하지 않고 또한 얻어지기에, 바이패스 커패시터를 드라이버 회로 (3) 내에 매입하거나, 외부 바이패스 커패시터를 드라이버 회로 (3) 에 매우 가깝게 제공하는 것이 필요하지 않다. 이것은 바이패스 커패시터, 상기 바이패스 커패시터의 기생 인덕턴스 등의 위치설정에 관한 자유로운 설계를 크게 향상시킨다.
종단 저항 (41) 은 직렬 연결된 2개의 저항으로 분리되고, 이들간의 내부 노드는 접지되어, 드라이버 회로 (3) 가 상보 신호를 공급하지 않을 때, 신호 전송 라인 쌍 (1) 은 부유되지 않는다. 따라서 신호 전송 라인 쌍 (1) 은 전자기 잡음에 덜 민감해진다. 제 1 종단 저항 (41a), 제 2 종단 저항 (41b), 및 직렬 저항 (17, 18) 의 저항값의 등가로 인하여 상보 신호는, 접지 전위의 교란을 최소화하는 상태하에서, 가장 안정되게 신호 전송 라인 (1a, 1b) 에서 진행될 수 있다.

Claims (74)

  1. 제 1 전원으로부터 제 1 전위의 전력 및 제 2 전원으로부터 제 2 전위의 전력을 수신하고, 제 1 레벨과 제 2 레벨을 갖는 입력 신호를 수신하며, 상기 입력 신호에 응답하여, 상호 병렬이며 동일한 길이의 제 1 신호 전송 라인과 제 2 신호 전송 라인을 갖는 신호 전송 라인 쌍에 상보 신호를 공급하는 드라이버 회로로서,
    상기 입력 신호가 상기 제 1 레벨일 때, 상기 제 1 전원과 제 1 신호 전송 라인간의 제 1 전류 경로, 및 상기 제 2 전원과 제 2 신호 전송 라인간의 제 2 전류 경로를 차단하며,
    상기 입력 신호가 상기 제 2 레벨일 때, 상기 신호 전송 라인 쌍을 바이패스함으로써, 상기 제 1 전류 경로 및 상기 제 2 전류 경로를 개방하고, 상기 제 1 전원과 상기 제 2 전원간의 제 3 전류 경로를 차단하는 것을 특징으로 하는 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전원과 상기 제 1 신호 전송 라인간에 결합되며, 상기 입력 신호가 상기 제 1 레벨일 때 턴온되고 상기 입력 신호가 상기 제 2 레벨일 때 턴오프되고, 이에따라 상기 제 1 전류 경로를 개폐하는 제 1 트랜지스터;
    상기 제 1 전원과 상기 제 2 신호 전송 라인간에 결합되며, 상기 입력 신호가 상기 제 1 레벨일 때 턴온되고 상기 입력 신호가 상기 제 2 레벨일 때 턴오프되고, 이에따라 상기 제 2 전류 경로를 개폐하는 제 2 트랜지스터; 및
    상기 제 1 전원과 상기 제 2 전원간에 결합되며, 상기 입력 신호가 상기 제 2 레벨일 때 턴온되고 상기 입력 신호가 상기 제 1 레벨일 때 턴오프되고, 이에따라 상기 제 3 전류 경로를 개폐하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 제 1 신호 전송 라인 및 상기 제 2 신호 전송 라인은 종단 저항을 통하여 상호접속되며, 상기 제 3 트랜지스터는, 상기 제 1 트랜지스터의 온 저항 (on-resistance), 상기 제 2 트랜지스터의 온 저항, 상기 제 1 신호 전송 라인의 직류 저항, 상기 제 2 신호 전송 라인의 직류 저항, 및 상기 종단 저항의 저항값의 합과 실질적으로 동일한 온 저항을 갖는 것을 특징으로 하는 드라이버 회로.
  4. 제 2 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 신호 전송 라인에 접속된 제 1 단자를 갖고 상기 제 2 트랜지스터는 상기 제 2 신호 전송 라인에 접속된 제 2 단자를 갖고, 상기 신호 전송 라인 쌍의 반사 잡음을 흡수하도록 상기 제 1 단자 및 상기 제 2 단자간에 접속된 잡음 제거 저항을 더 포함하는 것을 특징으로 하는 드라이버 회로.
  5. 제 4 항에 있어서,
    상기 제 1 신호 전송 라인및 상기 제 2 신호 전송 라인은 특성 임피던스를 갖고, 상기 잡음 제거 저항은 실질적으로 상기 특성 임피던스의 열배인 저항을 갖는 것을 특징으로 하는 드라이버 회로.
  6. 제 4 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 1 전원간에 접속된 제 1 직렬 저항; 및
    상기 제 2 트랜지스터 및 상기 제 2 전원간에 접속된 제 2 직렬 저항을 더 포함하고,
    상기 잡음 제거 저항은 상기 제 2 전원에 접속된 노드, 상기 신호 전송 라인과 상기 노드간에 접속된 제 1 잡음 제거 저항, 및 상기 노드와 상기 제 2 전원간에 접속된 제 2 잡음 제거 저항을 포함하며,
    제 1 직렬 저항, 제 2 직렬 저항, 제 1 잡음 제거 저항, 및 제 2 잡음 제거 저항은 실질적으로 동일한 저항값을 갖는 것을 특징으로 하는 드라이버 회로.
  7. 신호 전송 버스 시스템으로서,
    제 1 전원으로부터 제 1 전위에서 전력을 수신하고, 제 2 전원으로부터 제 2 전위에서 전력을 수신하며, 제 1 레벨과 제 2 레벨을 갖는 입력 신호를 수신하는 드라이버 회로; 및
    상호 병렬이며 동일한 길이를 갖고 특성 임피던스를 갖는, 제 1 신호 전송라인 및 제 2 신호 전송 라인을 갖는 신호 전송 라인 쌍을 포함하며,
    상기 드라이버 회로는 상기 신호 전송 라인 쌍의 한 끝부에 접속되고,
    상기 드라이버 회로는, 상기 입력 신호가 상기 제 1 레벨일 때, 상기 제 1 전원과 상기 제 1 신호 전송 라인간의 제 1 전류 경로, 및 상기 제 2 전원과 상기 제 2 신호 전송 라인간의 제 2 전류 경로를 차단하고, 이에따라 상보 신호를 상기 신호 전송 라인 쌍에 인가하며,
    상기 입력 신호가 상기 제 2 레벨일 때, 신호 전송 라인 쌍을 바이패스함으로써, 상기 제 1 전류 경로 및 상기 제 2 전류 경로를 개방하며, 상기 제 1 전원과 상기 제 2 전원간의 제 3 전류 경로를 차단하고,
    상기 신호 전송 버스 시스템은,
    상기 신호 전송 라인 쌍의 나머지 끝부에서 상기 제 1 신호 전송 라인과 제 2 신호 전송 라인을 상호접속하며, 상기 제 1 신호 전송 라인과 제 2 신호 전송 라인의 특성 임피던스와 정합하는 저항값을 갖는 종단 저항;
    드라이버 회로에 의해 공급되는 상보 신호의 일부를 상기 신호 전송 라인 쌍으로부터 전환하며, 상기 상보 신호의 전환된 부분은 상기 상보 신호가 상기 신호 전송 라인 쌍에서 실질적으로 방해받지 않고 진행될 정도로 작은, 상기 신호 전송 라인 쌍의 중간점에 배치된 한 개 이상의 분기부;
    각 상기 분기부에 대하여, 상기 분기부에 결합되며 상기 분기부에 의해 전환되는 상보 신호의 일부를 감지하는 수신기 회로; 및
    상기 신호 전송 라인 쌍, 상기 종단 저항, 상기 드라이버 회로, 상기 분기부, 및 상기 수신기 회로를 지지하는 회로 기판을 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  8. 제 7 항에 있어서,
    상기 수신기 회로는,
    상기 상보 신호의 전환된 일부를 수신하는 차동 입력 단자를 갖는 차동 증폭기; 및
    상기 차동 입력 단자간에 접속된 종단 트랜지스터를 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  9. 제 8 항에 있어서,
    상기 종단 트랜지스터는 60기가헤르츠 이상의 컷오프 주파수, 및 저항을 갖고,
    상기 차동 증폭기는, 상기 종단 트랜지스터의 저항과 결합하여 많아도 백 피코세컨드의 시상수를 발생시키는 입력 커패시턴스를 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  10. 제 7 항에 있어서,
    제 1 전력 라인과 제 2 전력 라인은 동일한 길이로 상호 병렬연결되며, 상기 드라이버 회로를 상기 제 1 전원에 접속하는 상기 제 1 전력 라인, 및 상기 드라이버 회로를 상기 제 2 전원에 접속하는 상기 제 2 전력 라인을 포함하는 전력 라인 쌍을 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  11. 제 10 항에 있어서,
    상기 제 1 전력 라인과 상기 제 2 전력 라인간에 접속된 바이패스 트랜지스터를 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  12. 제 7 항에 있어서,
    상기 드라이버 회로에 의한 전류 소모를 감소시키며, 상기 제 1 전원 및 상기 제 2 전원중 적어도 한 개와 상기 드라이버 회로간에 접속된 한 개 이상의 직렬 저항을 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  13. 제 7 항에 있어서,
    상기 드라이버 회로 및 상기 제 1 전원간에 접속된 제 1 직렬 저항; 및
    상기 드라이버 회로 및 상기 제 2 전원간에 접속된 제 2 직렬 저항을 더 포함하고,
    상기 종단 저항은 상기 제 2 전원에 접속된 노드, 상기 제 1 신호 전송 라인과 상기 노드간에 접속된 제 1 종단 저항, 및 상기 노드와 상기 제 2 신호 전송 라인간에 접속된 제 2 종단 저항을 포함하며,
    상기 제 1 직렬 저항, 상기 제 2 직렬 저항, 상기 제 1 종단 저항, 및 상기제 2 종단 저항은 실질적으로 동일한 저항값을 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  14. 제 7 항에 있어서,
    상기 분기부는,
    상기 수신기 회로와 상기 제 1 신호 전송 라인간에 접속된 제 1 분기 저항; 및
    상기 수신기 회로와 상기 제 2 신호 전송 라인간에 접속된 제 2 분기 저항을 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  15. 제 14 항에 있어서,
    상기 제 1 분기 저항 및 상기 제 2 분기 저항은 4백 오옴 이상의 저항값을 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  16. 제 14 항에 있어서,
    상기 분기부는 분기 전송 라인 쌍을 또한 포함하며, 상기 분기 전송 라인 쌍은,
    상기 제 1 분기 저항을 상기 수신기 회로에 접속하는 제 1 분기 전송 라인; 및
    상기 제 2 분기 저항을 상기 수신기 회로에 접속하는 제 2 분기 전송 라인을구비하며, 상기 제 1 분기 전송 라인과 상기 제 2 분기 전송 라인은 동일한 길이이며 상호 병렬인 것을 특징으로 하는 신호 전송 버스 시스템.
  17. 제 16 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 드라이버 회로, 고유의 상기 분기부, 및 고유의 상기 수신기 회로를 구비하며,
    상기 회로 기판은,
    상기 개별 유닛중 한 개의 신호 전송 라인 쌍에서 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 제 1 절연층;
    상기 개별 유닛중 또다른 한 개의 분기 전송 라인 쌍에서 상기 제 1 분기 전송 라인을 상기 제 2 분기 전송 라인으로부터 분리하는 제 2 절연층; 및
    상기 제 1 절연층 및 상기 제 2 절연층보다 각각 2배 이상 두껍고, 상기 개별 유닛중 한 개의 신호 전송 라인 쌍을 상기 개별 유닛의 상기 또다른 한 개의 분기 전송 라인 쌍으로부터 분리하며, 제 3 절연층에 직각인 방향에서 볼 때 상기 개별 유닛의 상기 한 개의 신호 전송 라인 쌍은 상기 분기 전송 라인 쌍을 가로지르는, 상기 제 3 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  18. 제 7 항에 있어서,
    상기 수신기 회로는, 상기 신호 전송 라인 쌍에 직접 접속되며, 백 오옴 이상의 입력 임피던스를 갖고, 많아도 0.05피코패럿의 입력 커패시턴스를 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  19. 제 7 항에 있어서,
    상기 상보 신호는 에너지를 가지며, 상기 에너지의 9/10 이상은 상기 분기부에 의해 전환되지 않고 상기 신호 전송 라인 쌍에 남겨지는 것을 특징으로 하는 신호 전송 버스 시스템.
  20. 제 7 항에 있어서,
    상기 회로 기판은 상기 제 1 신호 전송 라인을 상기 제 2 신호 라인으로부터 분리하는 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  21. 제 7 항에 있어서,
    상기 회로 기판은 절연층을 구비하며, 상기 제 1 신호 전송 라인과 상기 제 신호 전송 라인은 상기 절연층상에 나란히 배치되는 것을 특징으로 하는 신호 전송 버스 시스템.
  22. 제 7 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 드라이버 회로, 고유의 상기 분기부, 및 고유의 상기 수신기 회로를 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  23. 제 1 전원으로부터 제 1 전위에서 전력을 수신하고, 제 2 전원으로부터 제 2 전위에서 전력을 수신하며, 제 1 레벨과 제 2 레벨을 갖는 입력 신호를 수신하는 드라이버 회로;
    상호 병렬이며 동일한 길이를 갖고 특성 임피던스를 갖는, 제 1 신호 전송 라인 및 제 2 신호 전송 라인을 갖는 신호 전송 라인 쌍; 및
    상기 드라이버 회로와 상기 신호 전송 라인 쌍간에 배치되며, 상기 드라이버 회로를 상기 신호 전송 라인 쌍의 중간점에 접속하는 분기부를 포함하며,
    상기 드라이버 회로는, 상기 입력 신호가 상기 제 1 레벨일 때, 상기 제 1 전원과 상기 제 1 신호 전송 라인간의 제 1 전류 경로, 및 상기 제 2 전원과 상기 제 2 신호 전송 라인간의 제 2 전류 경로를 차단하고, 이에따라 상보 신호를 상기 신호 전송 라인 쌍에 인가하며,
    상기 입력 신호가 상기 제 2 레벨일 때, 신호 전송 라인 쌍을 바이패스함으로써, 상기 제 1 전류 경로 및 상기 제 2 전류 경로를 개방하며, 상기 제 1 전원과 상기 제 2 전원간의 제 3 전류 경로를 차단하고,
    상기 신호 전송 버스 시스템은,
    상기 신호 전송 라인 쌍의 한 끝부에서 상기 제 1 신호 전송 라인과 제 2 전송 신호 라인을 상호접속하며, 상기 제 1 신호 전송 라인과 제 2 신호 전송 라인의 특성 임피던스와 정합하는 저항값을 갖는 종단 저항;
    상기 신호 전송 라인 쌍의 또다른 끝부에 접속되며, 상기 상보 신호를 감지하는 수신기 회로; 및
    상기 신호 전송 라인 쌍, 상기 종단 저항, 상기 드라이버 회로, 상기 분기부, 및 상기 수신기 회로를 지지하는 회로 기판을 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  24. 제 23 항에 있어서,
    제 1 전력 라인과 제 2 전력 라인은 동일한 길이이며 상호 병렬연결되고, 상기 드라이버 회로를 상기 제 1 전원에 접속하는 상기 제 1 전력 라인, 및 상기 드라이버 회로를 상기 제 2 전원에 접속하는 상기 제 2 전력 라인을 포함하는 전력 라인 쌍을 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  25. 제 24 항에 있어서,
    상기 제 1 전력 라인과 상기 제 2 전력 라인간에 접속된 바이패스 커패시터를 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  26. 제 23 항에 있어서,
    상기 제 1 전원과 상기 제 2 전원중 적어도 한 개 및 상기 드라이버 회로간에 접속되며, 상기 드라이버 회로에 의한 전류 소모를 감소시키는, 한 개 이상의 직렬 저항을 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  27. 제 23 항에 있어서,
    상기 드라이버 회로 및 상기 제 1 전원간에 접속된 제 1 직렬 저항; 및
    상기 드라이버 회로 및 상기 제 2 전원간에 접속된 제 2 직렬 저항을 더 포함하고,
    상기 종단 저항은 상기 제 2 전원에 접속된 노드, 상기 제 1 신호 전송 라인과 상기 노드간에 접속된 제 1 종단 저항, 및 상기 노드와 상기 제 2 신호 전송 라인간에 접속된 제 2 종단 저항을 포함하며,
    상기 제 1 직렬 저항, 상기 제 2 직렬 저항, 상기 제 1 종단 저항, 및 상기 제 2 종단 저항은 실질적으로 동일한 저항값을 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  28. 제 23 항에 있어서,
    상기 수신기 회로는, 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인을 상호접속하는 입력 종단 저항을 갖고, 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인의 특성 임피던스와 정합하는 저항값을 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  29. 제 23 항에 있어서,
    상기 신호 전송 라인 쌍에 접속되는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 드라이버 회로 및 고유의 상기 분기부를 구비하고, 각각의 상기 분기부는 상기 드라이버 회로와 상기 신호 전송 라인 쌍간에 배치된 버스 트랜시버 회로를 구비하며,
    상기 버스 트랜시버 회로는,
    상기 드라이버 회로를 상기 제 1 신호 전송 라인에 접속하는 제 1 분기 트랜지스터; 및
    상기 드라이버 회로를 상기 제 2 신호 전송 라인에 접속하는 제 2 분기 트랜지스터를 포함하며,
    상기 제 1 분기 트랜지스터 및 상기 제 2 분기 트랜지스터는 한 번에 상기 개별 유닛중 한 개에서 턴온되는 것을 특징으로 하는 신호 전송 버스 시스템.
  30. 제 29 항에 있어서,
    상기 각 분기부는 분기 전송 라인 쌍을 또한 포함하며, 상기 분기 전송 라인 쌍은,
    상기 제 1 분기 트랜지스터를 상기 드라이버 회로에 접속하는 제 1 분기 전송 라인; 및
    상기 제 2 분기 트랜지스터를 상기 드라이버 회로에 접속하는 제 2 분기 전송 라인을 구비하며, 상기 제 1 분기 전송 라인과 상기 제 2 분기 전송 라인은 동일한 길이이며 상호 병렬인 것을 특징으로 하는 신호 전송 버스 시스템.
  31. 제 30 항에 있어서,
    상기 제 1 분기 전송 라인 및 상기 제 2 분기 전송 라인은 실질적으로 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인의 특성 임피던스의 절반과 동일한 특성 임피던스를 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  32. 제 30 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 수퍼 유닛 (super unit) 을 포함하고,
    상기 개별 수퍼 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 복수의 개별 유닛, 고유의 상기 수신기 회로를 구비하며,
    상기 회로 기판은,
    상기 개별 수퍼 유닛중 한 개의 신호 전송 라인 쌍에서 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 제 1 절연층;
    상기 개별 수퍼 유닛중 또다른 한 개의 분기 전송 라인 쌍에서 상기 제 1 분기 전송 라인을 상기 제 2 분기 전송 라인으로부터 분리하는 제 2 절연층; 및
    상기 제 1 절연층 및 상기 제 2 절연층보다 각각 2배 이상 두껍고, 상기 개별 수퍼 유닛중 한 개의 신호 전송 라인 쌍을 상기 분기부의 상기 한 개의 분기 전송 라인 쌍으로부터 분리하며, 제 3 절연층에 직각인 방향에서 볼 때 상기 개별 수퍼 유닛중 상기 한 개의 신호 전송 라인 쌍은 상기 분기부중 상기 한 개의 분기 전송 라인 쌍을 가로지르는, 상기 제 3 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  33. 제 23 항에 있어서,
    상기 회로 기판은 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  34. 제 23 항에 있어서,
    상기 회로 기판은 절연층을 구비하며, 상기 제 1 신호 전송 라인 및 상기 제 2 전송 라인은 상기 절연층상에 나란히 배치되는 것을 특징으로 하는 신호 전송 버스 시스템.
  35. 제 23 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 드라이버 회로, 고유의 상기 분기부, 및 고유의 상기 수신기 회로를 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  36. 제 1 신호 전송 라인과 제 2 신호 전송 라인을 구비하며, 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인이 상호 병렬이며 동일한 길이이고 특성 임피던스를 갖는, 신호 전송 라인 쌍;
    상기 신호 전송 라인 쌍의 한 끝부에서 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인을 상호접속하며, 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인의 특성 임피던스와 정합하는 저항값을 갖는 종단 저항;
    제 1 상보 신호를 상기 신호 전송 라인 쌍에 인가하는 제 1 드라이버 회로, 및 상기 신호 전송 라인 쌍으로부터 수신되는 제 2 상보 신호를 감지하는 제 1 수신기 회로를 포함하고, 상기 신호 전송 라인 쌍의 또다른 끝부에 접속되는 제 1 집적 회로 칩;
    상기 제 1 상보 신호가 상기 신호 전송 라인 쌍에서 실질적으로 방해받지 않고 진행될 수 있게 하는 한편, 상기 제 2 상보 신호를 상기 신호 전송 라인 쌍에 인가하는 제 2 드라이버 회로, 상기 신호 전송 라인 쌍의 상기 제 1 상보 신호를 감지하는 제 2 수신기 회로를 포함하는 한 개 이상의 제 2 집적 회로 칩;
    상기 제 2 집적 회로 칩 각각에 대하여, 상기 제 2 집적 회로 칩을 상기 신호 전송 라인 쌍의 중간점에 접속하는 분기부; 및
    상기 신호 전송 라인 쌍, 상기 종단 저항, 상기 제 1 집적 회로 칩, 상기 제 2 집적 회로 칩, 및 상기 분기부를 지지하는 회로 기판을 포함하며,
    상기 제 1 드라이버 회로 및 상기 제 2 드라이버 회로중 적어도 한 개는, 제 1 전원으로부터 제 1 전위에서 전력을 수신하며, 제 2 전원으로부터 제 2 전위에서 전력을 수신하고, 제 1 레벨과 제 2 레벨을 갖는 입력 신호를 수신하며,
    상기 입력 신호가 상기 제 1 레벨일 때, 상기 제 1 드라이버 회로 및 상기 제 2 드라이버 회로중 한 개는, 상기 제 1 전원과 상기 제 1 신호 전송 라인간의 제 1 전류 경로, 및 상기 제 2 전원과 상기 제 2 신호 전송 라인간의 제 2 전류 경로를 차단하고, 이에따라 상기 제 1 상보 신호 및 상기 제 2 상보 신호중 상응하는 한 개를 상기 신호 전송 라인 쌍에 인가하며,
    상기 입력 신호가 제 2 레벨일 때, 상기 제 1 드라이버 회로 및 상기 제 2 드라이버 회로중 한 개는, 상기 신호 전송 라인 쌍을 바이패스함으로써, 상기 제 1 전류 경로 및 제 2 전류 경로를 개방하고, 상기 제 1 전원과 상기 제 2 전원간의 제 3 전류 경로를 차단하는 것을 특징으로 하는 신호 전송 버스 시스템.
  37. 제 36 항에 있어서,
    상기 제 2 수신기 회로는,
    상기 제 1 상보 신호를 수신하는 차동 입력 단자를 갖는 차동 증폭기; 및
    상기 차동 입력 단자간에 접속된 종단 트랜지스터를 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  38. 제 37 항에 있어서,
    상기 종단 트랜지스터는 60기가헤르츠 이상의 컷오프 주파수, 및 저항을 갖고,
    상기 차동 증폭기는, 상기 종단 트랜지스터의 저항과 결합하여 많아도 백 피코세컨드의 시상수를 발생시키는 입력 커패시턴스를 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  39. 제 36 항에 있어서,
    제 1 전력 라인과 제 2 전력 라인은 동일한 길이로 상호 병렬연결되며, 상기 제 1 드라이버 회로와 상기 제 2 드라이버 회로중 상기 한 개를 상기 제 1 전원에 접속하는 상기 제 1 전력 라인, 및 상기 제 1 드라이버 회로와 상기 제 2 드라이버 회로중 상기 한 개를 상기 제 2 전원에 접속하는 상기 제 2 전력 라인을 포함하는 전력 라인 쌍을 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  40. 제 39 항에 있어서,
    상기 제 1 전력 라인과 상기 제 2 전력 라인간에 접속된 바이패스 트랜지스터를 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  41. 제 36 항에 있어서,
    상기 제 1 드라이버 회로와 상기 제 2 드라이버 회로중 상기 한 개에 의한 전류 소모를 감소시키며, 상기 제 1 드라이버 회로와 상기 제 2 드라이버 회로중 상기 한 개 및 상기 제 1 전원과 상기 제 2 전원중 적어도 한 개간에 접속된 한 개 이상의 직렬 저항을 더 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  42. 제 36 항에 있어서,
    상기 제 1 드라이버 회로와 상기 제 2 드라이버 회로중 상기 한 개 및 상기 제 1 전원간에 접속된 제 1 직렬 저항; 및
    상기 제 1 드라이버 회로와 상기 제 2 드라이버 회로중 상기 한 개 및 상기 제 2 전원간에 접속된 제 2 직렬 저항을 더 포함하고,
    상기 종단 저항은, 상기 제 2 전원에 접속된 노드, 상기 제 1 신호 전송 라인과 상기 노드간에 접속된 제 1 종단 저항, 및 상기 노드와 상기 제 2 신호 전송 라인간에 접속된 제 2 종단 저항을 포함하며,
    상기 제 1 직렬 저항, 상기 제 2 직렬 저항, 상기 제 1 종단 저항, 및 상기 제 2 종단 저항은 실질적으로 동일한 저항값을 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  43. 제 36 항에 있어서,
    상기 제 1 집적 회로 칩은 집적 종단 저항 및 트랜지스터를 더 포함하고, 상기 집적 종단 저항 및 트랜지스터는 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인가에 직렬로 접속되며, 상기 집적 회로 저항은 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송라인의 특성 임피던스와 정합하는 저항값을 갖고, 상기 트랜지스터는 상기 제 1 수신기 회로가 상기 제 2 상보 신호를 감지할 때 턴온되고 상기 제 1 드라이버 회로가 상기 제 1 상보 신호를 상기 신호 전송 라인 쌍에 인가할 때 턴오프되는 것을 특징으로 하는 신호 전송 버스 시스템.
  44. 제 36 항에 있어서,
    상기 분기부는 버스 트랜시버 회로를 포함하고, 상기 버스 트랜시버 회로는,
    상기 제 1 신호 전송 라인과 상기 제 2 집적 회로 칩간에 접속된 제 1 분기 저항;
    상기 제 2 신호 전송 라인과 상기 제 2 집적 회로 칩간에 접속된 제 2 분기 저항;
    상기 제 1 분기 저항과 병렬로 접속된 제 1 분기 트랜지스터; 및
    상기 제 2 분기 저항과 병렬로 접속된 제 2 분기 트랜지스터를 구비하고,
    상기 제 1 분기 트랜지스터와 상기 제 2 분기 트랜지스터는 상기 제 2 드라이버 회로가 상기 제 2 상보 신호를 상기 신호 전송 라인 쌍에 인가할 수 있도록 턴온되고, 다른 시간에 턴오프되는 것을 특징으로 하는 신호 전송 버스 시스템.
  45. 제 44 항에 있어서,
    상기 제 1 분기 저항 및 상기 제 2 분기 저항은 4백 오옴 이상의 저항값을 각각 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  46. 제 44 항에 있어서,
    상기 분기부는 분기 전송 라인 쌍을 더 포함하고, 상기 분기 전송 라인 쌍은,
    상기 제 2 집적 회로 칩을 상기 제 1 분기 트랜지스터와 상기 제 1 분기 저항에 접속하는 제 1 분기 전송 라인; 및
    상기 제 2 집적 회로 칩을 상기 제 2 분기 트랜지스터와 상기 제 2 분기 저항에 접속하는 제 2 분기 전송 라인을 구비하고,
    상기 제 1 분기 전송 라인과 상기 제 2 분기 전송 라인은 상호 병렬이며 동일한 길이인 것을 특징으로 하는 신호 전송 버스 시스템.
  47. 제 46 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 제 1 집적 회로 칩, 고유의 상기 분기부, 및 고유의 상기 제 2 집적 회로 칩을 구비하며,
    상기 회로 기판은,
    상기 개별 유닛중 한 개의 신호 전송 라인 쌍에서 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 제 1 절연층;
    상기 개별 유닛중 또다른 한 개의 분기 전송 라인 쌍에서 상기 제 1 분기 전송 라인을 상기 제 2 분기 전송 라인으로부터 분리하는 제 2 절연층; 및
    상기 제 1 절연층 및 상기 제 2 절연층보다 각각 2배 이상 두껍고, 상기 개별 유닛중 상기 한 개의 신호 전송 라인 쌍을 상기 개별 유닛의 상기 또다른 한 개의 분기 전송 라인 쌍으로부터 분리하며, 제 3 절연층에 직각인 방향에서 볼 때 상기 개별 유닛의 상기 한 개의 신호 전송 라인 쌍은 상기 분기 전송 라인 쌍을 가로지르는, 상기 제 3 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  48. 제 36 항에 있어서,
    상기 상보 신호는 에너지를 가지며, 상기 에너지의 9/10 이상은 상기 분기부에 의해 전환되지 않고 상기 신호 전송 라인 쌍에 남겨지는 것을 특징으로 하는 신호 전송 버스 시스템.
  49. 제 36 항에 있어서,
    상기 회로 기판은 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  50. 제 36 항에 있어서,
    상기 회로 기판은 절연층을 구비하며, 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인은 상기 절연층상에 나란히 배치되는 것을 특징으로 하는 신호 전송 버스 시스템.
  51. 제 36 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고, 상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기제 1 집적 회로 칩, 고유의 상기 분기부, 및 고유의 상기 제 2 집적 회로 칩을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  52. 상보 신호가 신호 전송 라인 쌍에서 실질적으로 방해받지 않고 진행되도록 하는 한편 상기 신호 전송 라인 쌍에서 전송되는 상기 상보 신호를 감지하며, 상기 신호 전송 라인 쌍은 서로 병렬이며 동일한 길이를 갖는 제 1 신호 전송 라인과 제 2 신호 전송 라인을 구비하고, 분기 저항 쌍을 통하여 상기 신호 전송 라인 쌍에 접속되는 수신기 회로로서,
    상기 분기 저항 쌍을 통하여 상기 신호 전송 라인 쌍에 접속되는 한 쌍의 차동 입력 단자를 구비하며, 상기 상보 신호를 감지하고, 상기 상보 신호의 존재 유무를 나타내는 출력 신호를 발생하는 차동 증폭기; 및
    상기 차동 입력 단자간에 접속된 종단 트랜지스터를 포함하는 것을 특징으로 하는 수신기 회로.
  53. 제 52 항에 있어서,
    상기 수신기 회로는 전원으로부터 전력을 수신하고, 상기 종단 트랜지스터는 상기 차동 입력 단자중 한 개에 접속된 소스 전극, 상기 차동 입력 단자중 또다른 한 개에 접속된 드레인 전극, 및 상기 전원에 접속된 게이트 전극을 구비하는 전계효과 트랜지스터인 것을 특징으로 하는 수신기 회로.
  54. 상호 병렬이며 동일한 길이를 갖고 특성 임피던스를 갖는, 제 1 신호 전송 라인 및 제 2 신호 전송 라인을 갖는 신호 전송 라인 쌍;
    상기 신호 전송 라인 쌍의 한 끝부에서 상기 제 1 신호 전송 라인과 제 2 신호 전송 라인을 상호접속하며, 상기 제 1 신호 전송 라인과 제 2 신호 전송 라인의 특성 임피던스와 정합하는 저항값을 갖는 종단 저항;
    상기 신호 전송 라인 쌍의 또다른 끝부에 접속되며, 상기 상보 신호를 상기 신호 전송 라인 쌍에 인가하는 드라이버 회로;
    상기 드라이버 회로에 의해 공급되는 상보 신호의 일부를 상기 신호 전송 라인 쌍으로부터 전환하며, 상기 상보 신호의 전환된 부분은 상기 상보 신호가 상기 신호 전송 라인 쌍에서 실질적으로 방해받지 않고 진행될 정도로 작은, 상기 신호 전송 라인 쌍의 중간점에 배치된 한 개 이상의 분기부;
    각 상기 분기부에 대하여, 상기 분기부에 결합되며 상기 분기부에 의해 전환되는 상보 신호의 일부를 감지하는 수신기 회로; 및
    상기 신호 전송 라인 쌍, 상기 종단 저항, 상기 드라이버 회로, 상기 분기부, 및 상기 수신기 회로를 지지하는 회로 기판을 포함하고,
    한 개 이상의 상기 수신기 회로는,
    상기 분기부를 통하여 상기 신호 전송 라인 쌍에 접속되는 한 쌍의 차동 입력 단자를 구비하며, 상기 분기부에 의해 전환되는 상기 상보 신호의 일부를 감지하고, 상기 상보 신호의 존재 유무를 나타내는 출력 신호를 발생하는 차동 증폭기; 및
    상기 차동 입력 단자간에 접속된 종단 트랜지스터를 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  55. 제 54 항에 있어서,
    한 개 이상의 상기 수신기 회로에서, 상기 종단 트랜지스터는 60기가헤르츠 이상의 컷오프 주파수, 및 저항을 갖고, 상기 차동 증폭기는 상기 종단 트랜지스터의 저항과 결합하여 많아도 백 피코세컨드의 시상수를 발생시키는 입력 커패시턴스를 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  56. 제 54 항에 있어서,
    상기 분기부는,
    상기 수신기 회로와 상기 제 1 신호 전송 라인간에 접속된 제 1 분기 저항; 및
    상기 수신기 회로와 상기 제 2 신호 전송 라인간에 접속된 제 2 분기 저항을 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  57. 제 56 항에 있어서,
    상기 제 1 분기 저항 및 제 2 분기 저항은 4백 오옴 이상의 저항값을 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  58. 제 56 항에 있어서,
    상기 분기부는 분기 전송 라인 쌍을 더 포함하고, 상기 분기 전송 라인 쌍은,
    상기 제 1 분기 저항을 상기 수신기 회로에 접속하는 제 1 분기 전송 라인; 및
    상기 제 2 분기 저항을 상기 수신기 회로에 접속하는 제 2 분기 전송 라인을 구비하며, 상기 제 1 분기 전송 라인과 상기 제 2 분기 전송 라인은 동일한 길이이며 상호 병렬인 것을 특징으로 하는 신호 전송 버스 시스템.
  59. 제 58 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 드라이버 회로, 고유의 상기 분기부, 및 고유의 상기 수신기 회로를 구비하며,
    상기 회로 기판은,
    상기 개별 유닛중 한 개의 신호 전송 라인 쌍에서 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 제 1 절연층;
    상기 개별 유닛중 또다른 한 개의 분기 전송 라인 쌍에서 상기 제 1 분기 전송 라인을 상기 제 2 분기 전송 라인으로부터 분리하는 제 2 절연층; 및
    상기 제 1 절연층 및 상기 제 2 절연층보다 각각 2배 이상 두껍고, 상기 개별 유닛중 상기 한 개의 신호 전송 라인 쌍을 상기 개별 유닛의 상기 또다른 한 개의 분기 전송 라인 쌍으로부터 분리하며, 제 3 절연층에 직각인 방향에서 볼 때 상기 개별 유닛의 상기 한 개의 신호 전송 라인 쌍은 상기 개별 유닛의 상기 또다른 한 개의 분기 전송 라인 쌍을 가로지르는, 상기 제 3 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  60. 제 54 항에 있어서,
    상기 상보 신호는 에너지를 가지며, 상기 에너지의 9/10 이상은 상기 분기부에 의해 전환되지 않고 상기 신호 전송 라인 쌍에 남겨지는 것을 특징으로 하는 신호 전송 버스 시스템.
  61. 제 54 항에 있어서,
    상기 회로 기판은 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  62. 제 54 항에 있어서,
    상기 회로 기판은 절연층을 구비하고, 상기 제 1 신호 전송 라인 및 제 2 신호 전송 라인은 상기 절연층상에 나란히 배치되는 것을 특징으로 하는 신호 전송 버스 시스템.
  63. 제 54 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 드라이버 회로, 고유의 상기 분기부, 및 고유의 상기 수신기 회로를 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  64. 상호 병렬이며 동일한 길이를 갖고 특성 임피던스를 갖는, 제 1 신호 전송 라인 및 제 2 신호 전송 라인을 갖는 신호 전송 라인 쌍;
    상기 신호 전송 라인 쌍의 한 끝부에서 상기 제 1 신호 전송 라인과 제 2 신호 전송 라인을 상호접속하며, 상기 제 1 신호 전송 라인과 제 2 신호 전송 라인의 특성 임피던스와 정합하는 저항값을 갖는 종단 저항;
    제 1 상보 신호를 상기 신호 전송 라인 쌍에 인가하는 제 1 드라이버 회로, 및 상기 신호 전송 라인 쌍으로부터 수신되는 제 2 상보 신호를 감지하는 제 1 수신기 회로를 포함하고, 상기 신호 전송 라인 쌍의 또다른 끝부에 접속되는 제 1 집적 회로 칩;
    상기 제 1 상보 신호가 상기 신호 전송 라인 쌍에서 실질적으로 방해받지 않고 진행될 수 있게 하는 한편, 상기 제 2 상보 신호를 상기 신호 전송 라인 쌍에 인가하는 제 2 드라이버 회로, 상기 신호 전송 라인 쌍의 상기 제 1 상보 신호를 감지하는 제 2 수신기 회로를 포함하는 한 개 이상의 제 2 집적 회로 칩;
    상기 제 2 집적 회로 칩 각각에 대하여, 상기 제 2 집적 회로 칩을 상기 신호 전송 라인 쌍의 중간점에 접속하는 분기부; 및
    상기 신호 전송 라인 쌍, 상기 종단 저항, 상기 제 1 집적 회로 칩, 상기 제 2 집적 회로 칩, 및 상기 분기부를 지지하는 회로 기판을 포함하며,
    상기 제 2 수신기 회로는,
    상기 분기부를 통하여 상기 신호 전송 라인 쌍에 접속되는 한 쌍의 차동 입력 단자를 구비하며, 상기 제 1 상보 신호를 감지하고, 상기 제 1 상보 신호의 존재 유무를 나타내는 출력 신호를 발생하는 차동 증폭기; 및
    상기 차동 입력 단자간에 접속된 종단 트랜지스터를 포함하는 것을 특징으로 하는 신호 전송 버스 시스템.
  65. 제 64 항에 있어서,
    상기 제 1 집적 회로 칩은 집적 종단 저항 및 트랜지스터를 더 포함하고, 상기 집적 종단 저항과 트랜지스터는 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인간에 직렬로 접속되며, 상기 집적 종단 저항은 상기 제 1 신호 전송 라인과 상기 제 2 신호 전송 라인의 특성 임피던스와 정합하는 저항값을 갖고,
    상기 트랜지스터는, 상기 제 1 수신기 회로가 상기 제 2 상보 신호를 감지할 때 턴온되며, 상기 제 1 드라이버 회로가 상기 제 1 상보 신호를 상기 신호 전송 라인 쌍에 인가할 때 턴오프되는 것을 특징으로 하는 신호 전송 버스 시스템.
  66. 제 64 항에 있어서,
    상기 제 2 수신기 회로에서, 상기 종단 트랜지스터는 60기가헤르츠 이상의 컷오프 주파수, 및 저항을 갖고,
    상기 차동 증폭기는, 상기 종단 트랜지스터의 저항과 결합하여 많아도 백 피코세컨드의 시상수를 발생시키는 입력 커패시턴스를 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  67. 제 64 항에 있어서,
    상기 분기부는 버스 트랜시버 회로를 포함하고, 상기 버스 트랜시버 회로는,
    상기 제 1 신호 전송 라인과 상기 제 2 집적 회로 칩간에 접속된 제 1 분기 저항;
    상기 제 2 신호 전송 라인과 상기 제 2 집적 회로 칩간에 접속된 제 2 분기 저항;
    상기 제 1 분기 저항과 병렬로 접속된 제 1 분기 트랜지스터; 및
    상기 제 2 분기 저항과 병렬로 접속된 제 2 분기 트랜지스터를 구비하고,
    상기 제 1 분기 트랜지스터와 상기 제 2 분기 트랜지스터는 상기 제 2 드라이버 회로가 상기 제 2 상보 신호를 상기 신호 전송 라인 쌍에 인가할 수 있도록 턴온되고, 다른 시간에 턴오프되는 것을 특징으로 하는 신호 전송 버스 시스템.
  68. 제 67 항에 있어서,
    상기 제 1 분기 저항 및 상기 제 2 분기 저항은 4백 오옴 이상의 저항값을각각 갖는 것을 특징으로 하는 신호 전송 버스 시스템.
  69. 제 67 항에 있어서,
    상기 분기부는 분기 전송 라인 쌍을 더 포함하고, 상기 분기 전송 라인 쌍은,
    상기 제 2 집적 회로 칩을 상기 제 1 분기 트랜지스터에 접속하는 제 1 분기 전송 라인; 및
    상기 제 2 집적 회로 칩을 상기 제 2 분기 트랜지스터와 상기 제 2 분기 저항에 접속하는 제 2 분기 전송 라인을 구비하며, 상기 제 1 분기 전송 라인과 상기 제 2 분기 전송 라인은 동일한 길이이며 상호 병렬인 것을 특징으로 하는 신호 전송 버스 시스템.
  70. 제 69 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 제 1 집적 회로 칩, 고유의 상기 분기부, 및 고유의 상기 제 2 집적 회로 칩을 구비하고,
    상기 회로 기판은,
    상기 개별 유닛중 한 개의 신호 전송 라인 쌍에서 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 제 1 절연층;
    상기 개별 유닛중 또다른 한 개의 분기부의 분기 전송 라인 쌍에서 상기 제 1 분기 전송 라인을 상기 제 2 분기 전송 라인으로부터 분리하는 제 2 절연층; 및
    상기 제 1 절연층 및 상기 제 2 절연층보다 각각 2배 이상 두껍고, 상기 개별 유닛중 상기 한 개의 신호 전송 라인 쌍을 상기 개별 유닛의 상기 또다른 한 개의 분기 전송 라인 쌍으로부터 분리하며, 제 3 절연층에 직각인 방향에서 볼 때 상기 개별 유닛의 상기 한 개의 신호 전송 라인 쌍은 상기 개별 유닛의 상기 또다른 한 개의 분기 전송 라인 쌍을 가로지르는, 상기 제 3 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  71. 제 64 항에 있어서,
    상기 상보 신호는 에너지를 가지며, 상기 에너지의 9/10 이상은 상기 분기부에 의해 전환되지 않고 상기 신호 전송 라인 쌍에 남겨지는 것을 특징으로 하는 신호 전송 버스 시스템.
  72. 제 64 항에 있어서,
    상기 회로 기판은 상기 제 1 신호 전송 라인을 상기 제 2 신호 전송 라인으로부터 분리하는 절연층을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
  73. 제 64 항에 있어서,
    상기 회로 기판은 절연층을 구비하며, 상기 제 1 신호 전송 라인과 상기 제2 신호 전송 라인은 상기 절연층상에 나란히 배치되는 것을 특징으로 하는 신호 전송 버스 시스템.
  74. 제 64 항에 있어서,
    동일한 상기 회로 기판을 공유하는 복수의 개별 유닛을 포함하고,
    상기 개별 유닛 각각은 고유의 상기 신호 전송 라인 쌍, 고유의 상기 종단 저항, 고유의 상기 제 1 집적 회로 칩, 고유의 상기 분기부, 및 고유의 상기 제 2 집적 회로 칩을 구비하는 것을 특징으로 하는 신호 전송 버스 시스템.
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