JP4399190B2 - 表示パネル駆動装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル(以下、“PDP”と称する)や、エレクトロルミネセンス(以下、“EL”と称する)パネル等の表示パネルを駆動する表示パネルの駆動装置等に関する。
【0002】
【従来の技術】
現在、いわゆる壁掛型テレビとして、PDP、EL等の如き自発光型の平面表示パネルを用いた薄型ディスプレイ装置が製品化されており、例えば、PDPを用いた薄型ディスプレイ装置における表示パネル駆動装置として特許文献1に示すような技術が開示されている。ここで、特許文献1に開示された表示パネル駆動装置の概略構成を図1のブロック図に示す。
【0003】
同図において、表示パネルであるPDP10は、X電極及びY電極の1対にて1画面の各行(第1行〜第n行)に対応した行電極対を為す行電極X1〜Xn及び行電極Y1〜Ynを備えている。更に、PDP10には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間層を挟んで、1画面の各列(第1列〜第m列)に対応した列電極Z1〜Zmが形成されている。尚、1対の行電極対(Xi,Yi)と1つの列電極Zjとの交差部には1つの放電セルC(i,j)が形成されている。
【0004】
PDP10の各々の電極は、列電極駆動回路20、行電極駆動回路30又は40に接続されており、これらの電極駆動回路は、駆動制御回路50からの指令によって駆動制御される。
図1に示される表示パネル駆動装置の概略動作を説明すれば次のようになる。
先ず、行電極駆動回路30は、図2に示されるが如き正電圧のリセットパルスRPyを発生してこれを行電極Y1〜Ynの各々に同時に印加する。これと同時に、行電極駆動回路40は、負電圧のリセットパルスRPxを発生してこれを全ての行電極X1〜Xnに同時に印加する。
【0005】
これらのリセットパルスRPx及びRPyの同時印加により、PDP10の全ての放電セルが放電励起され荷電粒子が発生する。この放電の終息後、全放電セルの誘電体層には一様に、所定量の壁電荷が形成されることになる。因みに、かかる処理行程をリセット行程と称する。
リセット行程の終了後、列電極駆動回路20は、画面の第1行〜第n行の各々に対応した画素データに応じた画素データパルスDP1〜DPnを生成する。そして、これらの画素データパルスを図2に示されるが如く順次列電極Z1〜Zmに印加して行く。一方、行電極駆動回路30は、画素データパルスDP1〜DPn各々の印加タイミングに応じて負電圧の走査パルスSPを生成する。そして、これを図2に示されるタイミングで、順次行電極Y1〜Ynへと印加して行く。
【0006】
上記の走査パルスSPが印加された行電極に属する放電セルの内、更に、正電圧の画素データパルスDPが同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスSPが印加されたものの正電圧の画素データパルスDPが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。このとき、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。因みに、かかる処理行程をアドレス行程と称する。
【0007】
アドレス行程が終了すると、行電極駆動回路30は、図2に示されるが如く、正電圧のサスティンパルスIPYを連続して行電極Y1〜Yn の各々に印加する。これと共に、行電極駆動回路40は、かかるサスティンパルスIPYの印加タイミングとずれたタイミングで、正電圧のサスティンパルスIPXを連続して行電極X1〜Xnの各々に印加する。かかるサスティンパルスIPX及びIPYが交互に印加されている期間に亘り、上記壁電荷が残留したままとなっている発光放電セルは、放電発光を繰り返してその発光状態を維持する。因みに、かかる処理行程をサスティン行程と称する。
【0008】
そして、図1に示された表示パネル駆動装置においては、以上に説明した一連の処理行程が、表示映像のサブフィルード毎に繰り返される。
なお、図1の駆動制御回路50は、同装置に供給される映像信号に含まれる同期タイミングに基づいて、図2に示されるが如き各種の駆動パルスを生成する為の各種スイッチング信号を生成する。そして、これらスイッチング信号を列電極駆動回路20、行電極駆動回路30及び40の各々に供給する。即ち、列電極駆動回路20、行電極駆動回路30及び40の各々は、駆動制御回路50から供給されるスイッチング信号に応じて、図2に示される各種駆動パルスを生成するのである。
【0009】
以上説明した各々の電極駆動回路の内部には、リセットパルスRPYや、サスティンパルスIPX、IPYなど各種の駆動パルスを生成するパルス生成回路が、各行乃至各列の各々の電極毎に設けられている。そして、これらのパルス生成回路は、何れも、インダクタLとキャパシタCから成るLC共振回路によるキャパシタの充放電を利用して、上記の各種駆動パルスを生成する。
【0010】
すなわち、PDP10上に形成される放電セルC(i,j)が容量性の負荷であることに注目して、これに誘導性素子であるインダクタ、及び電力回収用のキャパシタを組み合わせて共振回路を形成するのである。そして、FET等のスイッチング素子を上記の駆動制御回路50から供給されるスイッチング信号に応じて開閉して、かかる共振回路を所定のタイミングで励振することにより所望の駆動パルスを発生させる。
【0011】
以上説明した如く、従来の表示パネル駆動装置では、1フィルード或いは1サブフィルードの映像表示を開始するリセット処理行程において、表示画面の全面書込み放電、或いは、全面消去放電などのリセット放電処理が為される。すなわち、かかるリセット放電によって、パネル上の全ての放電セルにおける壁電荷の状態が初期化され、それ以降のアドレス行程におけるデータの書込みに備える訳である。
【0012】
しかしながら、表示パネル駆動装置の電源が切断される際などの過渡時においては、装置内各部の回路に供給される電圧値が低下して、以上説明した各種放電状態の制御が困難となる場合が発生する。例えば、サブフィールド・シーケンスの途中で装置電源が切断され、駆動シーケンスが中断された場合、パネル上の放電セル内に多くの電荷が残留したまま装置が放置される事態も発生し得る。このような場合、次に装置の電源を投入すると、放電セルに残留していた多量の電荷が、各々の電極駆動回路に流入して各電極駆動回路の動作を不安定にさせるおそれがある。
【0013】
【特許文献1】
特開2000−155557号公報
【0014】
【発明が解決しようとする課題】
本発明は、かかる問題を解決するために為されたものであり、本発明が解決しようとする課題には、例えば、放電セルに残留した電荷によって生じる電源投入時の誤動作を防止し得る表示パネル駆動装置を提供することが一例として挙げられる。
【0015】
【課題を解決するための手段】
本発明は、複数の行電極対と、前記複数の行電極対に交叉して配列された複数の列電極と、前記行電極対と前記列電極との交点の各々に配置された容量性発光素子からなる表示パネルと、前記行電極対を構成する各々の行電極を基準電位に選択的に接続するスイッチング回路を含む行電極駆動回路と、前記列電極を前記基準電位に選択的に接続するスイッチング回路を含む列電極駆動回路と、を有する表示パネル駆動装置であって、前記行電極駆動回路及び前記列電極駆動回路の少なくとも1つは、前記スイッチング回路と並列に接続されて、電流制限素子を介して前記スイッチング回路の迂回路を選択的に形成する迂回スイッチング回路を含み、前記迂回スイッチング回路は、表示パネル駆動装置における電源投入直後の所定期間内にのみ前記迂回路を形成し、前記スイッチング回路は前記所定期間経過後に前記行電極又は前記列電極を前記基準電位に選択的に接続することを特徴とする。
【0016】
【発明の実施の形態】
図3は、本発明に基づく表示パネル駆動装置の構成を示すブロック図である。同図において、表示パネルであるPDP10は、X電極及びY電極の1対にて1画面の各行(第1行〜第n行)に対応した行電極対を為す行電極X1〜Xn、及び行電極Y1〜Ynを備えている。更に、PDP10には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間層を挟んで1画面の各列(第1列〜第m列)に対応した列電極Z1〜Zmが形成されている。なお、1対の行電極対(Xi,Yi)と1つの列電極Zjとの交差部には1つの放電セルC(i,j)が形成されている。
【0017】
PDP10における電極の各々は、列電極駆動回路21、行電極駆動回路31又は41に接続されており、これらの電極駆動回路は、駆動制御回路50からの指令によって駆動制御される。
行電極駆動回路31は、前述のリセットパルスやサスティンパルス等の種々の駆動パルスを生成して、これらのパルスを所定のタイミングで行電極Y1〜Ynの各々に印加する。同様に、行電極駆動回路41も種々の駆動パルスを生成して、これらのパルスを所定のタイミングで行電極X1〜Xnの各々に印加する。また、列電極駆動回路21は、画面の第1行〜第n行の各々に対応した画素データに応じた画素データパルを生成し、これらの画素データパルスを順次列電極Z1〜Zmに印加する。
【0018】
そして、行電極駆動回路31及び41、列電極駆動回路21の各々の内部には、各種の駆動パルスを生成するパルス生成回路が各行及び各列の電極毎に設けられている。
駆動制御回路50は、表示パネル駆動装置に供給された映像信号の同期タイミングに基づいて、上記の各種駆動パルスを制御する為の各種のスイッチング信号を生成する。そして、これらのスイッチング信号を列電極駆動回路21、行電極駆動回路31及び41の各々の内部に設けられているパルス生成回路に供給する。
【0019】
次に、本発明に基づく表示パネル駆動装置の原理について説明する。
列電極駆動回路21、行電極駆動回路31及び41の各々の内部において、PDP10の列電極Z1〜Zm毎、或いは、行電極X1〜Xn及び行電極Y1〜Yn毎に設けられているパルス生成回路の出力部の概略構成を図4に示す。
同図に示される如く、何れの電極駆動回路に内蔵されるパルス生成回路においても、当該回路に接続されている各電極を基準電位のアース電位(0[V])に接続するスイッチング素子FET1が必ず具備されている。本発明は、かかるFET1と並列に、スイッチング素子FET2と電流制限素子ILIMの直列回路を設けたことを特徴としている。
【0020】
例えば、表示パネル駆動装置における電源切断によって表示パネルの駆動シーケンスが中断され、PDP10の放電セルC(i,j)に電荷Q0が帯電残留したままであると仮定する。その後、電源の再投入が為されると表示パネルの駆動シーケンスが再び実行されるが、電源投入直後に実行されるリセット行程において、例えば、図5Aのタイムチャートに示されるようなタイミングでFET1がオンになる場合を想定する。
【0021】
このとき、残留電荷Q0によって、放電セルC(i,j)からFET1には、
i1={Q0/C(i,j)}/r
なる放電電流が流れることになる。因みに、上式において、Q0/C(i,j)は、残留電荷Q0によって放電セルC(i,j)に誘起される電圧であり、rは、FET1のオン時の直流抵抗を表している。
【0022】
一般に、FETをはじめとして半導体によるスイッチング素子のオン時の直流抵抗は極めて低い値を示す。このため、放電電流i1の値が過大となり、FET1に許容される電流値を超えるおそれが生じる。
そこで、FET1と並列に、スイッチング素子FET2と電流制限素子ILIMを直列にした回路を設け、FET1をオンにする直前に、図5Bに示されるようなタイミングでFET2のオン/オフ制御を行うのである。
【0023】
この場合、放電セルC(i,j)の残留電荷Q0によってFET2に流れる放電電流i2は、
i2={Q0/C(i,j)}/(R+r)
となる。
上式においてRは、電流制限素子ILIMの直流抵抗値を示すものとする。そして、かかるRの値を自在に調整し得るものと仮定すれば、
R ≫ r
となるように、その値を予め設定することによって、FET2に流れる放電電流i2の値は、
i2 ≪ i1
となる。即ち、これによってi2の値をFET2における所定の許容電流値以下に制限することができるのである。
【0024】
FET2とILIMの直列回路によって、放電セルC(i,j)からの残留電荷の放電が開始されると、放電セルの端子電圧は、残留電荷の喪失に伴って急速に低下する。それ故、図5Bのタイムチャートに示される如く、放電セルの残量電荷が十分に小さくなると推定される時間Tの経過後に、FET2に代わりFET1をオンにしても、その時の放電電流i1の値を所定値以下に抑えることができる。
【0025】
すなわち、以上説明した構成を用いることによって、放電セルに残留した電荷の影響を除去することが可能となり、表示パネル駆動装置の電源投入時における誤動作等の障害を防止することができる。
なお、図4における電流制限素子ILIMは、抵抗素子に限定されるものではなく、例えば、バリスタやサーミスタ等の半導体素子を用いても良い。
【0026】
次に、図3に示される行電極駆動回路31及び41、列電極駆動回路21の各々の内部に設けられているパルス生成回路の具体的な構成を、図6に示される回路図を参照しつつ説明する。
なお、図6に示される回路は、本発明の1つの実施例を示すものであって、本発明の実施の形態がかかる回路構成に限定されるものでないことは言うまでもない。
【0027】
また、図6に示される回路は、PDP10上の1つの放電セル、即ち、1の行電極対と1の列電極に関するパルス生成回路の構成を表すものである。従って、行電極駆動回路31及び41、列電極駆動回路21の各々の内部には、図6に示されるパルス生成回路が、PDP10における第1行〜第n行の各行毎、及び第1列〜第m列の各列毎に設けられているものとする。
【0028】
先ず、図6の行電極駆動回路31(Y電極駆動回路)に含まれるパルス生成回路の構成について説明を行う。
同図において、直流電源+Vsの正側端子は、スイッチSYBの一端に接続されており、その負側端子は、アース電位(0[V])に接続されている。
一方、スイッチSYBの他端は、スイッチSYG、スイッチSYK、抵抗R4とスイッチSYTの直列枝、抵抗R2とスイッチSYR及び直流電源+Vrの直列枝のそれぞれの一端、及び直列枝U3Yと直列枝D4Y各々の一端に接続されている。因みに、直列枝U3Yとは、インダクタL3、ダイオードD3、及びスイッチSYUから成る直列回路をいう。同様に、直列枝D4Yとは、インダクタL4、ダイオードD4、及びスイッチSYDから成る直列回路をいう。
【0029】
一方、スイッチSYGの他端、抵抗R4とスイッチSYTの直列枝の他端、抵抗R2とスイッチSYR及び直流電源+Vrの直列枝の他端は、それぞれアース電位に接続されている。
また、直列枝U3Y、直列枝D4Y各々の他端は共にキャパシタC2の一端に接続されており、キャパシタC2の他端は、アース電位に接続されている。因みに、直列枝U3Y、直列枝D4Y、及びキャパシタC2からなる部分が、行電極駆動回路31に含まれるパルス生成回路において共振回路を構成している。
【0030】
一方、スイッチSYKの他端は、抵抗R3とスイッチSYO及び直流電源−Vofsの直列枝の一端、直流電源+Vhの負側端子、及びスイッチSLの一端に接続されている。そして、直流電源+Vhの正側端子は、スイッチSHの一端に接続されており、直流電源−Vofsの正側端子はアース電位に接続されている。
【0031】
また、スイッチSLの他端、及びスイッチSHの他端は、ともに接続ラインY11に接続されている。なお、接続ラインY11は、PDP10のY行電極に至るパルス信号の出力端子であり、Y行電極を介して、PDP10における放電セルC(i,j)の容量成分が接続されることになる。
次に、図6の行電極駆動回路41(X電極駆動回路)に含まれるパルス生成回路の構成について説明を行う。
【0032】
同図において、直流電源+Vsの正側端子は、スイッチSXBの一端に接続されており、その負側端子は、アース電位(0[V])に接続されている。
一方、スイッチSXBの他端は、スイッチSXG、スイッチSXK、及び直列枝U1Xと直列枝D2X各々の一端に接続されている。因みに、直列枝U1Xとは、インダクタL1、ダイオードD1、及びスイッチSXUから成る直列回路をいう。同様に、直列枝D2Xとは、インダクタL2、ダイオードD2、及びスイッチSXDから成る直列回路をいう。なお、直列枝U1X、直列枝D2X各々の他端は共にキャパシタC1の一端に接続されており、キャパシタC1の他端は、アース電位に接続されている。因みに、直列枝U1X、直列枝D2X、及びキャパシタC1からなる部分が、行電極駆動回路31に含まれるパルス生成回路において共振回路を構成している。
【0033】
一方、スイッチSXGの他端はアース電位に接続されており、スイッチSXKの他端は、抵抗R1とスイッチSXR及び直流電源−Vrの直列枝、及び接続ラインX11に接続されている。なお、直流電源−Vrの正側端子は、アース電位に接続されている。
接続ラインX11は、PDP10のX行電極に至るパルス信号の出力端子であり、X行電極を介してPDP10における放電セルC(i,j)の容量成分が接続される。
【0034】
次に、図6の列電極駆動回路21(Z電極駆動回路)に含まれるパルス生成回路の構成について説明を行う。
同図において、直流電源+Vaの正側端子は、スイッチSABの一端に接続されており、その負側端子は、アース電位(0[V])に接続されている。
一方、スイッチSABの他端は、スイッチSBの一端、及び直列枝U5Aと直列枝D6A各々の一端に接続されている。因みに、直列枝U5Aとは、インダクタL5、ダイオードD5、及びスイッチSAUから成る直列回路をいう。同様に、直列枝D6Aとは、インダクタL6、ダイオードD6、及びスイッチSADから成る直列回路をいう。なお、直列枝U5A、直列枝D6A各々の他端は共にキャパシタC3の一端に接続されており、キャパシタC3の他端は、アース電位に接続されている。因みに、直列枝U5A、直列枝D6A、及びキャパシタC3からなる部分が、列電極駆動回路21に含まれるパルス生成回路において共振回路を構成している。
【0035】
一方、スイッチSBの他端は、スイッチSGの一端、及び接続ラインZ11に接続されており、スイッチSGの他端は、アース電位に接続されている。
なお、接続ラインZ11は、PDP10の列電極(Z電極)に至るパルス信号の出力端子であり、列電極を介してPDP10における放電セルC(i,j)の容量成分が接続されている。
【0036】
また、PDP10の放電セルにおけるX、Y、Zの各電極間に形成される静電容量については、それぞれX−Y電極間をCxy、Z−X電極間をCzx、Z−Y電極間をCzyと定めるものとする。
次に、図6に示されるパルス生成回路の動作について、図7のタイムチャートを参照しつつ説明を行う。
【0037】
なお、図6の各回路に含まれるスイッチング素子は、例えば、FETのドレイン端子とソース端子間を利用して構成しても良いし、その他の半導体素子を用いて構成しても良い。因みに、FETを用いた場合は、FETのゲート端子に印加される制御信号によって、当該スイッチング素子のオン/オフ制御が為されるものとする。
【0038】
また、図6に示されるスイッチング素子は、全て図3の駆動制御回路50から供給される制御信号によって、そのオン/オフ状態が制御されるものとする。しかしながら、図7のタイムチャートにおいては、説明を簡明にすべく、駆動制御回路50から供給される各種制御信号の記載は省略し、単に各スイッチング素子のオン/オフ状態の変化のみを時系列的に示すものとする。
【0039】
なお、以下の説明において、各スイッチング素子の名称は全て、例えば、SYKのようにその符号名のみを表記するものとし、同様に、他のキャパシタやインダクタ等の素子についても、例えばC2、L3のようにその符号のみをもって表すものとする。
図7のタイムチャートに示されるt0なる時点で表示パネル駆動装置の電源が投入されたものと想定する。表示パネル駆動装置の動作シーケンスは、先ず、リセット行程に入り、電源投入から所定時間経過後の時点t1において、行電極駆動回路31(Y電極駆動回路)のSYK、SYT、及び行電極駆動回路41(X電極駆動回路)のSXKがオンとなる。なお、行電極駆動回路31のSLは、時点t1までに既にオンとなっているものと仮定する。
【0040】
SYKとSXKがオンとなることにより、行電極駆動回路31及び41の各々が、それぞれ接続ラインX11及びY11を介して、X行電極とY行電極の各々に接続される。つまり、PDP10の放電セルの電極間容量Cxyが行電極駆動回路31及び41に接続されることになる。これと同時に、行電極駆動回路31のSYTもオンになるので、電極間容量Cxyに電荷が残留していた場合、かかる残留電荷は、R4とSYTの直列回路を介してアースに放電される。因みに、この場合の放電電流の値は、R4の抵抗値を予め調整することによって所定の許容範囲内に収めることが可能である。
【0041】
その後、時点t2において、行電極駆動回路31のSYTがオフ、SYGがオン、行電極駆動回路41のSXGがオンとなって、SXG及びSYGを介してX行電極及びY行電極が直接にアース電位に接続される。なお、t2の時点においては、既に、放電セルの大部分の残留電荷がR4とSYTの直列回路を介して放電済みであるので、SXGとSYGには、その許容値を超えた放電電流が流れるおそれはない。
【0042】
以上の説明では、電源投入直後におけるシーケンスのみを述べたが、例えば、行電極駆動回路31から出力されるリセットパルスRPyの立ち下がり時において、SYTを一時的にオンにする制御を行うようにしてもよい。これによって、R4とSYTの直列回路を、リセットパルスRPyの立ち下がりを緩やかにする、いわゆるソフトダウン回路として利用することも可能である。
【0043】
次に、本発明による表示パネル駆動装置の第2の実施例を図8に示す。
第2の実施例は、第1の実施例における行電極駆動回路31(Y行電極駆動回路)のSYGと並列に設けたSYTとR4との直列回路に相当する回路を、行電極駆動回路41(X行電極駆動回路)側に設けたものである。即ち、行電極駆動回路41のSXGと並列に、SXTとR5との直列回路を設け、この直列回路をもって、前述したSYTとR4との直列回路と同様の動作を行わせるものである。
【0044】
従って、かかる相違点を除けば、本実施例の回路構成、及び回路動作は、第1の実施例と同様であるので、その回路構成、及び回路動作に関する説明は割愛する。
次に、本発明による表示パネル駆動装置の第3の実施例を図9に示す。
第3の実施例は、第1の実施例、又は第2の実施例に加えて、列電極駆動回路21(Z電極駆動回路)のSGと並列に、SATとR6からなる直列回路を設けたものである。
【0045】
すなわち、第1及び第2の実施例では、Y行電極若しくはX行電極の駆動回路側に、X−Y電極間容量の残留電荷をバイパスさせるスイッチング素子と電流制限素子の直列回路を設けたが、本実施例では、更に、列電極駆動回路側にも電極間容量の残留電荷をバイパスさせる回路を設けたものである。
従って、かかる相違点を除けば、本実施例の回路構成、及び回路動作は、第1の実施例と同様であるので、その回路構成、及び回路動作に関する説明は割愛する。
【図面の簡単な説明】
【図1】図1は、従来のPDPによる表示パネル駆動装置の概要構成を示すブロック図である。
【図2】図2は、図1の装置における各種駆動パルスの印加タイミングを示すタイムチャートである。
【図3】図3は、本発明による表示パネル駆動装置の概要構成を示すブロック図である。
【図4】図4は、本発明の原理を説明する回路概略図である。
【図5】図5は、本発明の原理を説明するタイムチャートである。
【図6】図6は、本発明の第1の実施例を示す回路図である。
【図7】図7は、図6の回路における動作の概略を示すタイムチャートである。
【図8】図8は、本発明の第2の実施例を示す回路図である。
【図9】図9は、本発明の第3の実施例を示す回路図である。
【符号の説明】
10 … PDP表示パネル、又はパネル上の放電セル
20,21 … 列電極駆動回路
30,31 … 行電極駆動回路(Y行電極)
40,41 … 行電極駆動回路(X行電極)
50 … 駆動制御回路
Claims (4)
- 複数の行電極対と、前記複数の行電極対に交叉して配列された複数の列電極と、前記行電極対と前記列電極との交点の各々に配置された容量性発光素子からなる表示パネルと、前記行電極対を構成する各々の行電極を基準電位に選択的に接続するスイッチング回路を含む行電極駆動回路と、前記列電極を前記基準電位に選択的に接続するスイッチング回路を含む列電極駆動回路と、を有する表示パネル駆動装置であって、
前記行電極駆動回路及び前記列電極駆動回路の少なくとも1つは、前記スイッチング回路と並列に接続されて、電流制限素子を介して前記スイッチング回路の迂回路を選択的に形成する迂回スイッチング回路を含み、
前記迂回スイッチング回路は、表示パネル駆動装置における電源投入直後の所定期間内にのみ前記迂回路を形成し、前記スイッチング回路は前記所定期間経過後に前記行電極又は前記列電極を前記基準電位に選択的に接続することを特徴とする表示パネル駆動装置。 - 前記基準電位は、アース電位であることを特徴とする請求項1に記載の表示パネル駆動装置。
- 前記電流制限素子は、抵抗素子であることを特徴とする請求項1に記載の表示パネル駆動装置。
- 前記行電極駆動回路及び前記列電極駆動回路の各々は、共振に基づく電位遷移回路を構成していることを特徴とする請求項1に記載の表示パネル駆動装置
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