JP3556108B2 - Pdpの駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル(以下、PDPと称する)の駆動方法に関する。
【0002】
【従来の技術】
PDPは、周知の如く、薄型の平面表示装置として種々の研究がなされており、その1つにマトリクス表示方式のPDPが知られている。
図1は、かかるPDPを含んだPDP駆動装置の構成を示す図である。
図1において、PDP1には、X及びYの1対にて1画面の各行(第1行〜第n行)に対応した行電極対を為す行電極Y1〜Yn及び行電極X1〜Xnが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、1画面の各列(第1列〜第m列)に対応した列電極を為す列電極D1〜Dmが形成されている。この際、1組の行電極対と1つの列電極との交叉部に、1画素に対応した放電セルが形成される。
【0003】
アドレスドライバ2は、映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスに変換し、これを1行分毎に、上記列電極D1〜Dmに印加する。X行電極ドライバ3は、各放電セルの残留壁電荷量を初期化する為のリセットパルス、後述するが如き発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極X1〜Xnに印加する。
【0004】
Y行電極ドライバ4は、上記X行電極ドライバ3と同様に、各放電セルの残留壁電荷量を初期化する為のリセットパルス、発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Y1〜Ynに印加する。更に、Y行電極ドライバ4は、放電セル内に発生した荷電粒子を再形成させる為のプライミングパルス、並びに各放電セルに対し画素データパルスに応じた電荷量を形成せしめて上記発光放電セル又は非発光放電セルの設定を行う為の走査パルスSPを発生し、これらを行電極Y1〜Ynに印加する。
【0005】
図2はX行電極ドライバ3及びY行電極ドライバ4の具体的構成を電極Xj及び電極Yjについて示している。電極Xjは電極X1〜Xnのうちの第j行の電極であり、電極Yjは電極Y1〜Ynのうちの第j行の電極である。電極XjとYjとの間はコンデンサC0として作用するようになっている。
X行電極ドライバ3においては、2つの電源B1,B2が備えられている。電源B1は電圧Vs1(例えば、170V)を出力し、電源B2は電圧Vr1(例えば、190V)を出力する。電源B1の正端子はスイッチング素子S3を介して電極Xjへの接続ライン11に接続され、負端子はアース接続されている。接続ライン11とアースとの間にはスイッチング素子S4が接続されている他、スイッチング素子S1、ダイオードD1及びコイルL1からなる直列回路と、コイルL2、ダイオードD2及びスイッチング素子S2からなる直列回路とが形成され、その双方の直列回路がコンデンサC1を共通に介してアース接続されている。なお、ダイオードD1はコンデンサC1側をアノードとしており、ダイオードD2はコンデンサC1側をカソードとして接続されている。また、電源B2の正端子はスイッチング素子S8及び抵抗R1を介して接続ライン11に接続され、電源B2の負端子はアース接続されている。
【0006】
Y行電極ドライバ4においては、4つの電源B3〜B6が備えられている。電源B3は電圧Vs1(例えば、170V)を出力し、電源B4は電圧Vr1(例えば、190V)を出力し、電源B5は電圧Voff(例えば、140V)を出力し、電源B6は電圧Vh(例えば、160V、Vh>Voff)を出力する。電源B3の正端子はスイッチング素子S13を介してスイッチング素子S15への接続ライン12に接続され、負端子はアース接続されている。接続ライン12とアースとの間にはスイッチング素子S14が接続されている他、スイッチング素子S11、ダイオードD3及びコイルL4からなる直列回路と、コイルL4、ダイオードD4及びスイッチング素子S12からなる直列回路とがコンデンサC2を共通にアース側に介して接続されている。なお、ダイオードD3はコンデンサC2側をアノードとしており、ダイオードD4はコンデンサC2側をカソードとして接続されている。
【0007】
接続ライン12はスイッチング素子S15を介して電源B6の正端子への接続ライン13に接続されている。電源B4の正端子はアース接続され、負端子はスイッチング素子S16、そして抵抗R2を介して接続ライン13に接続されている。電源B5の正端子はスイッチング素子S17を介して接続ライン13に接続され、負端子はアース接続されている。
【0008】
また、接続ライン13はスイッチング素子S21を介して電極Yjへの接続ライン14に接続されている。電源B6の負端子はスイッチング素子S22を介して接続ライン14に接続されている。接続ライン13,14との間にはダイオードD5が接続され、またスイッチング素子S23とダイオードD6との直列回路が接続されている。ダイオードD5は接続ライン14側をアノードとし、ダイオードD6は接続ライン14側をカソードとして接続されている。
【0009】
上記のスイッチング素子S1〜S4、S8、S11〜S17及び21〜S23のオンオフは図示しない制御回路によって制御される。図2の各スイッチング素子の矢印が制御回路からの制御信号端子である。
なお、Y行電極ドライバ4において電源B3、スイッチング素子S11〜S15、コイルL3、L4、ダイオードD3、D4及びコンデンサC2がサスティンドライバ部を構成し、電源B4、抵抗R2及びスイッチング素子S16がリセットドライバ部を構成し、残りの電源B5、B6、スイッチング素子S13、S17、S21、S22及びダイオードD5、D6がスキャンドライバ部を構成している。
【0010】
次に、かかる構成のPDP駆動装置の動作について図3のタイミングチャートを参照しつつ説明する。PDP駆動装置の動作はリセット期間、アドレス期間及びサスティン(維持放電)期間からなる。
先ず、リセット期間になると、Y行電極ドライバ4のスイッチング素子S23がオンとなる。スイッチング素子S23はリセット期間及びサスティン期間においてオンとなる。また、同時にX行電極ドライバ3のスイッチング素子S8がオンとなり、Y行電極ドライバ4のスイッチング素子S16がオンとなる。その他のスイッチング素子はオフである。スイッチング素子S8のオンにより電源B2の正端子からスイッチング素子8、抵抗R1を介して電極Xjに電流が流れ、またスイッチング素子S16のオンにより電極YjからダイオードD5、抵抗R2、スイッチング素子S16を介して電源B4の負端子に電流が流れ込む。電極Xjの電位はコンデンサC0と抵抗R1との時定数により徐々に上昇してリセットパルスPRxとなり、電極Yjの電位はコンデンサC0と抵抗R2との時定数により徐々に低下してリセットパルスPRyとなる。このリセットパルスPRxは電極X1〜Xnの全てに同時に印加され、リセットパルスPRyも電極Y1〜Yn毎に生成されて電極Y1〜Yn全てに同時に印加される。
【0011】
これらリセットパルスRPx及びRPyの同時印加により、PDP1の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
スイッチング素子S8及びスイッチング素子S16はリセットパルスPRx及びPRyのレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子S4、S14及びS15がオンとなり、電極Xj及びYjは共にアースされる。これによりリセットパルスPRx及びPRyは消滅する。
【0012】
次に、アドレス期間が開始されると、スイッチング素子S14、S15及びS23がオフとなり、スイッチング素子S17がオンとなり、同時にスイッチング素子S22がオンとなる。スイッチング素子S17のオンにより電源B5と電源B6とが直列に接続された状態となり、電源B6の負端子には電圧VhとVoffとの差を示す負電位が生じ、それが電極Yjに印加される。
【0013】
アドレス期間においてアドレスドライバ2は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスDP1〜DPnに変換し、これを1行分毎に、上記列電極D1〜Dmに順次印加する。図3に示すように電極Yj,Yj+1に対しては画素データパルスDPj,DPj+1が印加される。
【0014】
Y行電極ドライバ4は、正電圧のプライミングパルスPPを行電極Y1〜Ynに順次印加して行く。更に、各プライミングパルスPPの印加直後でありかつ上記画素データパルス群DP1〜DPn各々のタイミングに同期させて負電圧の走査パルスSPを行電極Y1〜Ynに順次印加して行く。
電極Yjについて説明すると、プライミングパルスPPを生成する際には、スイッチング素子S21がオンとなり、スイッチング素子S22がオフとなる。また、スイッチング素子S17はオンのままである。これにより電源B5の正端子の電位Voffがスイッチング素子S17、そしてスイッチング素子S21を介して電極YjにプライミングパルスPPとして印加される。プライミングパルスPPの印加後、アドレスドライバ2からの画素データパルスDPjの印加に同期してスイッチング素子S21がオフとなり、スイッチング素子S22がオンとなる。これにより電源B6の負端子の電圧VhとVoffとの差を示す負電位が電極Yjに走査パルスSPとして印加される。そして、アドレスドライバ2からの画素データパルスDPjの印加の停止に同期してスイッチング素子S21がオンとなり、スイッチング素子S22がオフとなり、電源B5の正端子の電位Voffがスイッチング素子S17、そしてスイッチング素子S21を介して電極Yjに印加される。その後、電極Yj+1についても図3に示すように、電極Yjと同様にプライミングパルスPPが印加され、アドレスドライバ2からの画素データパルスDPj+1の印加に同期して走査パルスSPが印加される。
【0015】
走査パルスSPが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスSPが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【0016】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子S17,S21はオフとなり、代わってスイッチング素子S4,S13,S14及びS15がオンとなる。
サスティン期間において、X行電極ドライバ3では、スイッチング素子S4のオンにより電極Xjの電位はほぼ0Vのアース電位となる。次に、スイッチング素子S4がオフとなり、スイッチング素子S1がオンになると、コンデンサC1に蓄えられている電荷によりコイルL1、ダイオードD1、そしてスイッチング素子S1を介して電流が電極Xjに達してコンデンサC0に流れ込み、コンデンサC0を充電させる。このとき、コイルL1及びコンデンサC0の時定数により電極Xjの電位は図3に示すように徐々に上昇する。
【0017】
次いで、スイッチング素子S1がオフとなり、スイッチング素子S3がオンとなる。これにより、電極Xjには電源B1の正端子の電位VS1が印加される。その後、スイッチング素子S3がオフとなり、スイッチング素子S2がオンとなり、コンデンサC0に蓄積された電荷により電極XjからコイルL2、ダイオードD2、そしてスイッチング素子S2を介してコンデンサC1に電流が流れ込む。このとき、コイルL2及びコンデンサC1の時定数により電極Xjの電位は図3に示すように徐々に低下する。電極Xjの電位がほぼ0Vに達すると、スイッチング素子S2がオフとなり、スイッチング素子S4がオンとなる。
【0018】
かかる動作によってX行電極ドライバ3は図3に示した如き正電圧の維持放電パルスIPxを電極Xjに印加する。
維持放電パルスIPxが消滅するスイッチング素子S4のオン時に同時に、Y行電極ドライバ4ではスイッチング素子S11がオンとなり、スイッチング素子S14がオフとなる。スイッチング素子S14がオンであったときには電極Yjの電位はほぼ0Vのアース電位となっているが、スイッチング素子S14がオフとなり、スイッチング素子S11がオンになると、コンデンサC2に蓄えられている電荷によりコイルL3、ダイオードD3、スイッチング素子S11、スイッチング素子S15、スイッチング素子S13、そしてダイオードD6を介して電流が電極Yjに達してコンデンサC0に流れ込み、コンデンサC0を充電させる。このとき、コイルL3及びコンデンサC0の時定数により電極Yjの電位は図3に示すように徐々に上昇する。
【0019】
次いで、スイッチング素子S11がオフとなり、スイッチング素子S13がオンとなる。これにより、電極Yjには電源B3の正端子の電位VS1が印加される。その後、スイッチング素子S13がオフとなり、スイッチング素子S12がオンとなり、コンデンサC0に蓄積された電荷により電極YjからダイオードD5、スイッチング素子S15、コイルL4、ダイオードD4、そしてスイッチング素子S12を介してコンデンサC2に電流が流れ込む。このとき、コイルL4及びコンデンサC2の時定数により電極Yjの電位は図3に示すように徐々に低下する。電極Yjの電位がほぼ0Vに達すると、スイッチング素子S12がオフとなり、スイッチング素子S14がオンとなる。
【0020】
かかる動作によってY行電極ドライバ4は図3に示した如き正電圧の維持放電パルスIPyを電極Yjに印加する。
このように、サスティン期間においては、維持放電パルスIPxと維持放電パルスIPyとが交互に生成して電極X1〜Xnと電極Y1〜Ynとに交互に印加されるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【0021】
【発明が解決しようとする課題】
上記した従来のPDP駆動装置において、Y行電極ドライバ4内のスキャンドライバ部はスイッチング素子S21,S22としてPMOS−FET及びNMOS−FETを用いてそれらを直列接続したCMOS構成のICからなるが、スイッチング素子S21,S22には−190V程度の負電位のリセットパルスPRyと170V程度の正電位の維持放電パルスIPyとが印加されるので、それらスイッチング素子の必要耐圧VTは各印加電位の大きさの加算値から360V程度となる。しかしながら、スキャンドライバ部のスイッチング素子S21,S22の耐圧は現状使用できるものでは、210V程度であるので、安全を見込んで160〜170V程度で使用することが一般的である。これは、上記の360V程度の必要耐圧を満たし得ないことを意味するので、スキャンドライバ部が電気的にフローティング状態で使用されている。よって、スキャンドライバ部への制御回路からの制御信号や電源回路もフローティング状態にする必要があるので、制御回路からの制御信号ラインにフォトカプラを設ける等の付属構成を備えなければならず、装置全体の回路規模が大きくなり、コスト高になるという問題点があった。
【0022】
そこで、本発明の目的は、スキャンドライバ部をフローティング状態にしないようにスキャンドライバ部の各スイッチング素子の必要耐圧を低下させることができるPDPの駆動方法を提供することである。
【0023】
【課題を解決するための手段】
本発明のPDPの駆動方法は、複数の行電極対と、行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動するに際に、行電極対各々にリセットパルスを印加してリセット放電を生じせしめるリセット期間と、行電極対の一方に走査パルスを印加すると同時に列電極に選択的な画素データパルスを印加してその画素データに応じて発光セル及び非発光セルを選択するアドレス期間と、行電極対に交互に維持放電パルスを印加して発光セルのみを発光維持する維持放電期間とに区分して表示駆動する駆動方法であって、行電極対の一方に印加されるリセットパルス及び維持放電パルス各々の電圧値を行電極対の他方に印加されるリセットパルス及び維持放電パルス各々の電圧値に比して十分低い値に設定したことを特徴としている。
【0024】
本発明のPDPの駆動方法は、複数の行電極対と、行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動するに際に、行電極対各々にリセットパルスを印加してリセット放電を生じせしめるリセット期間と、行電極対の一方に走査パルスを印加すると同時に列電極に選択的な画素データパルスを印加してその画素データに応じて発光セル及び非発光セルを選択するアドレス期間と、行電極対に交互に維持放電パルスを印加して発光セルのみを発光維持する維持放電期間とに区分して表示駆動する駆動方法であって、リセットパルスを行電極対の他方のみに印加すると共に行電極の一方に印加される維持放電パルスの電圧値を行電極対の他方に印加される維持放電パルスの電圧値に比して十分低い値に設定したことを特徴としている。
【0025】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図4は、本発明によるPDPの駆動方法を適用した駆動装置の構成を示しており、図1及び図2に示した従来装置と同一部分は同一符号を用いて示している。この図4のPDP駆動装置のY行電極ドライバ4においては、スイッチング素子S15に接続されている接続ライン13には電源B6及びスイッチング素子S21が直接接続されておらず、電源B6の正端子はスイッチング素子S21を介して電極Yjへの接続ライン14に接続され、電源B6の負端子はアース接続されると共にスイッチング素子S22を介して接続ライン14に接続されている。電源B6の出力電圧Vhは例えば、140Vである。
【0026】
接続ライン13と接続ライン14との間にダイオードD5が接続され、またスイッチング素子S23とダイオードD6とが直列に接続されていることは従来の装置と同様である。
電源B3の出力電圧VS1は電源B6の出力電圧Vh以下であり、例えば、130Vであり、電源B4の出力電圧Vr’は例えば、10〜20Vである。電源B5はY行電極ドライバ4には設けられていない。
【0027】
X行電極ドライバ3においては、電源B1の出力電圧VS2は例えば、200Vであり、電源B3の出力電圧VS1より大である。また、電源B2の出力電圧Vrは例えば、340〜350Vである。
また、X行電極ドライバ3においては、電圧Voff(例えば、10〜20V)を出力する電源B7が設けられている。電源B7の正端子はスイッチング素子9を介して電極Xjへの接続ライン11に接続され、負端子はアース接続されている。
【0028】
更に、X行電極ドライバ3においては、スイッチング素子S31〜S33、ダイオードD7,D8、コイルL5,L6、コンデンサC3及び電源B8が備えられている。
電源B8は電圧VS3(例えば、70V)を出力する。電源B7の正端子はアース接続され、負端子はスイッチング素子S33を介して接続ライン11に接続されている。この接続ライン11と電源B8の負端子との間には更にスイッチング素子S31、ダイオードD7及びコイルL5からなる直列回路と、コイルL6、ダイオードD8及びスイッチング素子S32からなる直列回路とが並列に形成され、その双方の直列回路がコンデンサC3を共通に介して負端子に接続されている。
【0029】
その他の構成は図1及び図2に示した従来装置と同一であるので、ここでの説明を省略する。
次に、かかる構成の本発明によるPDP駆動装置の動作について図5のタイミングチャートを参照しつつ説明する。このPDP駆動装置の動作がリセット期間、アドレス期間及びサスティン期間からなることは図2の従来装置と同様である。
【0030】
先ず、リセット期間になると、Y行電極ドライバ4のスイッチング素子S23がオンとなる。スイッチング素子S23はリセット期間及びサスティン期間においてオンとなる。また、同時にX行電極ドライバ3のスイッチング素子S8がオンとなり、Y行電極ドライバ4のスイッチング素子S16がオンとなる。その他のスイッチング素子はオフである。スイッチング素子S8のオンにより電源B2の正端子からスイッチング素子8、抵抗R1を介して電極Xjに電流が流れ、またスイッチング素子S16のオンにより電極YjからダイオードD5、抵抗R2、スイッチング素子S16を介して電源B4の負端子に電流が流れ込む。電極Xjの電位はコンデンサC0と抵抗R1との時定数により徐々に上昇してリセットパルスPRxとなり、電極Yjの電位はコンデンサC0と抵抗R2との時定数により徐々に低下してリセットパルスPRyとなる。リセットパルスPRxは最終的に電圧Vrとなり、リセットパルスPRyは最終的に電圧−Vr’となる。すなわち、電極Xjと電極Yjとの間にはVr+Vr’(例えば、350〜370V)の電圧が印加され、従来装置と同様のリセット印加電圧が確保されることになる。このリセットパルスPRxは電極X1〜Xnの全てに同時に印加され、リセットパルスPRyも電極Y1〜Yn毎に生成されて電極Y1〜Yn全てに同時に印加される。
【0031】
これらリセットパルスRPx及びRPyのPDP1の全ての放電セルへの同時印加により、全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
スイッチング素子S8及びスイッチング素子S16はリセットパルスPRx及びPRyのレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子S4,S14及びS15がオンとなり、電極Xj及びYjは共にアースされる。これによりリセットパルスPRx及びPRyは消滅する。
【0032】
次に、アドレス期間が開始されると、スイッチング素子S14,S15及びS23がオフとなり、スイッチング素子S9がオンとなり、同時にスイッチング素子S22がオンとなる。スイッチング素子S9はアドレス期間に亘ってオン状態であるので、アドレス期間中には電源B7の正端子の電位Voffがスイッチング素子S9を介して電極Xjに印加される。よって、電極Xjは図5に示すようにアドレス期間中に電位Voffを維持する。
【0033】
スイッチング素子S22のオンにより電極Yjはアース電位(ほぼ0V)に維持される。
アドレス期間においてアドレスドライバ2は図2の従来装置と同様に映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスDP1〜DPnに変換し、これを1行分毎に、上記列電極D1〜Dmに順次印加する。図5に示すように電極Yj,Yj+1に対しては画素データパルスDPj,DPj+1が印加される。
【0034】
Y行電極ドライバ4は、正電圧のプライミングパルスPPを行電極Y1〜Ynに順次印加して行く。更に、各プライミングパルスPPの印加直後でありかつ上記画素データパルス群DP1〜DPn各々のタイミングに同期させて負電圧の走査パルスSPを行電極Y1〜Ynに順次印加して行く。
電極Yjについて説明すると、プライミングパルスPPを生成する際には、スイッチング素子S21がオンとなり、スイッチング素子S22がオフとなる。これにより電源B6の正端子の電位Vhがスイッチング素子S21を介して電極YjにプライミングパルスPPとして印加される。プライミングパルスPPの印加後、アドレスドライバ2からの画素データパルスDPjの印加に同期してスイッチング素子S21がオフとなり、スイッチング素子S22がオンとなる。これによりアース電位がスイッチング素子S22を介して電極Yjに走査パルスSPとして印加される。そして、アドレスドライバ2からの画素データパルスDPjの印加の停止に同期してスイッチング素子S21がオンとなり、スイッチング素子S22がオフとなり、電源B6の正端子の電位Vhがスイッチング素子S21を介して電極Yjに印加される。その後、電極Yj+1についても図5に示すように、電極Yjと同様にプライミングパルスPPが印加され、アドレスドライバ2からの画素データパルスDPj+1の印加に同期して走査パルスSPが印加される。
【0035】
走査パルスSPが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスSPが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【0036】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子S9,S21はオフとなり、代わってスイッチング素子S4,S14,S15及びS23がオンとなる。
サスティン期間において、X行電極ドライバ3では、スイッチング素子S4のオンにより電極Xjの電位はほぼ0Vのアース電位となる。次に、スイッチング素子S4がオフとなり、スイッチング素子S1がオンになると、コンデンサC1に蓄えられている電荷によりコイルL1、ダイオードD1、そしてスイッチング素子S1を介して電流が電極Xjに達してコンデンサC0に流れ込み、コンデンサC0を充電させる。このとき、コイルL1及びコンデンサC1の時定数により電極Xjの電位は図5に示すように徐々に上昇する。
【0037】
次いで、スイッチング素子S1がオフとなり、スイッチング素子S3がオンとなる。これにより、電極Xjには電源B1の正端子の電位VS2が印加される。その後、スイッチング素子S3がオフとなり、スイッチング素子S2がオンとなり、コンデンサC0に蓄積された電荷により電極XjからコイルL2、ダイオードD2、そしてスイッチング素子S2を介してコンデンサC1に電流が流れ込む。このとき、コイルL2及びコンデンサC1の時定数により電極Xjの電位は図5に示すように徐々に低下する。電極Xjの電位がほぼ0Vに達すると、スイッチング素子S2がオフとなり、スイッチング素子S32がオンとなる。スイッチング素子32のオンにより電極XjからコイルL6、ダイオードD8、スイッチング素子S32及びコンデンサC3を介して電源B7の負端子へ電流が流れ込む。よって、コイルL6及びコンデンサC3の時定数により電極Xjの電位は図5に示すように更に徐々に低下する。その後、スイッチング素子S32がオフとなり、スイッチング素子S33がオンとなる。スイッチング素子S33のオンにより電極Xjの電位は電源B8の負端子の電位−VS3に等しくなる。
【0038】
そして、スイッチング素子S33がオフとなり、スイッチング素子S31がオンとなる。スイッチング素子S31のオンによりコンデンサC3に蓄えられている電荷によりコイルL5、ダイオードD7、そしてスイッチング素子S31を介して電流が電極Xjに達してコンデンサC0に流れ込む。よって、コイルL5及びコンデンサC0の時定数により電極Xjの電位は図5に示すように徐々に上昇する。
【0039】
かかる動作によってX行電極ドライバ3は図5に示した如き正電圧VS2の維持放電パルスIPxを電極Xjに印加する。
スイッチング素子S32のオン時に同時に、Y行電極ドライバ4ではスイッチング素子S11がオンとなり、スイッチング素子S14がオフとなる。スイッチング素子S14がオンであったときには電極Yjの電位はほぼ0Vのアース電位となっているが、スイッチング素子S14がオフとなり、スイッチング素子S11がオンになると、コンデンサC2に蓄えられている電荷によりコイルL3、ダイオードD3、スイッチング素子S11、スイッチング素子S15、スイッチング素子S13、そしてダイオードD6を介して電流が電極Yjに達してコンデンサC0に流れ込み、コンデンサC0を充電させる。このとき、コイルL3及びコンデンサC0の時定数により電極Yjの電位は図5に示すように徐々に上昇する。
【0040】
次いで、スイッチング素子S33のオンと同時に、オンスイッチング素子S11がオフとなり、スイッチング素子S13がオンとなる。これにより、電極Yjには電源B3の正端子の電位VS1が印加される。その後、スイッチング素子31のオンと同時にスイッチング素子S13がオフとなり、スイッチング素子S12がオンとなり、コンデンサC0に蓄積された電荷により電極YjからダイオードD5、スイッチング素子S15、コイルL4、ダイオードD4、そしてスイッチング素子S12を介してコンデンサC2に電流が流れ込む。このとき、コイルL4及びコンデンサC2の時定数により電極Yjの電位は図5に示すように徐々に低下する。電極Yjの電位がほぼ0Vに達すると、スイッチング素子S12がオフとなり、スイッチング素子S14がオンとなる。
【0041】
かかる動作によってY行電極ドライバ4は図5に示した如き正電圧VS1の維持放電パルスIPyを電極Yjに印加する。このように、サスティン期間においては、維持放電パルスIPxと維持放電パルスIPyとが交互に生成して電極X1〜Xnと電極Y1〜Ynとに交互に印加され、維持放電パルスIPxと維持放電パルスIPyとの間の電位差は従来装置より大きいレベルを確保することができるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【0042】
維持放電パルスIPyの正電圧VS1は電極Xjに印加される維持放電パルスIPxの正電圧VS2に比して十分に低く、例えば、130Vであるので、スイッチング素子S21,S22の必要耐圧VTは図5に示すように、上記したプライミングパルスPPとリセットパルスPRyとによって印加される電圧の合計Vh+Vr’(例えば、150〜160V)となる。
【0043】
図6も本発明によるPDP駆動装置の構成を示しており、図1及び図2に示した従来装置と同一部分は同一符号を用いて示している。また、図4のPDP駆動装置と同一部分も同一符号を用いて示している。この図6のPDP駆動装置のY行電極ドライバ4は、スイッチング素子S15を備えておらず、図4の装置の接続ライン12,13が直結された構成となっている。また、Y行電極ドライバ4には図2及び図4の装置の抵抗R2、スイッチング素子S16及び電源B4が備えられていない。なお、電源B3の出力電圧VS1は例えば、130Vである。
【0044】
その他のY行電極ドライバ4の構成は図4の装置のものと同一である。
X行電極ドライバ3の構成も図4の装置のものと同一である。なお、電源B2の出力電圧Vrは例えば、360Vである。
次に、かかる図6の構成の本発明によるPDP駆動装置の動作について図7のタイミングチャートを参照しつつ説明する。このPDP駆動装置の動作は図4の装置と同様にリセット期間、アドレス期間及びサスティン期間からなるが、アドレス期間及びサスティン期間の動作については図4の装置と同一である。
【0045】
先ず、リセット期間になると、Y行電極ドライバ4のスイッチング素子S12がオンとなる。スイッチング素子S12はリセット期間中においてオンとなる。スイッチング素子S12のオンにより電極Yjはアース接地されるので、電極Yjの電位は0Vとなる。また、同時にX行電極ドライバ3のスイッチング素子S8がオンとなる。その他のスイッチング素子はオフである。スイッチング素子S8のオンにより電源B2の正端子からスイッチング素子8、抵抗R1を介して電極Xjに電流が流れる。電極Xjの電位はコンデンサC0と抵抗R1との時定数により徐々に上昇してリセットパルスPRxとなる。リセットパルスPRxは最終的に電圧Vrとなる。すなわち、電極Xjと電極Yjとの間にはVrの電圧が印加され、従来装置と同様のリセット印加電圧が確保されることになる。なお、このリセットパルスPRxは電極X1〜Xnの全てに同時に印加され、電極Y1〜Yn全てが同時にフローティング状態とされる。
【0046】
リセットパルスRPxのPDP1の全ての放電セルへの同時印加により、全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
スイッチング素子S8はリセットパルスPRxのレベルが飽和した後、リセット期間終了以前にオフとなる。これによりリセットパルスPRxは消滅する。
【0047】
リセット期間に続くアドレス期間及びサスティン期間の動作については上記したように図4の装置と同一であり、図7に示した通りであるので、更なる説明を省略する。
維持放電パルスIPyの正電圧VS1は電極Xjに印加される維持放電パルスIPxの正電圧VS2に比して十分に低く、例えば、140Vであるので、スイッチング素子S21,S22の必要耐圧は図7に示すように、上記した維持放電パルスIPy又はプライミングパルスPPの電圧Vh(例えば、140V)となる。
【0048】
【発明の効果】
以上の如く、本発明によれば、スキャンドライバ部をフローティング状態にしないようにスキャンドライバ部の各スイッチング素子の必要耐圧を低下させることができるので、装置全体の回路規模を増大することを防止することができる。
【図面の簡単な説明】
【図1】PDP駆動装置を示すブロック図である。
【図2】従来の駆動装置の構成を示す回路図である。
【図3】図2の装置の各部のタイムチャートである。
【図4】本発明の実施例を示す回路図である。
【図5】図4の装置の各部のタイムチャートである。
【図6】本発明の実施例を示す回路図である。
【図7】図6の装置の各部のタイムチャートである。
【符号の説明】
1 PDP
2 アドレスドライバ
3 X行電極ドライバ
4 Y行電極ドライバ
Claims (2)
- 複数の行電極対と、前記行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動するに際に、前記行電極対各々にリセットパルスを印加してリセット放電を生じせしめるリセット期間と、前記行電極対の一方に走査パルスを印加すると同時に前記列電極に選択的な画素データパルスを印加してその画素データに応じて発光セル及び非発光セルを選択するアドレス期間と、前記行電極対に交互に維持放電パルスを印加して前記発光セルのみを発光維持する維持放電期間とに区分して駆動する駆動方法であって、
前記行電極対の一方に印加されるリセットパルス及び維持放電パルス各々の電圧値を前記行電極対の他方に印加されるリセットパルス及び維持放電パルス各々の電圧値に比して十分低い値に設定したことを特徴とするプラズマディスプレイパネルの駆動方法。 - 複数の行電極対と、前記行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動するに際に、前記行電極対各々にリセットパルスを印加してリセット放電を生じせしめるリセット期間と、前記行電極対の一方に走査パルスを印加すると同時に前記列電極に選択的な画素データパルスを印加してその画素データに応じて発光セル及び非発光セルを選択するアドレス期間と、前記行電極対に交互に維持放電パルスを印加して前記発光セルのみを発光維持する維持放電期間とに区分して駆動する駆動方法であって、
前記リセットパルスを前記行電極対の他方のみに印加すると共に前記行電極の一方に印加される維持放電パルスの電圧値を前記行電極対の他方に印加される維持放電パルスの電圧値に比して十分低い値に設定したことを特徴とするプラズマディスプレイパネルの駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34452798A JP3556108B2 (ja) | 1998-12-03 | 1998-12-03 | Pdpの駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34452798A JP3556108B2 (ja) | 1998-12-03 | 1998-12-03 | Pdpの駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000172229A JP2000172229A (ja) | 2000-06-23 |
JP3556108B2 true JP3556108B2 (ja) | 2004-08-18 |
Family
ID=18369975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34452798A Expired - Fee Related JP3556108B2 (ja) | 1998-12-03 | 1998-12-03 | Pdpの駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3556108B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4606612B2 (ja) * | 2001-02-05 | 2011-01-05 | 日立プラズマディスプレイ株式会社 | プラズマディスプレイパネルの駆動方法 |
KR100421670B1 (ko) * | 2001-06-13 | 2004-03-12 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동장치 |
KR100400466B1 (ko) * | 2001-06-19 | 2003-10-01 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 구동장치 |
KR100400007B1 (ko) * | 2001-06-22 | 2003-09-29 | 삼성전자주식회사 | 전력 회수율을 개선한 플라즈마 디스플레이 패널 구동장치 및 방법 |
KR100425481B1 (ko) * | 2001-09-21 | 2004-03-30 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 주사/유지전극 구동회로 |
KR100493912B1 (ko) * | 2001-11-24 | 2005-06-10 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동장치 및 방법 |
KR100542235B1 (ko) | 2003-10-16 | 2006-01-10 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 및 이의 구동장치 |
KR100573120B1 (ko) * | 2003-10-30 | 2006-04-24 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 구동방법 및 장치 |
KR100571212B1 (ko) * | 2004-09-10 | 2006-04-17 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 구동 장치 및 방법 |
KR100759379B1 (ko) | 2006-04-28 | 2007-09-19 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치 및 그 구동 방법 |
JP4844624B2 (ja) * | 2008-12-17 | 2011-12-28 | 株式会社日立製作所 | プラズマディスプレイ装置及びその駆動方法 |
-
1998
- 1998-12-03 JP JP34452798A patent/JP3556108B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000172229A (ja) | 2000-06-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040506 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20040510 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040511 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080521 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20080521 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
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S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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