JP4299497B2 - 駆動回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイ装置に関し、特に維持放電（サステイン放電）を行う電極に電圧パルスを印加する駆動回路の改良に関する。
【０００２】
【従来の技術】
平面ディスプレイとしてプラズマディスプレイ装置が実用化されており、高輝度の薄型ディスプレイとして期待されている。図１は、従来の３電極型のＡＣ駆動方式のプラズマディスプレイ装置の全体構成を示す図である。図示のように、プラズマディスプレイ装置は、隣接して配置した複数のＸ電極（Ｘ１，Ｘ２，Ｘ３，…，Ｘｎ）及びＹ電極（Ｙ１，Ｙ２，Ｙ３，…，Ｙｎ）と、それに交差する方向に配置した複数のアドレス電極（Ａ１，Ａ２，Ａ３，…，Ａｍ）と、交差部分に配置した蛍光体とを有する２枚の基板間に放電ガスを封入したプラズマディスプレイパネル（ＰＤＰ）１と、アドレス電極にアドレスパルスなどを印加するアドレスドライバ２と、Ｘ電極に維持放電（サステイン）パルスなどを印加するＸ共通ドライバ３と、Ｙ電極に順次走査パルスなどを印加する走査ドライバ４と、Ｙ電極に印加する維持放電（サステイン）パルスなどを走査ドライバ４に供給するＹ共通ドライバ５と、各部の制御を行う制御回路６とを備え、制御回路６は、更にフレームメモリを含む表示データ制御部７と、走査ドライバ制御部９と共通ドライバ制御部１０で構成される駆動制御回路８とを有する。Ｘ電極は維持電極、Ｙ電極は走査電極とも呼ばれる。プラズマディスプレイ装置については広く知られているので、ここでは装置全体に関するこれ以上の詳しい説明は省略し、本発明に関係するＸ共通ドライバ３とＹ共通ドライバ５についてのみ更に説明する。プラズマディスプレイ装置のＸ共通ドライバ、走査ドライバ及びＹ共通ドライバについては、例えば、特許第３２０１６０３号、特開平９−６８９４６号公報及び特開２０００−１９４３１６号公報などに開示されている。
【０００３】
図２は、これらの公知例に開示されたＸ共通ドライバ、走査ドライバ及びＹ共通ドライバの構成例を示す図である。複数のＸ電極は共通に接続され、Ｘ共通ドライバ３により駆動される。Ｘ共通ドライバ３は、電圧源＋Ｖｓ１，−Ｖｓ２，＋Ｖｘ，グランド（ＧＮＤ）と共通のＸ電極端子との間に設けられた出力素子（トランジスタ）Ｑ８，Ｑ９，Ｑ１０，Ｑ１１を備える。いずれかのトランジスタをオンすることにより共通のＸ電極端子に対応する電圧が供給される。
【０００４】
走査ドライバ４は、各Ｙ電極毎に設けられた個別ドライバで構成され、各個別ドライバはトランジスタＱ１，Ｑ２及びそれと並列に設けられたダイオードＤ１，Ｄ２を有する。各個別ドライバのトランジスタＱ１，Ｑ２及びダイオードＤ１，Ｄ２の一端は各Ｙ電極に接続され、他端はＹ共通ドライバ５に共通に接続される。Ｙ共通ドライバ５は、電圧源＋Ｖｓ１，−Ｖｓ２，＋Ｖｗ，グランド（ＧＮＤ），−Ｖｙとの間に設けられたトランジスタＱ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７を備え、Ｑ３，Ｑ５、Ｑ７はトランジスタＱ１とダイオードＤ１に接続され、Ｑ４とＱ６はトランジスタＱ２とダイオードＤ２に接続される。
【０００５】
図３は、プラズマディスプレイ装置における駆動波形を示す図である。図３を参照して、図２の回路の動作を説明する。リセット期間には、Ｑ５とＱ１１をオンにして、他のトランジスタをオフにして、Ｙ電極には＋Ｖｗ(第３電圧）を、Ｘ電極には０Ｖを印加して全面書き込み・消去パルスを発生させてパネル１の表示セルを同じ状態にする。この時、電圧＋Ｖｗは、Ｑ５及びＤ１を介してＹ電極に印加される。アドレス期間には、Ｑ６，Ｑ７とＱ１０をオンにし、他のトランジスタをオフにし、Ｘ電極には＋Ｖｘを印加し、Ｑ２の端子に電圧ＧＮＤを印加し、Ｑ１の端子に−Ｖｙ（図３では−Ｖｓ２）を印加する。この状態で、Ｑ１をオンにしてＱ２をオフにする走査パルスを個別ドライバに順次印加する。この時、走査パルスが印加されない個別ドライバでは、Ｑ１をオフにしてＱ２をオンにするので、走査パルスが印加されるＹ電極にはＱ１を介して−Ｖｙが印加され、それ以外のＹ電極にはＱ２を介してＧＮＤが印加され、正のデータ電圧が印加されるアドレス電極と走査パルスが印加されＹ電極の間でアドレス放電が発生する。このようにして、パネルの各セルが表示データに応じた状態になる。
【０００６】
維持放電（サステイン）期間には、Ｑ１，Ｑ２，Ｑ５−Ｑ７，Ｑ１０，Ｑ１１をオフにした状態で、Ｑ３とＱ９、Ｑ４とＱ８を交互にオンにする。ここでは、これらのトランジスタをサステイントランジスタと呼び、高電位側電源に接続されるＱ３とＱ８をハイサイドスイッチと呼び、低電位側電源に接続されるＱ４とＱ９をローサイドスイッチと呼ぶ。これにより、Ｙ電極とＸ電極には＋Ｖｓ１(第１電圧）と−Ｖｓ２(第２電圧）が交互に印加され、アドレス期間にアドレス放電を行ったセルで維持放電が発生して表示が行われる。この時、Ｑ３がオンすると、＋Ｖｓ１はＤ１を介してＹ電極に印加され、Ｑ４がオンすると、−Ｖｓ２はＤ２を介してＹ電極に印加される。すなわち、維持放電期間には、Ｘ電極とＹ電極間にはＶｓ１＋Ｖｓ２の電圧が交互に逆極性で印加されることになる。ここでは、この電圧をサステイン電圧と呼ぶ。
【０００７】
なお、上記の例は一例であり、リセット期間、アドレス期間及び維持放電期間にどのような電圧を印加するかについては各種の変形例があり、走査ドライバ４、Ｙ共通ドライバ５及びＸ共通ドライバ６についても各種の変形例がある。特に、上記の駆動回路では、Ｙ電極とＸ電極に＋Ｖｓ１と−Ｖｓ２を交互に印加してＶｓ１＋Ｖｓ２＝Ｖｓのサステイン電圧を印加するようにしたが、ＶｓとＧＮＤを交互に印加する方式もあり、そのような方式が広く使用されている。
【０００８】
一般的なプラズマディスプレイ装置では、電圧Ｖｓは１５０Ｖから２００Ｖに設定されており、電圧定格（耐圧）の大きなトランジスタで駆動回路を形成している。これに対して、特許第３２０１６０３号、特開平９−６８９４６号公報及び特開２０００−１９４３１６号公報などに開示されている駆動方法では、上記のように正と負のサステイン電圧（＋Ｖｓ／２と−Ｖｓ／２）をＸ電極とＹ電極に交互に印加している。これにより、サステイン電圧を供給する電源の平滑容量の耐圧を下げることが可能になるという利点がある。
【０００９】
また、米国特許第4,070,663号は、ＥＬ（エレクトロルミネッセンス）装置等のような両性表示ユニットの消費電力を低減するために、表示ユニットの容量と共振回路を構成するインダクタンス素子を設ける制御方法を開示している。また、米国特許第4,866,349号と米国特許第5,081,400号はインダクタンス素子で構成される電力回収回路を有するＰＤＰパネル用のサステイン（維持放電）ドライバとアドレスドライバを開示している。更に、特開平７−１６０２１９号公報は、３電極型の表示ユニットにおいて、Ｙ電極側に、Ｙ電極が高電位から低電位に切り換えられる時に印加されている電力を回収する回収経路を形成するインダクタンスと、Ｙ電極が低電位から高電位に切り換えられる時に蓄積した電力を印加する印加経路を形成する２つのインダクタンスを設ける構成を開示している。更に、本出願人は、特願Ｐ２０００−９２１３１号で、Ｙ共通ドライバ及びＸ共通ドライバのスイッチを構成するトランジスタのゲートに印加する信号の位相を調整する位相調整回路を設ける構成を、特願Ｐ２００１−１５２７４４号及び特願Ｐ２００２−０８６２２５号で、Ｙ共通ドライバ及びＸ共通ドライバのスイッチを低耐圧のトランジスタで構成することを開示している。
【００１０】
図４は、２系統の電力回収経路を有し、サステイン電圧Ｖｓと−ＶｓをＸ電極とＹ電極に交互に印加する形式のＹ電極駆動回路のより具体的な構成例を示す図である。なお、走査電圧は−Ｖｓである。図４の回路は具体的な回路であり、図２の基本的な構成とある程度対応するが、まったく同一の構成ではない。ＣＬはＸ電極とＹ電極で形成される表示容量を示す。走査ドライバ４は図２と同じである。ＣＵは図２のトランジスタＱ３に対応し、一端はトランジスタＱ１に接続され、他端はダイオードＤ５を介して第１電圧Ｖｓが供給される端子に接続されると共に、リセット回路１５に接続される。ＣＤは図２のトランジスタＱ４に対応し、一端はトランジスタＱ２に接続され、他端は第２電圧−Ｖｓが供給される端子に接続される。ＱＳは図２のトランジスタＱ７に対応し、一端はトランジスタＱ１に接続される。ＱＹは図２のトランジスタＱ６に対応し、一端はトランジスタＱ２に接続される。ＣＵとＣＤのゲートには、位相調整回路１１，１２で位相調整されたサステイン信号ＣＵＧ，ＣＤＧがそれぞれ印加される。図４の回路では、ダイオードＤ５とＣＵの接続点の電圧をリセット回路１５によりＶｓからＶｓ＋Ｖｗ０に上げることによりＶｗを発生させている。従って、図２のＱ５に相当するトランジスタはない。
【００１１】
リセット回路１５は、電圧Ｖｗ０とグランドの間に直列に接続されたトランジスタＱＷとＱＷ１と、トランジスタＱＷとＱＷ１の接続点とＣＵの端子間に接続された昇圧容量ＣＳと、リセット信号ＲＧを図３のような緩やかに変化する波形に変換するランプ信号回路１６とを有する。信号ＲＹによりＱＷ１をオン（導通）状態に、ＱＷをオフ（非導通）状態にしてＣＳを電圧Ｖｓに充電する。次に、ＱＷ１をオフに、ＱＷをオンにすると、ＣＳの一端の電圧がグランドからＶｗ０に変化するので、ＣＳの他端の電圧はＶｓ＋Ｖｗ０＝Ｖｗに変化して、リセット回路からリセット電圧Ｖｗ（第３電圧）が供給される。
【００１２】
電力回収回路は、容量Ｃ１、インダクタンス素子Ｌ１，Ｌ２、ダイオードＤ３，Ｄ４、及びトランジスタＬＵ，ＬＤで構成される。Ｃ１の一端はグランドに接続され、他端は、ＬＵとＤ３とＬ１を介してＱ１に接続され、且つＬＤとＤ４とＬ２を介してＱ２に接続される。トランジスタＬＵ，ＬＤのゲートに印加される信号ＬＵＧ，ＬＤＧも位相調整回路１３，１４で位相調整されてからゲートに印加される。電力回収回路については、特開平７−１６０２１９号公報に開示されているので、ここでは詳しい説明は省略する。
【００１３】
なお、ここでは、Ｙ電極駆動回路についてのみ示したが、Ｘ電極駆動回路についても同様に、電力回収回路が設けられる。また、Ｘ電極にリセット電圧が印加される場合には、Ｘ電極駆動回路にリセット回路が設けられる。
【００１４】
【発明が解決しようとする課題】
走査パルスは各Ｙ電極に順次印加する必要があり、走査パルスの印加に関係するＱ１とＱ２は高速動作が要求される。また、維持放電の回数は表示輝度に関係し、所定の時間内にできるだけ多くの維持放電が行えることが求められるので、維持放電パルスの印加に関係する図２のサステイントランジスタＱ３，Ｑ４，Ｑ８，Ｑ９（図４のＣＵ，ＣＤ）も高速動作することが要求される。なお、電力回収回路を構成するトランジスタ(図４のＬＵ，ＬＤ）も同様に高速動作することが要求される。一方、プラズマディスプレイ装置では、放電を発生させるため各電極に高電圧を印加する必要があり、トランジスタの耐圧も大きいことが要求される。耐圧の大きなトランジスタでも動作速度が比較的低速のもの、及び動作速度が高速でも耐圧が比較的低いものは低コストで製造できるが、耐圧の大きく且つ動作速度が高速のものは高コストである上、オン抵抗が大きく電力損失が大きい。
【００１５】
図２のトランジスタのうち、Ｑ６−Ｑ７，Ｑ１０，Ｑ１１(図４のＱＷ，ＱＷ１，ＱＳ，ＱＹ）は高速動作が要求される走査パルスの印加や維持放電パルスの印加に直接関係しないので動作速度は比較的低速でよい。また、Ｑ１とＱ２は高速動作が要求されるが、並列にＤ１とＤ２が設けられており、印加される電圧は−Ｖｙ（図４の−Ｖｓ）とＧＮＤであり、この電圧差は比較的小さく、Ｑ１とＱ２の耐圧は比較的小さくてよい。
【００１６】
これに対して、サステイントランジスタＱ３，Ｑ４，Ｑ８，Ｑ９(図４のＣＵ，ＣＤ）は高速動作が必要であると共に、高電圧が印加される。電力回収回路を構成するトランジスタＬＵ，ＬＤも高速動作が必要であると共に高電圧が印加される。電力回収回路において、インダクタンス素子Ｌ１，Ｌ２によりＶｓに近い逆起電力発生する場合には、トランジスタＬＵ，ＬＤにもＶｓ１＋Ｖｓ２に近い電圧が印加される。
【００１７】
図２の回路における印加電圧のうち、もっとも高電圧であるのはリセット電圧＋Ｖｗであり、もっとも低電圧であるのは−Ｖｓ２(図４では−Ｖｓ）である。そのため、Ｑ５をオンしてリセット電圧＋Ｖｗが印加された時には、サステイントランジスタＱ４(図４のＣＤ）にはＶｗ＋Ｖｓ２の電圧が印加される。通常、−Ｖｙは−Ｖｓ２より高い電圧（絶対値の小さな電圧）であり、＋Ｖｘは＋Ｖｓ１に等しいかそれより低い電圧である。そのため、他のサステイントランジスタＱ３，Ｑ８，Ｑ９に印加される最大電圧はＶｓ１＋Ｖｓ２であり、Ｑ４に印加されるＶｗ＋Ｖｓ２よりは小さな電圧である。同様に、電力回収回路のトランジスタＬＤにもＶｗ＋Ｖｓに近い電圧が印加されることになる。但し、ダイオードＤ３が設けられているので、トランジスタＬＵにはこのような高電圧は印加されない。従って、インダクタンス素子が使用されない場合でも、トランジスタＬＤにはＬＵより大きな電圧が印加される。
【００１８】
プラズマディスプレイ装置の駆動回路から供給する電圧には各種の変形例があり、それにより各サステイントランジスタに印加される最大電圧も異なることになる。一般的に、高電位側のサステイン電圧より高い電圧が印加される場合には、ローサイドスイッチを構成するサステイントランジスタに印加される最大電圧はサステイン電圧より大きくなり、低電位側のサステイン電圧より低い電圧が印加される場合には、ハイサイドスイッチを構成するサステイントランジスタに印加される最大電圧はサステイン電圧より大きくなる。
【００１９】
上記のような大きな電圧が印加され高速動作を必要とするスイッチを構成するには、一般にパワーＭＳＦＥＴ、ＩＧＢＴなどの高耐圧の素子が使用される。しかし、高耐圧の素子はオン抵抗が大きく、電力損失が大きい。このため、消費電力が増大すると共に、トランジスタにおける発熱量が大きく高温になるという問題があった。そこで、複数のトランジスタを並列に接続することにより発熱量を低減することも行われているが、部品点数の増加やそれに伴い部品コストの増加という問題があった。
【００２０】
本発明は、このような問題を解決するもので、リセット期間及びアドレス期間中にサステイン電極（Ｘ電極とＹ電極）にサステイン電圧以上の電圧が印加される場合も、サステイン電圧に応じた電圧定格のサステイン出力素子（トランジスタ）を使用できる容量性負荷回路及びそのような回路を使用したプラズマディスプレイ装置を実現することを目的とする。
【００２１】
【課題を解決するための手段】
図５は、本発明の容量性負荷回路の原理を説明する図である。図５において、ＣＬはこの回路で駆動する容量性負荷であり、プラズマディスプレイパネルの表示容量に相当する。ＣＬの一端はグランドに接続され、他端はこの駆動回路に接続される。Ｖ０は他端の印加電圧を示す。ＣＬの他端は、スイッチＣＵＳＷに接続されると共に、スイッチＣＤＳＷに接続される。スイッチＣＵＳＷは、ダイオードＤ５を介して第１電圧Ｖｓ１を供給する第１電圧源に接続されると共に、スイッチＲＳＷを介して第３電圧Ｖｗを供給する第３電圧源に接続される。スイッチＣＤＳＷは、スイッチＢＳＷを介して第２電圧Ｖｓ２を供給する第２電圧源に接続されると共に、スイッチＡＳＷを介して電圧ＶＡを供給する電圧源に接続される。
【００２２】
ＣＬの他端は、更にインダクタンス素子Ｌを介してスイッチＬＳＷに接続される。スイッチＬＳＷは、スイッチＰＳＷを介して電圧ＶＰを供給する電圧源に接続されると共に、スイッチＱＳＷを介して電圧ＶＱを供給する電圧源に接続される。ＣＵＧ，ＣＤＧ，ＲＧ，ＢＧ，ＡＧ，ＬＧ，ＰＧ，ＱＧはそれぞれスイッチＣＵＳＷ，ＣＤＳＷ，ＲＳＷ，ＢＳＷ，ＡＳＷ，ＬＳＷ，ＰＳＷ，ＱＳＷの制御信号であり、「高（Ｈ）」でアクティブ、すなわちスイッチが導通するオン状態になる。
【００２３】
ここで、スイッチＣＵＳＷ，ＣＤＳＷは図４のトランジスタＣＵ，ＣＤに対応し、スイッチＬＳＷは一方向性スイッチとして動作するトランジスタＬＵとＬＤを統合した双方向スイッチに相当し、ＶＰは状態に応じて変化する。
【００２４】
図６は、図５の回路でＣＬに電圧Ｖｓ１とＶｓ２を交互に印加する場合及び電圧Ｖｗを印加する場合のＶ０及び各スイッチの制御信号を示す図である。図示のように、ＣＬに電圧Ｖｓ１とＶｓ２を交互に印加する時には、ＲＳＷ，ＡＳＷ，ＱＳＷを非導通状態（オフ状態）に、ＢＳＷ，ＰＳＷをオン状態にした上で、ＣＵＳＷとＣＤＳＷを交互にオン状態にし、その切り換えの間にＬＳＷをオン状態にする。具体的には、ＣＤＳＷをオンにしてＣＬにＶｓ２が印加された状態（すなわち、Ｖ０がＶｓ２の状態）から、ＣＤＳＷをオフにして、ＬＳＷをオンにして蓄積されている電圧ＶＰ（この場合には高電圧）をＣＬに印加し、Ｖ０が途中まで上昇した時点でＣＵＳＷをオン状態にしてＶ０をＶｓ１まで変化させる。ＬＳＷはＣＵＳＷがオン状態に変化した後オフ状態になる。次に、ＣＵＳＷをオフ状態にして、ＬＳＷをオン状態にしてＣＬに保持されている電荷を回収して蓄積する。Ｖ０が途中まで降下した時点でＣＤＳＷをオン状態にしてＶ０をＶｓ２まで変化させる。以上の動作は従来と同じである。
【００２５】
ＣＬに電圧ＶＷを印加する時には、ＣＤＳＷ，ＢＳＷ，ＬＳＷ，ＰＳＷをオフ状態に、ＣＵＳＷ，ＡＳＷ，ＱＳＷをオン状態にした上で、ＲＳＷを交互にオン状態にする。これにより、ＣＵＳＷとＲＳＷを介してＣＬにＶｗが印加される。この時、ＣＤＳＷの一端にはＶＡが印加され、ＬＳＷの一端にはＶＱが印加される。Ｖｗ−ＶＡ及びＶｗ−ＶＱは、サステイン電圧Ｖｓ１−Ｖｓ２より小さいので、ＣＤＳＷとＬＳＷにはサステイン時に印加される電圧より小さい電圧が印加される。従って、高速動作を要求されるＣＤＳＷとＬＳＷの耐圧は、サステイン時に印加される電圧に応じて設定すればよく、比較的低耐圧の素子で構成できる。
【００２６】
【発明の実施の形態】
本発明の実施例のプラズマディスプレイ装置は、図１に示すような構成を有し、Ｙ電極にサステイン電圧より大きなリセット電圧が印加される。従って、Ｘ電極駆動回路（Ｘ共通ドライバ）の構成は、従来例又は上記の特願Ｐ２００１−１５２７４４号及び特願Ｐ２００２−０８６２２５号などに開示された回路と同様の構成を有する。
【００２７】
図７は、本発明の第１実施例のＹ電極駆動回路の構成を示す図である。図４と比較して明らかなように、トランジスタＣＤの一端と容量Ｃ１の一端が、電圧ＶＱとグランドの間に直列に接続されたトランジスタＱＱとＱＰの接続点に接続されている点が異なる。また、維持放電期間にＹ電極に印加される電圧は、Ｖｓとグランドの間で変化する。図５のスイッチＢＳＷとＰＳＷは図７のスイッチＱＰに相当し、図５のスイッチＡＳＷとＱＳＷは図７のスイッチＱＱに相当する。
【００２８】
維持放電期間には、ＱＱをオフ状態に、ＱＰをオン状態にして、容量Ｃ１の一端の電圧をグランドにし、他端の電圧ＶＬをサステイン電圧Ｖｓとグランドの中間電圧付近に設定する。そして、トランジスタＱＳ，ＱＹ，ＱＷをオフ状態にした上で、ＱＷ１をオン状態にし、ＣＵにはＶｓが印加され、ＣＤはグランドに接続された状態にして、ＣＵとＣＤ及びＬＵとＬＤを交互にオン状態にする。この場合の動作は、従来例と同じである。
【００２９】
リセット期間には、ＱＱをオン状態に、ＱＰをオフ状態にして、容量Ｃ１の一端の電圧をＶＱまで上昇させる。その結果、電圧ＶＬも上昇する。そして、トランジスタＣＤ，ＱＳ，ＱＹ，ＬＵ，ＬＤをオフ状態に、ＣＵをオン状態にした上で、リセット回路１５のＱＷ１をオフ状態に、ＱＷをオン状態にして昇圧容量ＣＳの一端にリセット電圧Ｖｗを発生して、ＣＵを介してＣＬに印加する。この時、ＣＤの一端にはグランドより高いＶＱが印加されているので、ＣＤの両端に印加される電圧はＶｗより小さいＶｗ−ＶＱである。同様に、ＬＤの一端にもグランドより高い電圧が印加されるので、ＬＤの両端に印加される電圧もＶｗより小さくなる。電圧ＶＱを適当に設定することにより、リセット期間にＣＤとＬＤの両端に印加される電圧をサステイン電圧Ｖｓより小さくすることが可能であり、ＣＤとＬＤにサステイン電圧Ｖｓより大きな電圧が印加されることはなくなる。従って、トランジスタＣＤとＬＤの耐圧をリセット電圧Ｖｗより小さいサステイン電圧Ｖｓに応じて設定することが可能になり、比較的低耐圧の素子で構成することが可能になる。
【００３０】
図８は、本発明の第２実施例のＹ電極駆動回路の構成を示す図である。図４と比較して明らかなように、電力回収回路の容量Ｃ１がのぞかれ、トランジスタＬＵとＬＤの一端が、リセット回路１５のトランジスタＱＷとＱＷ１の接続点に接続されている点が異なる。言い換えれば、図５のスイッチＰＳＷとＱＳＷとして、リセット回路１５のトランジスタＱＷとＱＷ１を利用して実現している。
【００３１】
維持放電期間には、ＱＷをオフ状態に、ＱＷ１をオン状態にして、ＱＷとＱＷ１の接続点の電圧をグランドにする。そして、トランジスタＱＳ，ＱＹをオフ状態にした上で、ＣＵにはＶｓが印加され、ＣＤはグランドに接続された状態にして、ＣＵとＣＤ及びＬＵとＬＤを交互にオン状態にする。この場合の消費電力の低減については、後述する。
【００３２】
リセット期間には、トランジスタＣＤ，ＱＳ，ＱＹ，ＬＵ，ＬＤをオフ状態に、ＣＵをオン状態にした上で、リセット回路１５のＱＷ１をオフ状態に、ＱＷをオン状態にして、ＱＷとＱＷ１の接続点の電圧をＶｗ０まで上昇させる。これにより、昇圧容量ＣＳの一端にリセット電圧Ｖｗを発生して、ＣＵを介してＣＬに印加する。この時、ＬＤの一端にはグランドより高い電圧Ｖｗ０が印加されるので、ＬＤの両端に印加される電圧もＶｗより小さくなる。従って、トランジスタＬＤの耐圧をリセット電圧Ｖｗより小さいサステイン電圧Ｖｓに応じて設定することが可能になり、比較的低耐圧の素子で構成することが可能になる。
【００３３】
第２実施例では、表示容量ＣＬに供給する電圧を＋Ｖｓと−Ｖｓの間で変化させる時、一旦中間の電圧であるグランドに変化させた後目標とする電圧に変化させるので、電力の変化量が低減され、インダクタンス素子Ｌ１，Ｌ２を使用しないでも電力損失が低減できるという効果がある。
【００３４】
例えば、電力回収回路がない場合の消費電力をＰ１とすれば、Ｐ１は次の式で表される。
【００３５】
Ｐ１＝ＣＬ×Ｖｓ×Ｖｓ／２
但し、ＣＬは表示容量の容量値である。
【００３６】
また、第２実施例の回路の消費電力をＰ２とすれば、Ｐ２は次の式で表される。
【００３７】
Ｐ２＝ＣＬ×Ｖｓ×Ｖｓ／４＝Ｐ１／２
になり、原理的にはインダクタンス素子Ｌ１，Ｌ２を使用しないでも消費電力を半分に低減できる。
【００３８】
以上、Ｙ電極にリセット電圧が印加される実施例を説明したが、Ｘ電極にリセット電圧が印加される場合には本発明をＸ電極駆動回路に適用することにより、同様の効果が得られる。
【００３９】
（付記１） 容量性負荷に第１電圧と第２電圧を交互に供給する容量性負荷駆動回路であって、
一端が前記容量性負荷に接続されたスイッチを備え、
前記容量性負荷に前記第２電圧との電圧差が、前記第１電圧と前記第２電圧との電圧差より大きな第３電圧が印加される時に、前記スイッチの他端に選択的に第４の電圧が印加されることを特徴とする容量性負荷駆動回路。（１）
（付記２） 付記項１に記載の容量性負荷駆動回路であって、
前記容量性負荷に前記第１電圧と前記第２電圧を交互に供給する時には、前記スイッチの他端に前記第２電圧が供給される容量性負荷駆動回路。
【００４０】
（付記３） 付記１に記載の容量性負荷駆動回路であって、
前記容量性負荷に前記第１電圧と前記第２電圧を交互に供給する時には、前記スイッチの他端に前記第１電圧と前記第２電圧の間の電圧が供給される容量性負荷駆動回路。
【００４１】
（付記４） 付記１に記載の容量性負荷駆動回路であって、
前記スイッチは、前記容量性負荷との間で共振回路を形成し、前記容量性負荷に印加される電圧が変化する時にエネルギを回収して次に前記容量性負荷に印加される電圧が変化する時に回収したエネルギを使用する電力回収回路を構成するスイッチである容量性負荷駆動回路。
【００４２】
（付記５） 付記３又は４に記載の容量性負荷駆動回路であって、
前記スイッチは、インダクタンス素子を介して前記容量性負荷に接続されている容量性負荷駆動回路。
【００４３】
（付記６） 互いに隣接して配置された第１電極及び第２電極を有する表示パネルと、前記第１電極を駆動するＸ駆動回路と、前記第２電極を駆動するＹ駆動回路とを備え、前記第１電極と前記第２電極に交互に第１電圧と第２電圧を印加して前記第１電極と前記第２電極との間でサステイン放電を行うプラズマディスプレイ装置であって、
前記第１電極と前記第２電極の少なくとも一方には、前記第２電圧との電圧差が、前記第１電圧と前記第２電圧との電圧差より大きな第３電圧が印加され、
前記第３電圧が印加される前記第１電極又は前記第２電極に接続される、前記Ｘ駆動回路又は前記Ｙ駆動回路は、一端が前記第１電極又は前記第２電極に接続されたスイッチを備え、
前記第１電極又は前記第２電極に前記第３電圧が印加される時には、前記スイッチの他端に選択的に第４の電圧が印加されることを特徴とするプラズマディスプレイ装置。
【００４４】
（付記７） 付記６に記載のプラズマディスプレイ装置であって、
前記第１電極又は前記第２電極に前記第１電圧と前記第２電圧を交互に供給する時には、前記スイッチの他端に前記第２電圧が供給されるプラズマディスプレイ装置。
【００４５】
（付記８） 付記６に記載のプラズマディスプレイ装置であって、
前記第１電極又は前記第２電極に前記第１電圧と前記第２電圧を交互に供給する時には、前記スイッチの他端に前記第１電圧と前記第２電圧の間の電圧が供給されるプラズマディスプレイ装置。
【００４６】
（付記９） 付記６に記載のプラズマディスプレイ装置であって、
前記Ｘ駆動回路と前記Ｙ駆動回路の少なくとも一方は、前記表示パネルの表示容量との間で形成される共振回路を有し、前記第１電極又は前記第２電極に印加される電圧が変化する時にエネルギを回収して次に前記第１電極又は前記第２電極に印加される電圧が変化する時に使用する電力回収回路を備え、
前記スイッチは、前記電力回収回路を構成するスイッチであるプラズマディスプレイ装置。
【００４７】
（付記１０） 付記９に記載のプラズマディスプレイ装置であって、
前記スイッチは、インダクタンス素子を介して前記第１電極又は前記第２電極に接続されているプラズマディスプレイ装置。
【００４８】
（付記１１） 付記６に記載のプラズマディスプレイ装置であって、
リセット電圧を供給する第１リセットスイッチと、前記第１リセットスイッチとグランド間に接続された第２リセットスイッチと、前記第１リセットスイッチと前記第２リセットスイッチの接続点に接続された昇圧容量とを備え、前記第１リセットスイッチを非導通状態に、前記第２リセットスイッチを導通状態にして前記昇圧容量に前記第１電圧を充電した状態で、前記第１リセットスイッチを導通状態に、前記第２リセットスイッチを非導通状態に切り換えて前記昇圧容量に前記第３電圧を発生するリセット電圧発生回路を備え、
前記スイッチは、前記第１リセットスイッチと前記第２リセットスイッチの接続点に接続されているプラズマディスプレイ装置。
【００４９】
（付記１２） 互いに隣接して配置された一対の電極を有する表示パネルにおける、該電極を駆動するための駆動回路であって、
該電極に対して第１の電圧を供給するための第１電源回路と、該電極に対して第２の電圧を供給するための第２電源回路と、電力回収回路とを備え、
該電力回収回路は、前記電極に一端が接続されたインダクタンス素子と、該インダクタンス素子の他端に接続され、高電圧と低電圧とを選択的に出力可能な選択回路を有することを特徴とする駆動回路。
【００５０】
（付記１３） 前記第１電源回路は、第１電圧より高い第３電圧を発生するリセット電圧発生回路を含むことを特徴とする付記１２記載の駆動回路。
【００５１】
（付記１４） 前記選択回路は、容量素子を介して前記インダクタンスの他端に接続されていることを特徴とする付記１２記載の駆動回路。
【００５２】
【発明の効果】
本発明のプラズマディスプレイ装置によれば、サステイン電極にサステイン電圧以上の電圧を印加する場合でも、サステイントランジスタ及び電力回収回路のトランジスタにかかる電圧がサステイン電圧以下になるので比較的耐圧が低い素子を使用でき、コストを低減できる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の全体構成を示す図である。
【図２】Ｘ電極・Ｙ電極駆動回路の従来例を示す図である。
【図３】プラズマディスプレイ装置の各電極の印加電圧波形を示す図である。
【図４】プラズマディスプレイ装置のＹ電極駆動回路の構成例を示す図である。
【図５】本発明の原理を説明する図である。
【図６】原理図における印加電圧とスイッチ動作を示す図である。
【図７】本発明の第１実施例のＹ電極駆動回路の構成を示す図である。
【図８】本発明の第２実施例のＹ電極駆動回路の構成を示す図である。
【符号の説明】
１…プラズマディスプレイパネル
２…アドレスドライバ
３…Ｘ共通ドライバ
４…走査ドライバ
５…Ｙ共通ドライバ
８…駆動制御回路
１１−１４…位相調整回路
１５…リセット回路
ＣＵ，ＣＤ…サステイントランジスタ
ＬＵ，ＬＤ…電力回収回路トランジスタ

Claims (1)

1. 互いに隣接して配置された一対の電極を有する表示パネルにおける、該電極を駆動するための駆動回路であって、
   該電極に対して第１の電圧を供給するための第１電源回路と、
   該電極に対して前記第１の電圧より低い第２の電圧を供給するための第２電源回路と、
   前記第１の電圧よりも高い第３の電圧を生成する生成回路と、
   電力回収回路とを備え、
   該電力回収回路は、前記電極に一端が接続されたインダクタンス素子と、該インダクタンス素子の他端に接続された電力回収用スイッチ回路と、該電力回収用スイッチ回路の他端側に所定の電圧と該所定の電圧より低い電圧とを選択的に出力可能な選択回路を有し、
   前記電力回収回路を動作させる維持放電期間に、前記選択回路により前記電力回収用スイッチ回路の他端に前記所定の電圧より低い電圧を印加し、
   前記電極に前記第３の電圧を印加するリセット期間に、前記選択回路により前記電力回収用スイッチ回路の他端に前記所定の電圧を印加して前記電力回収用スイッチ回路の両端の電圧を前記第１の電圧以下とすることを特徴とする駆動回路。

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