KR101016677B1 - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서, 제1 전극과 교차하는 제2 전극을 구동하는 제2 구동부는 제1 전압을 공급하는 제1 전압원과 제2 전극 사이에 직렬로 연결되어 있는 제1 스위치와 제2 스위치를 포함한다. 제1 스위치는 제2 스위치가 턴오프되어 있는 동안 턴온되어 리셋 기간의 제1 기간 동안 제2 전극의 전압을 증가시킨다. 제1 스위치와 제2 스위치는 동시에 턴온되어 리셋 기간의 제2 기간 동안 제2 전극의 전압을 더 증가시킨다. 제1 스위치와 제2 스위치의 접점은 접점에 제2 전압을 인가하기 위한 제2 전압원에 연결되어 있다.
Figure R1020090099393
PDP, 트랜지스터, 리셋, 발열, 램프

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.
플라즈마 표시 장치는 복수의 표시 전극 및 상기 복수의 표시 전극에 의해 정의되는 복수의 방전 셀을 포함하며, 복수의 방전 셀 중 켜질 방전 셀(앞으로 "온 셀"이라 함)과 켜지지 않을 방전 셀(앞으로 "오프 셀"이라 함)을 선택한 후, 온 셀을 방전시켜서 영상을 표시한다.
온 셀과 오프 셀을 선택하기 전에, 플라즈마 표시 장치는 표시 전극의 전압을 점진적으로 증가시켜서 방전 셀에서 약 방전을 일으키고, 이 약 방전을 통해서 방전 셀의 전하 상태를 초기화한다. 표시 전극의 전압을 점진적으로 증가시키기 위해서, 플라즈마 표시 장치는 표시 전극에 연결되어 있는 트랜지스터의 온/오프 동작을 반복하거나 트랜지스터의 게이트에 공급되는 전류를 조절한다.
그런데 표시 전극의 전압이 점진적으로 증가하는 경우에는 트랜지스터를 통해 표시 전극에 의해 형성되는 용량성 성분으로 전류가 공급된다. 그러므로 이 전류에 의해 트랜지스터에서 지속적으로 전력 소모가 발생하고, 이에 따라 트랜지스 터의 발열량이 증가한다. 그리고 이러한 발열로 인해 트랜지스터에는 큰 히트 싱크가 부착되고, 이로 인해 플라즈마 표시 장치가 두꺼워진다.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 발열량을 줄일 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
본 발명의 한 실시예에 따르면 플라즈마 표시 장치가 제공된다. 플라즈마 표시 장치는, 제1 전극 및 상기 제1 전극과 교차하는 제2 전극을 포함하는 플라즈마 표시 패널, 상기 제1 전극을 구동하는 제1 구동부, 그리고 상기 제2 전극을 구동하며, 제1 전압을 공급하는 제1 전압원과 상기 제2 전극 사이에 직렬로 연결되어 있는 제1 스위치와 제2 스위치를 포함하는 제2 구동부를 포함한다. 상기 제1 스위치는 상기 제2 스위치가 턴오프되어 있는 동안 턴온되어 리셋 기간의 제1 기간 동안 상기 제2 전극의 전압을 증가시킨다. 상기 제1 스위치와 상기 제2 스위치는 동시에 턴온되어 상기 리셋 기간의 제2 기간 동안 상기 제2 전극의 전압을 더 증가시킨다. 상기 제1 스위치와 상기 제2 스위치의 접점은 상기 접점에 제2 전압을 인가하기 위한 제2 전압원에 연결되어 있다.
본 발명의 다른 실시예에 따르면 플라즈마 표시 장의 구동 방법이 제공된다. 상기 플라즈마 표시 장치는 제1 전극 및 상기 제1 전극과 교차하는 제2 전극을 포함하는 플라즈마 표시 패널, 그리고 상기 제2 전극을 구동하는 구동부를 포함한다. 상기 구동부는 제1 전압을 공급하는 제1 전압원과 상기 제2 전극 사이에 직렬로 연결되어 있는 제1 스위치와 제2 스위치를 포함한다. 상기 제1 스위치와 상기 제2 스위치의 접점은 제2 전압을 공급하는 제2 전압원에 연결되어 있다. 상기 구동 방법은, 상기 제1 스위치를 턴온하여서 리셋 기간의 제1 기간 동안 상기 제2 전극의 전압을 시작 전압에서 상기 시작 전압과 상기 제2 전압의 합과 동일한 제3 전압까지 증가시키는 단계, 그리고 상기 제1 스위치와 상기 제2 스위치를 동시에 턴온하여서 상기 리셋 기간의 제2 기간 동안 상기 제2 전극의 전압을 상기 제3 전압에서 상기 시작 전압과 상기 제1 전압의 합과 동일한 전압까지 증가시키는 단계를 포함한다.
본 발명의 또 다른 실시예에 따르면 플라즈마 표시 장치가 제공된다. 상기 플라즈마 표시 장치는 제1 전극 및 상기 제1 전극과 교차하는 제2 전극을 포함하는 플라즈마 표시 패널, 그리고 상기 제2 전극을 구동하는 구동부를 포함한다. 상기 구동부는, 상기 제2 전극과 제1 전압을 공급하는 제1 전압원 사이에 연결되어 있는 제1 스위치, 그리고 상기 제2 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전압원 사이에 연결되어 있는 제2 스위치를 포함한다. 상기 제1 스위치는 리셋 기간의 제1 기간 동안 상기 제2 전극의 전압이 상기 제1 전압에서 상기 제2 전압과 상기 제1 전압 사이의 전압을 가지는 제3 전압까지 감소하도록 동작한다. 상기 제2 스위치는 상기 리셋 기간의 제2 기간 동안 상기 제2 전극의 전압이 상기 제3 전압에서 상기 제2 전압까지 더 감소하도록 동작한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명 이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 개략적인 블록도이다.
도 1을 참고하면, 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 복수의 표시 전극(Y1-Yn, X1-Xn), 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am) 및 복수의 방전 셀을 포함한다.
복수의 표시 전극(Y1-Yn, X1-Xn)은 복수의 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn) 및 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn)을 포함한다. Y 전극(Y1-Yn) 및 X 전극(X1-Xn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하 며, A 전극(A1-Am)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 이러한 Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 일대일로 대응할 수 있으며, 이와는 달리 하나의 Y 전극(Y1-Yn)에 두 개의 X 전극(X1-Xn)이 대응할 수도 있으며, 또는 하나의 X 전극(X1-Xn)에 두 개의 Y 전극(Y1-Yn)이 대응할 수도 있다. 이때, A 전극(A1-Am), Y 전극(Y1-Yn) 및 X 전극(X1-Xn)에 의해 정의되는 공간에 방전 셀(110)이 형성된다.
이러한 플라즈마 표시 패널(100)의 구조는 한 예이며, 본 발명의 실시예에 따라 플라즈마 표시 패널(100)은 다른 구조를 가질 수도 있다.
제어부(200)는 영상 신호 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 영상 신호는 각 방전 셀(110)의 휘도 정보를 담고 있으며, 각 방전 셀(110)의 휘도는 정해진 수효의 계조 중 하나로 표현될 수 있다. 입력 제어 신호의 예로는 수직 동기 신호, 수평 동기 신호 등이 있다.
제어부(200)는 영상을 표시하는 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하며, 적어도 하나의 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간을 포함한다. 제어부(200)는 영상 신호 및 입력 제어 신호를 복수의 서브필드에 맞게 처리하여 A 전극 구동 제어 신호(CONT1), Y 전극 구동 제어 신호(CONT2) 및 X 전극 구동 제어 신호(CONT3)를 생성한다. 그리고 제어부(200)는 A 전극 구동 제어 신호(CONT1)를 어드레스 전극 구동부(300)로 출력하고, Y 전극 구동 제어 신호(CONT2)를 주사 전극 구동부(400)로 출력하며, X 전극 구동 제어 신호(CONT3)를 유지 전극 구동부(500)로 출력한다.
또한 제어부(200)는 각 방전 셀에 해당하는 입력 영상 신호를 복수의 서브필 드에서 각 방전 셀(110)의 발광/비발광 여부를 나타내는 서브필드 데이터로 바꾸며, A 전극 구동 제어 신호(CONT1)는 이러한 서브필드 데이터를 포함한다.
주사 전극 구동부(400)는 Y 전극 구동 제어 신호(CONT2)에 따라 어드레스 기간에서 주사 전압을 Y 전극(Y1-Yn)에 차례로 인가한다. 어드레스 전극 구동부(300)는 A 전극 구동 제어 신호(CONT1)에 따라 주사 전압이 인가된 Y 전극에 연결된 복수의 방전 셀(110)에서 온 셀과 오프 셀을 구별하기 위한 전압을 A 전극(A1-Am)에 인가한다.
어드레스 기간에서 온 셀과 오프 셀이 구별된 후, 주사 전극 구동부(400) 및 유지 전극 구동부(500)는 Y 전극 구동 제어 신호(CONT2) 및 X 전극 구동 제어 신호(CONT3)에 따라 유지 기간에서 각 서브필드의 휘도 가중치에 해당하는 횟수의 유지 방전 펄스를 Y 전극(Y1-Yn)과 X 전극(X1-Xn)에 교대로 인가한다.
도 2는 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 구동 파형을 개략적으로 나타내는 도면이다.
도 2에서는 편의상 복수의 서브필드 중 하나의 서브필드만을 나타내었으며, 하나의 방전 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다.
도 2를 참고하면, 리셋 기간의 상승 기간에서, 어드레스 전극 구동부(300) 및 유지 전극 구동부(500)가 A 전극 및 X 전극에 소정 전압(도 2에서는 접지 전압)을 인가한 상태에서, 주사 전극 구동부(400)가 Y 전극의 전압을 V1 전압에서 V1 전압에 Vset 전압이 더해진 전압(V1＋Vset)까지 점진적으로 증가시킨 후 Y 전극의 전 압을 (V1＋Vset) 전압으로 일정 기간 유지한다. 예를 들면, 주사 전극 구동부(400)는 Y 전극의 전압을 적당한 기울기를 가지는 램프(ramp) 형태로 증가시킬 수 있다. Y 전극의 전압이 점진적으로 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 발생되고, 이에 따라 Y 전극에는 음의 전하가 형성되고, X 전극 및 A 전극에는 양의 전하가 형성될 수 있다. 이 경우, V1 전압은 예를 들면 아래에서 설명하는 VscH 전압과 VscL 전압의 차(VscH―VscL) 등이 될 수 있다.
이어, 리셋 기간의 하강 기간에서, 어드레스 전극 구동부(300) 및 유지 전극 구동부(500)가 A 전극 및 X 전극에 각각 접지 전압 및 Vb 전압을 인가한 상태에서, 주사 전극 구동부(400)는 Y 전극의 전압을 접지 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 예를 들면, 주사 전극 구동부(400)는 Y 전극의 전압을 적당한 기울기를 가지는 램프 형태로 감소시킬 수 있다. Y 전극의 전압이 점진적으로 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 발생하고, 이에 따라 상승 기간 동안 Y 전극에 형성되었던 음의 전하 및 X 전극과 A 전극에 형성된 양의 전하가 소거될 수 있다. 이에 따라 방전 셀(110)은 초기화될 수 있다. 이 경우 Vnf 전압은 음극성의 전압으로 설정되고, Vb 전압은 양극성의 전압으로 설정될 수 있다. 또한 Vb 전압과 Vnf 전압의 차(Vb―Vnf)가 Y 전극과 X 전극 사이의 방전 개시 전압에 근사한 값으로 설정되어 초기화된 방전 셀이 오프 셀로 설정될 수 있다. 그리고 하강 기간에서 Y 전극의 전압은 접지 전압과 다른 전압에서 점진적으로 감소할 수도 있다.
어드레스 기간에서, 온 셀과 오프 셀을 구별하기 위해서, 유지 전극 구동 부(500)는 X 전극에 Vb 전압을 인가한 상태에서, 주사 전극 구동부(400)는 복수의 주사 전극(도 1의 Y1-Yn)에 차례로 또는 비월 방식으로 VscL 전압(주사 전압)을 가지는 주사 펄스를 인가한다. 이와 동시에, 어드레스 전극 구동부(300)는 VscL 전압이 인가된 Y 전극에 의해 형성되는 복수의 방전 셀 중에서 온 셀을 통과하는 A 전극에 Va 전압(어드레스 전압)을 인가한다. 이에 따라, Va 전압이 인가된 A 전극과 VscL 전압이 인가된 Y 전극에 의해 형성된 방전 셀에서 어드레스 방전이 일어나서, Y 전극에 양의 전하가 형성되고, A 전극 및 X 전극에 각각 음의 전하가 형성될 수 있다. 또한 주사 전극 구동부(400)는 VscL 전압이 인가되지 않는 Y 전극에 VscL 전압보다 높은 VscH 전압(비주사 전압)을 인가하고, 어드레스 전극 구동부(300)는 Va 전압이 인가되지 않는 A 전극에 접지 전압을 인가할 수 있다. 이 경우 VscL 전압은 음극성의 전압, Va 전압은 양극성의 전압일 수 있다.
한편, 위에서는 리셋 기간을 통해 방전 셀에서 벽 전하를 소거하여 초기화한 후에 어드레스 방전을 통해 방전 셀에 벽 전하를 형성하여 온 셀을 선택하는 것으로 설명하였지만, 이와는 달리 어드레스 방전을 통해 방전 셀에서 벽 전하를 소거하여 오프 셀을 선택할 수도 있다. 이 경우 리셋 기간에서는 방전 셀을 벽 전하를 형성하여 초기화를 수행할 수 있다. 또는 리셋 기간 없이 직전 서브필드에서 온 셀이었던 방전 셀 중에서 오프 셀이 선택될 수도 있다.
유지 기간에서, 주사 전극 구동부(400)와 유지 전극 구동부(500)는 Y 전극과 X 전극에 고전압(Vs)과 저전압(예를 들면, 접지 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가한다. 즉, X 전극에 저전압이 인가되는 동안 Y 전극에 고전압(Vs)이 인가되면 고전압(Vs)과 저전압의 차에 의해 온 셀에서 유지 방전이 일어나고, 이어 Y 전극에 저전압이 인가되고 X 전극에 고전압(Vs)이 인가되면 고전압(Vs)과 저전압의 차에 의해 온 셀에서 다시 유지 방전이 일어날 수 있다. 이러한 동작이 유지 기간에서 반복되어 해당 서브필드의 휘도 가중치에 해당하는 횟수의 유지 방전이 일어난다. 이와는 달리, 유지 방전 펄스의 고전압을 Vs/2 전압으로, 유지 방전 펄스의 저전압을 -Vs/2 전압으로 설정할 수도 있다. 또는 Y 전극과 X 전극 중 한 전극(예를 들면 X 전극)에 접지 전압을 인가한 상태에서 다른 전극(예를 들면 Y 전극)에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스를 인가할 수도 있다.
도 3은 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 상승 리셋 구동 회로의 개략적인 회로도이다.
도 3을 참고하면, 상승 리셋 구동 회로(420)는 트랜지스터(Yrr1, Yrr2), 상승 리셋 제어부(422), 전류 차단 소자(D1)를 포함한다.
트랜지스터(Yrr1, Yrr2)는 각각 제어 단자, 입력 단자 및 출력 단자를 가지는 스위치이다. 도 3에 도시한 실시예에서는 트랜지스터(Yrr1, Yrr2)를 n-채널 전계 효과 트랜지스터(field effect transistor, FET)로 도시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 드레인 및 소스에 해당한다. 이러한 트랜지스터(Yrr1, Yrr2)에는 각각 바디 다이오드(도시하지 않음)가 형성되어 있을 수 있으며, 이 바디 다이오드는 애노드가 트랜지스터(Yrr1, Yrr2)의 소스에, 캐소드가 트랜지스터(Yrr1, Yrr2)의 드레인에 연결되어 있다.
트랜지스터(Yrr1)는 소스가 노드(N1)에 연결되어 있으며, 드레인이 Vr 전압을 공급하는 전원(Vr)에 연결되어 있다. 트랜지스터(Yrr2)는 소스가 트랜지스터(Yrr1)의 드레인에 연결되어 있으며, 드레인이 Vr 전압보다 높은 Vset 전압을 공급하는 전원(Vset)에 연결되어 있다. 즉, 두 트랜지스터(Yrr2, Yrr1)는 전원(Vset)과 노드(N1) 사이에 직렬로 연결되어 있다. 노드(N1)는 Y 전극에 연결되어 있으며, 이러한 노드(N1)와 Y 전극이 연결되는 경로에는 플라즈마 표시 장치의 동작에 사용되는 다른 소자가 형성되어 있을 수 있다. 그리고 Y 전극은 X 전극 및/또는 A 전극과 용량성 성분(앞으로 "패널 커패시터"라 함)을 형성한다.
상승 리셋 제어부(422)는 트랜지스터(Yrr1)의 소스 전압이 Vr 전압보다 낮은 경우에는 트랜지스터(Yrr2)를 턴오프한 상태에서 트랜지스터(Yrr1)를 동작시킨다. 그러면 상승 리셋 제어부(422)의 제어에 의해 트랜지스터(Yrr1)는 전원(Vr)으로부터 Y 전극으로 전류를 공급하여, Y 전극의 전압이 점진적으로 증가하도록 한다. 트랜지스터(Yrr1)의 소스 전압이 Vr 전압보다 높은 경우에, 상승 리셋 제어부(422)는 두 트랜지스터(Yrr1, Yrr2)를 동시에 동작시킨다. 그러면 상승 리셋 제어부(422)의 제어에 의해 두 트랜지스터(Yrr1, Yrr2)는 전원(Vset)으로부터 Y 전극으로 전류를 공급하여, Y 전극의 전압이 점진적으로 증가하도록 한다.
전류 차단 소자(D1)는 트랜지스터(Yrr2)의 소스[즉, 트랜지스터(Yrr1)의 드레인]과 전원(Vr) 사이에 연결되어 있으며, 트랜지스터(Yrr1)의 드레인 전압이 Vr 전압보다 높은 경우에 트랜지스터(Yrr1)의 소스에서 전원(Vr)으로 형성되는 전류 경로를 차단한다. 도 3에 도시한 바와 같이, 전류 차단 소자(D1)로 트랜지스 터(Yrr2)의 소스에 연결되어 있는 캐소드와 전원(Vr)에 연결되어 있는 애노드를 가지는 다이오드(D1)가 사용될 수 있다. 이와는 달리 트랜지스터가 전류 차단 소자(D1)로 사용될 수도 있다.
상승 리셋 제어부(422)의 한 예는 커패시터(C1, C2), 저항(R1) 및 게이트 구동부(422a)를 포함한다.
게이트 구동부(422a)는 기준 전압 단자(REF1), 입력 단자(GIN1) 및 출력 단자(GOUT1)를 포함하며, 기준 전압 단자(REF1)가 트랜지스터(Yrr1)의 소스에 연결되어 게이트 구동부(422a)의 기준 전압을 결정한다. 게이트 구동부(422a)는 입력 단자(GIN1)에 입력되는 제어 신호에 의해 동작하며, 출력 단자(GOUT1)를 통해 게이트 신호를 출력한다. 게이트 구동부(422a)는 입력 단자(GIN1)을 통해 리셋 기간의 상승 기간의 동작을 위한 제어 신호를 입력받으면, 트랜지스터(Yrr1/Yrr2)를 턴온하기 위해서 게이트 신호의 전압을 기준 전압 단자(REF1)의 전압, 즉 트랜지스터(Yrr1)의 소스 전압(Vn1)보다 높게 한다.
커패시터(C1)는 게이트 구동부(422a)의 출력 단자(GOUT1)와 트랜지스터(Yrr1)의 드레인 사이에 연결되어 있으며, 커패시터(C2)는 게이트 구동부(422a)의 출력 단자(GOUT1)와 트랜지스터(Yrr2)의 드레인 사이에 연결되어 있다. 저항(R1)은 게이트 구동부(422a)의 출력 단자(GOUT1)와 두 커패시터(C1, C2)의 접점 사이에 연결되어 있다.
그러면 이러한 상승 리셋 구동 회로(420)의 동작에 대해서 도 4 및 도 5를 참고로 하여 상세하게 설명한다.
도 4 및 도 5는 본 발명의 한 실시예에 따른 상승 리셋 구동 회로(420)의 전압을 나타내는 도면이다.
아래에서는 설명의 편의상 두 트랜지스터(Yrr1, Yrr2)의 문턱 전압(Vth)이 동일한 것으로 가정하며, 상승 리셋 구동 회로(420)의 동작 직전에 트랜지스터(Yrr1)의 소스 전압이 0V인 것으로 가정한다.
먼저, 게이트 구동부(422a)가 입력 단자(IN1)에 입력되는 제어 신호에 응답하여 상승 리셋 구동 회로(420)의 동작을 위해 게이트 신호의 전압(즉, GOUT1에서의 전압)을 증가시킨다. 그러면 트랜지스터(Yrr1, Yrr2)의 게이트 전압(Vg)이 저항(R1)과 커패시터(C1, C2)에 의해 RC 형태로 증가한다.
이에 따라 트랜지스터(Yrr1)의 게이트 전압(Vg)이 트랜지스터(Yrr1)의 소스 전압(Vn1)에서 트랜지스터(Yrr1)의 문턱 전압(Vth)만큼 증가하면, 트랜지스터(Yrr1)의 게이트와 소스 사이의 전압(앞으로 "게이트-소스 전압"이라 함)이 문턱 전압(Vth) 이상으로 되어 트랜지스터(Yrr1)가 턴온된다. 그러나 트랜지스터(Yrr2)의 게이트 전압(Vg)이 트랜지스터(Yrr2)의 소스 전압, 즉 Vr 전압보다는 낮으므로 트랜지스터(Yrr2)는 턴오프 상태를 유지한다.
트랜지스터(Yrr1)가 턴온되면, 트랜지스터(Yrr1)를 통해 전원(Vr)[및/또는 커패시터(C1)]로부터 Y 전극으로 전류가 공급되어 Y 전극의 전압이 증가하고, 이에 따라 트랜지스터(Yrr1)의 소스 전압(Vn1)이 증가한다. 이 경우 커패시터(C1)에 의해 트랜지스터(Yrr1)의 게이트 전압(Vg)은 유지되므로, 트랜지스터(Yrr1)의 게이트-소스 전압이 감소하여 트랜지스터(Yrr1)의 문턱 전압(Vth)보다 낮아질 때 트랜지 스터(Yrr1)는 턴오프된다.
트랜지스터(Yrr1)가 턴오프되면, 게이트 구동부(422a)로부터의 게이트 신호에 의해 게이트 전압(Vg)이 RC 형태로 다시 증가한다. 이에 따라 트랜지스터(Yrr1)의 게이트-소스 전압이 문턱 전압(Vth)을 넘으면, 트랜지스터(Yrr1)가 다시 턴온된다.
그러면 앞서 설명한 것처럼 트랜지스터(Yrr1)의 턴온에 의해 Y 전극의 전압이 증가하는 과정, Y 전극의 전압 증가에 의해 트랜지스터(Yrr1)가 턴오프되는 과정, 그리고 트랜지스터(Yrr1)의 턴오프 이후에 트랜지스터(Yrr1)가 다시 턴온되는 과정이 반복된다. 이러한 과정의 반복을 통해 트랜지스터(Yrr1)의 게이트-소스 전압은 트랜지스터(Yrr1)의 문턱 전압(Vth)을 조금 넘은 후에 다시 조금 떨어지는 형태로 변경되어, 실질적으로 트랜지스터(Yrr1)의 문턱 전압(Vth) 근처에서 유지된다. 이에 따라 트랜지스터(Yrr1)를 통해 미세한 전류가 흐르고, 미세한 전류에 의해 Y 전극의 전압이 램프 형태로 점진적으로 증가한다.
그러면 도 4에 도시한 것처럼 트랜지스터(Yrr1)의 소스 전압(Vn1)이 Vr 전압과 동일해질 때까지, 트랜지스터(Yrr2)가 턴오프된 상태에서 트랜지스터(Yrr1)의 턴온과 턴오프가 반복되는 초기 상승 기간(Tr1)이 지속된다. 그리고 이 초기 상승 기간(Tr1) 동안 트랜지스터(Yrr1)의 드레인 전압은 Vr 전압으로 유지된다.
Y 전극의 전압 상승에 의해 트랜지스터(Yrr1)의 소스 전압(Vn1)이 Vr 전압까지 증가하면, 트랜지스터(Yrr1)의 턴온에 의해 트랜지스터(Yrr1)의 드레인 전압, 즉 트랜지스터(Yrr2)의 소스 전압은 트랜지스터(Yrr1)의 소스 전압(Vn1)과 동일해 진다. 그러면 게이트 신호에 의해 게이트 전압(Vg)이 트랜지스터(Yrr1)의 소스 전압(Vn1)에서 문턱 전압(Vth)만큼 증가하면, 도 4에 도시한 것처럼 두 트랜지스터(Yrr1, Yrr2)가 동시에 턴온되는 후기 상승 기간(Tr2)이 시작된다.
이 후기 상승 기간(Tr2)에서도 앞서 설명한 것과 동일한 원리로, 게이트 전압(Vg)이 소스 전압(Vn1)과 문턱 전압(Vth)의 합을 실질적으로 유지하면서, 두 트랜지스터(Yrr1, Yrr2)의 턴온과 턴오프가 반복된다. 이에 따라 트랜지스터(Yrr1)의 소스 전압(Vn1)이 Vset 전압까지 램프 형태로 점진적으로 증가하며, 그 결과 Y 전극의 전압이 램프 형태로 점진적으로 증가한다.
다시 도 3을 참고하면, Y 전극의 전압이 점진적으로 증가하는 기울기를 설정하기 위해서, 저항(R2)이 저항(R1)과 트랜지스터(Yrr1)의 게이트 사이에 연결될 수 있으며, 저항(R3)이 트랜지스터(Yrr1)의 게이트와 드레인 사이에서 커패시터(C1)에 직렬로 연결될 수 있다. 마찬가지로 저항(R4)이 저항(R1)과 트랜지스터(Yrr2)의 게이트 사이에 연결될 수 있으며, 저항(R5)이 트랜지스터(Yrr2)의 게이트와 드레인 사이에서 커패시터(C2)에 직렬로 연결될 수 있다.
한편, 초기 상승 기간(Tr1)에서 트랜지스터(Yrr1)의 드레인 전압은 Vr 전압으로 유지되고, 트랜지스터(Yrr1)의 소스 전압(Vn1)이 0V에서 Vr 전압까지 점진적으로 증가한다. 그러므로 도 5에 도시한 바와 같이, 초기 상승 기간(Tr1) 동안 트랜지스터(Yrr1)의 드레인과 소스 사이의 전압(앞으로 "드레인-소스 전압"이라 함)(Vds1)은 Vr 전압에서 0V까지 점진적으로 감소하고, 트랜지스터(Yrr2)의 드레인-소스 전압(Vds2)은 (Vset-Vr) 전압으로 유지된다. 도 5에서는 설명의 편의상 Vset 전압을 Vr 전압의 두 배로 가정하였다.
후기 상승 기간(Tr2)에서 트랜지스터(Yrr1)의 드레인 전압, 즉 트랜지스터(Yrr2)의 소스 전압은 트랜지스터(Yrr1)의 소스 전압(Vn1)과 동일하게 설정되고, 트랜지스터(Yrr2)의 드레인 전압은 Vset 전압으로 유지된다. 그러므로 후기 상승 기간(T2) 동안 트랜지스터(Yrr1)의 드레인-소스 전압(Vds1)은 0V이고, 트랜지스터(Yrr2)의 드레인-소스 전압(Vds2)은 (Vset-Vr) 전압에서 0V까지 점진적으로 감소한다.
초기 상승 기간(Tr1)에서는 트랜지스터(Yrr2)가 턴오프되어 있으므로, 초기상승 기간(Tr1)에서는 트랜지스터(Yrr1)를 통해서 전력이 소모되고, 이 전력(P1)은 패널 커패시터의 크기를 Cp라 하는 경우 수학식 1로 주어진다. 그리고 후기 상승 기간(T2)에서는 트랜지스터(Yrr1)의 드레인-소스 전압이 0V이므로, 트랜지스터(Yrr2)를 통해서 전력이 소모되고, 이 전력(P2)은 수학식 2로 주어진다. 그러므로 리셋 기간의 상승 기간 동안 두 트랜지스터(Yrr1, Yrr2)를 통해서 소모되는 전력(P3)은 수학식 3과 같이 된다.
P1＝(1/2)*Cp*(Vr)2
P2＝(1/2)*Cp*(Vset-Vr)2
P3＝P1＋P2＝(1/2)*Cp*{(Vset)2-2*Vr*(Vset-Vr)}
한편, 본 발명의 한 실시예와 달리 하나의 트랜지스터를 사용하여 Y 전극의 전압을 점진적으로 상승시키는 경우에 이 트랜지스터의 드레인-소스 전압은 Vset에서 0V까지 점진적으로 감소한다. 그러므로 이 트랜지스터를 통해서 소모되는 전력(P4)은 수학식 4로 주어지고, 이 전력(P4)은 항상 두 트랜지스터(Yrr1, Yrr2)에서 소모되는 전력(P3)보다 크다.
P4＝(1/2)*Cp*(Vset)2＞P3
특히, Vr 전압이 Vset 전압의 절반인 경우에, 전력(P3)은 전력(P4)의 절반이 된다. 그리고 각 트랜지스터(Yrr1, Yrr2)에서 소모되는 전력(P1, P2)은 전력(P4)의 (1/4)이므로, 각 트랜지스터(Yrr1, Yrr2)의 발열량도 기존에 비해 (1/4)로 줄어들 수 있다. 이와 같이 트랜지스터(Yrr1, Yrr2)의 발열량이 낮으므로, 트랜지스터(Yrr1, Yrr2)에 부착되는 히트싱크를 얇게 하거나 제거할 수 있으며, 이에 따라 플라즈마 표시 장치의 두께를 얇게 할 수 있다.
다음, 본 발명의 한 실시예에 따른 주사 전극 구동부(400)에 대하여 도 6을 참고로 하여 설명한다.
도 6은 본 발명의 한 실시예에 따른 주사 전극 구동부(400)의 개략적인 회로도이다.
도 6을 참고하면, 주사 전극 구동부(400)는 주사 구동부(410), 상승 리셋 구 동부(420), 하강 리셋 구동부(430) 및 유지 구동부(440)를 포함한다.
주사 구동부(410)는 주사 회로(412), 커패시터(CscH) 및 트랜지스터(YscL)를 포함하며, 주사 회로(412)는 고전압 단자(OUTH), 저전압 단자(OUTL) 및 출력 단자(OUT)를 포함한다. 또한 주사 회로(412)는 두 트랜지스터(SH, SL)를 포함할 수 있다.
상승 리셋 구동부(420)는 도 3에 도시한 상승 리셋 구동 회로(420)에 해당한다.
하강 리셋 구동부(430)는 트랜지스터(Yfr)를 포함한다.
유지 구동부(440)는 트랜지스터(Ys, Yg, Yr, Yf), 인덕터(L1) 및 커패시터(Cerc)를 포함한다.
이 경우, 트랜지스터(Ys, Yg, Yr, Yf, YscL, Yfr, Yrr1, Yrr2, SH, SL)는 각각 제어 단자, 입력 단자 및 출력 단자를 가지는 스위치이다. 도 6에 도시한 실시예에서는 트랜지스터(Ys, Yg, Yr, Yf)를 절연 게이트 양극성 트랜지스터(insulated gate bipolar transistor, IGBT)로 예시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 콜렉터 및 이미터에 해당한다. 또한 트랜지스터(YscL, Yfr, Yrr1, Yrr2, SL)를 n-채널 전계 효과 트랜지스터(field effect transistor, FET)로 예시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 드레인 및 소스에 해당한다. 트랜지스터(SL)를 p-채널 전계 효과 트랜지스터로 예시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 소스 및 드레인에 해당한다. 이러한 전계 효과 트랜지스터(YscL, Yfr, Yrr1, Yrr2, SH, SL)에는 각각 바디 다이오드(도시하지 않음)가 형성되어 있을 수 있다.
구체적으로, 주사 구동부(410)에서, 트랜지스터(YscL)는 드레인이 저전압 단자(OUTL)에 연결되어 있으며, 소스가 VscL 전압을 공급하는 전원(VscL)에 연결되어 있다. 커패시터(CscH)는 주사 회로(412)의 고전압 단자(OUTH)와 저전압 단자(OUTL) 사이에 연결되어 있으며, VscH 전압을 공급하는 전원(VscH)이 주사 회로(412)의 고전압 단자(OUTH)에 연결되어 있다. 이 경우 커패시터(CscH)에서 전원(VscH)으로의 전류 경로를 차단하기 위해서 다이오드(DscH)가 전원(VscH)과 주사 회로(412)의 고전압 단자(OUTH) 사이에 연결되어 있을 수 있다. 커패시터(CscH)에는 트랜지스터(YscL)가 턴온될 때 VscH 전압과 VscL 전압의 차에 해당하는 전압(VscH－VscL)이 충전된다.
주사 회로(412)의 트랜지스터(SH)는 소스가 고전압 단자(OUTH)에서 드레인이 출력 단자(OUT)에 연결되어 있으며, 트랜지스터(SL)는 드레인이 출력 단자(OUT)에 소스가 저전압 단자(OUT)에 연결되어 있다. 트랜지스터(SH, SL)의 턴온/턴오프에 따라 주사 회로(412)는 Y 전극의 전압을 고전압 단자(OUTH)의 전압 또는 저전압 단자(OUTL)의 전압으로 설정한다.
하나의 주사 회로(412)는 하나의 Y 전극에 대응할 수 있으며, 주사 구동부(410)에는 복수의 Y 전극(도 1의 Y1-Yn)에 각각 대응하는 복수의 주사 회로가 형성될 수 있다. 이 경우 복수의 주사 회로 중 적어도 일부의 주사 회로가 하나의 집적 회로(integrated circuit, IC)로 형성되고, 이들 주사 회로의 고전압 단자(OUTH) 및 저전압 단자(OUTL)가 각각 공통으로 형성될 수 있다.
어드레스 기간에서, 트랜지스터(YscL)가 턴온되어 주사 회로(412)의 저전압 단자(OUTL)의 전압이 VscL 전압으로 된다. 그리고 복수의 주사 회로(412)의 트랜지스터(SL)가 차례로 턴온되어, 복수의 주사 회로(412)는 저전압 단자(OUTL)의 전압(VscL)을 복수의 Y 전극에 차례로 인가한다. 복수의 주사 회로(412) 중에서 트랜지스터(SL)가 턴온되지 않은 주사 회로(412)는 트랜지스터(SH)가 턴온되어 고전압 단자(OUTH)의 전압(VscH)을 연결되어 있는 Y 전극에 인가한다.
상승 리셋 구동부(420)에서, 트랜지스터(Yrr1)의 소스가 연결되어 있는 노드(N1)는 주사 회로(412)의 저전압 단자(OUTL), 즉 커패시터(CscH)의 한 단자에 연결되어 있다. 리셋 기간의 상승 기간에서 Y 전극에 접지 전압이 인가된 상태에서 주사 회로(412)의 트랜지스터(SL)가 턴오프되고 트랜지스터(SH)가 턴온된다. 그러면 커패시터(CscH)에 충전된 전압에 의해 Y 전극에 (VscH－VscL) 전압이 인가된다. 이후 상승 리셋 구동부(420)의 동작에 의해 트랜지스터(Yrr1)의 소스 전압이 0V에서 Vset 전압까지 점진적으로 증가하므로, 커패시터(CscH)에 의해 Y 전극의 전압은 (VscH－VscL) 전압에서 (Vset＋VscH－VscL) 전압까지 점진적으로 증가한다. 이 경우 도 2에 도시한 V1 전압이 (VscH－VscL)에 해당한다.
하강 리셋 구동부(430)에서, 트랜지스터(Yfr)는 드레인이 주사 회로(412)의 저전압 단자(OUTL)를 통해 Y 전극에 연결되어 있으며, 소스가 Vnf 전압을 공급하는 전원(Vnf)에 연결되어 있다. 트랜지스터(Yfr)는 그 게이트에 연결되어 있는 하강 리셋 제어부(도시하지 않음)에 의해 Y 전극의 전압이 점진적으로 감소하도록 동작하고, 이에 따라 Y 전극의 전압이 Vnf 전압까지 점진적으로 감소할 수 있다.
다음, 유지 구동부(440)에서, 트랜지스터(Ys)는 콜렉터가 유지 방전 펄스의 고전압(Vs)을 공급하는 전원에 연결되어 있고, 이미터가 주사 회로(412)의 저전압 단자(OUTL)를 통해 Y 전극에 연결되어 있다. 트랜지스터(Ys)는 유지 기간에서 Y 전극에 유지 방전 펄스의 고전압(Vs)을 인가하는 경우에 턴온된다. 트랜지스터(Yg)는 콜렉터가 주사 회로(412)의 저전압 단자(OUTL)를 통해 Y 전극에 연결되어 있고, 이미터가 유지 방전 펄스의 저전압을 공급하는 전원, 예를 들면 접지단에 연결되어 있다. 트랜지스터(Yg)는 유지 기간에서 Y 전극에 유지 방전 펄스의 저전압을 인가하는 경우, 그리고 리셋 기간에서 Y 전극에 접지 전압을 인가하는 경우에 턴온된다.
트랜지스터(Yr)의 이미터와 트랜지스터(Yf)의 콜렉터가 주사 회로(412)의 저전압 단자(OUTL)를 통해 Y 전극에 연결되어 있으며, 트랜지스터(Yr)의 콜렉터와 트랜지스터(Yf)의 이미터는 인덕터(L1)의 한 단자에 연결되어 있다. 인덕터(L1)의 다른 단자는 전력 회수용 커패시터(Cerc)의 한 단자에 연결되어 있으며, 커패시터(Cerc)의 다른 단자는 접지단에 연결되어 있다. 커패시터(Cerc)에 충전된 전압(Verc)은 고전압(Vs)과 저전압 사이의 전압으로, 예를 들면 고전압(Vs)과 저전압의 차의 절반에 해당하는 전압(Vs/2)일 수 있다.
트랜지스터(Yr)는 유지 기간에서 트랜지스터(Ys)가 턴온되기 전에 턴온된다. 트랜지스터(Yr)의 턴온에 의해 인덕터와 패널 커패시터 사이의 공진을 일으켜 커패시터(Cerc)에 충전된 에너지로 패널 커패시터를 충전하고, 이에 따라 Y 전극의 전압이 0V에서 Vs 전압 근처까지 증가한다. 트랜지스터(Yf)는 유지 기간에서 트랜지 스터(Yg)가 턴온되기 전에 턴온된다. 트랜지스터(Yf)의 턴온에 의해 인덕터와 패널 커패시터 사이의 공진을 일으켜 패널 커패시터에서 방전되는 에너지를 커패시터(Cerc)로 회수하고, 이에 따라 Y 전극의 전압이 Vs 전압에서 0V 근처까지 감소한다. 이 경우 패널 커패시터를 충전하기 위한 경로를 형성하기 위해서 다이오드(Dr)가 트랜지스터(Yr)에 직렬로 연결되어 있을 수 있으며, 패널 커패시터를 방전하기 위한 경로를 형성하기 위해서 다이오드(Df)가 트랜지스터(Yf)에 직렬로 연결되어 있을 수 있다.
그리고 트랜지스터(Yf)의 턴온 시에 인덕터(L1)의 한 단자의 전압이 접지 전압 이하로 낮아지지 않도록 하기 위해서, 트랜지스터(Yg)에 다이오드(Dg)가 병렬로 연결되어 있을 수 있다. 한편, 트랜지스터(Yrr1, Yrr2)의 바디 다이오드로 트랜지스터(Yr)의 턴온 시에 인덕터(L1)의 한 단자의 전압이 Vs 전압 이상으로 높아지는 것을 방지할 수 있으므로, 트랜지스터(Ys)로는 전원(Vs)으로부터의 순방향 전류만 흐를 수 있도록 다이오드(Ds)가 트랜지스터(Ys)에 직렬로 연결되어 있을 수 있다.
또한 Vnf 전압 또는 VscL 전압이 음극성의 전압이므로 트랜지스터(Yfr/YscL)의 턴온 시에 접지단에서 다이오드(Dg)를 통해 전원(Vnf/VscL)으로 전류가 흐르는 것을 차단하기 위해서, 트랜지스터(Ypn)가 경로 상에 형성되어 있을 수 있다. 즉, 트랜지스터(Ypn)는 드레인이 다이오드(Dg)의 캐소드에 연결되어 있고, 소스가 트랜지스터(YscL, Yfr)의 드레인에 연결되어 있을 수 있다.
한편, 도 6의 주사 전극 구동부(400)에서 리셋 기간의 Vset 전압을 유지 기간의 Vs 전압과 동일하게 하면, Vset 전압을 공급하기 위한 전원을 제거할 수 있 다. 또한 리셋 기간의 Vr 전압을 커패시터(Cerc)에 충전된 전압(Verc)과 동일하게 하면, Vr 전압을 공급하기 위한 전원을 제거할 수 있다.
다음, 도 6의 주사 전극 구동부(400)에서 하강 리셋 구동부(430)의 트랜지스터(Yfr)의 발열량을 줄일 수 있는 실시예에 대해서 도 7 및 도 8을 참고로 하여 설명한다.
도 7은 본 발명의 한 실시예에 따른 하강 리셋 구동 회로의 개략적인 회로도이며, 도 8은 본 발명의 한 실시예에 따른 하강 리셋 구동 회로의 전압을 나타내는 도면이다.
도 7을 참고하면, 하강 리셋 구동 회로(430a)는 트랜지스터(Yfr1, Yfr2), 전류 차단 소자(D2) 및 하강 리셋 제어부(432, 434)를 포함한다.
트랜지스터(Yfr1)는 드레인이 주사 회로(412)의 저전압 단자(OUTL)에 연결되어 있으며, 소스가 전원(Vnf)에 연결되어 있다. 트랜지스터(Yfr2)는 드레인이 주사 회로(412)의 고전압 단자(OUTH)에 연결되어 있으며, 소스가 소정 전압원, 예를 들면 접지단에 연결되어 있다. 도 6을 참고하여 설명한 것처럼 주사 회로(412)의 고전압 단자(OUTH)와 저전압 단자(OUTL) 사이에는 커패시터(CscH)가 연결되어 있으며, 커패시터(CscH)는 (VscH－VscL) 전압으로 충전되어 있다.
두 하강 리셋 제어부(432, 434)는 리셋 기간의 하강 기간 동작을 위한 제어 신호를 입력받아서 동작한다. 하강 리셋 제어부(432)는 고전압 단자(OUTH)의 전압이 접지 전압보다 높은 경우에 실질적으로 트랜지스터(Yfr2)를 통해 Y 전극의 전압을 점진적으로 감소시킨다. 하강 리셋 제어부(432)의 제어에 의해 트랜지스 터(Yfr2)는 고전압 단자(OUTH)에서 접지단으로 전류를 공급하여 고전압 단자(OUTH)의 전압이 0V까지 점진적으로 감소시킨다. 그러면 커패시터(Csch)에 충전된 (VscH－VscL) 전압에 의해 Y 전극의 전압은 주사 회로(412)의 트랜지스터(SL), 커패시터(CscH) 및 트랜지스터(Yfr2)를 거쳐 -(VscH－VscL) 전압까지 점진적으로 감소한다. 다음, 하강 리셋 제어부(434)는 고전압 단자(OUTH)의 전압이 접지 전압보다 낮은 경우에 트랜지스터(Yfr1)를 통해 Y 전극의 전압을 점진적으로 감소시킨다. 그러면 트랜지스터(Yfr1)는 Y 전극에서 주사 회로(412)의 트랜지스터(SL)를 거쳐 전원(Vnf)으로 전류를 공급하여 Y 전극의 전압을 Vnf 전압까지 점진적으로 감소시킨다.
전류 차단 소자(D2)는 트랜지스터(Yfr2)의 드레인과 주사 회로(412)의 고전압 단자(OUTH) 사이에 연결되어 있으며, Y 전극의 전압이 접지 전압 이하로 감소하는 경우에 접지단에서 커패시터(CscH)와 트랜지스터(Yfr2)를 거쳐 저전압 단자(OUTL)로 형성될 수 있는 전류 경로를 차단한다. 도 7과 같이, 전류 차단 소자(D2)로 트랜지스터(Yfr2)의 드레인에 연결되어 있는 캐소드와 고전압 단자(OUTH)에 애노드를 가지는 다이오드(D2)가 사용될 수 있다. 이와는 달리 트랜지스터가 전류 차단 소자(D2)로 사용될 수도 있다.
하강 리셋 제어부(432a)의 한 예는 저항(R6) 및 게이트 구동부(432a)를 포함하며, 하강 리셋 제어부(434a)의 한 예는 커패시터(C3), 저항(R7) 및 게이트 구동부(434a)를 포함한다.
저항(R6)는 한 단자가 트랜지스터(Yfr2)의 소스에 연결되어 있으며, 다른 단 자가 접지단에 연결되어 있다. 게이트 구동부(432a)는 기준 전압 단자(REF2), 입력 단자(GIN2) 및 출력 단자(GOUT2)를 포함하며, 기준 전압 단자(REF2)가 접지단에 연결되어 게이트 구동부(432a)의 기준 전압을 결정한다. 한편, 트랜지스터(Yfr2)의 게이트와 게이트 구동부(432a)의 출력 단자(GOUT2) 사이에 저항(도시하지 않음)이 연결되어 있을 수 있다.
게이트 구동부(434a)는 기준 전압 단자(REF3), 입력 단자(GIN3) 및 출력 단자(GOUT3)를 포함하며, 기준 전압 단자(REF3)가 트랜지스터(Yfr1)의 소스에 연결되어 게이트 구동부(434a)의 기준 전압을 결정한다. 커패시터(C3)는 게이트 구동부(434a)의 출력 단자(GOUT3)와 트랜지스터(Yfr1)의 드레인 사이에 연결되어 있으며, 저항(R7)은 게이트 구동부(434a)의 출력 단자(GOUT3)와 커패시터(C3) 사이에 연결되어 있다.
두 게이트 구동부(432a, 434a)는 입력 단자(GIN2, GIN3)에 입력되는 제어 신호에 의해 동작하며, 각각 출력 단자(GOUT2, GOUT3)를 통해 게이트 신호를 출력한다. 두 게이트 구동부(432a, 434a)는 입력 단자(GIN2, GIN3)을 통해 리셋 기간의 하강 기간의 동작을 위한 제어 신호를 입력받으면, 트랜지스터(Yfr1, Yfr2)를 턴온하기 위해서 게이트 신호의 전압을 각각 기준 전압 단자(REF2, REF3)의 전압보다 높게 한다.
그러면 이러한 하강 리셋 구동 회로(430)의 동작에 대해서 도 8를 참고로 하여 상세하게 설명한다.
아래에서는 도 2의 구동 파형을 참고하여 하강 리셋 구동 회로의 동작 직전 에 Y 전극의 전압이 0V인 것으로 가정한다. 그러면 주사 회로(412)의 고전압 단자(OUTH)의 전압(Vh)은 커패시터(CscH)에 의해 (VscH－VscL) 전압이다.
먼저, 게이트 구동부(432a, 434a)가 입력 단자(GIN2, GIN3)에 입력되는 제어 신호에 응답하여 하강 리셋 구동 회로(430)의 동작을 위해 각각의 게이트 신호의 전압을 증가시킨다. 그러면 트랜지스터(Yfr1)의 게이트 전압은 저항(R7)과 커패시터(C3)에 의해 RC 형태로 증가하고, 트랜지스터(Yfr2)의 게이트 전압은 트랜지스터(Yfr1)의 게이트 전압과 달리 바로 상승한다. 이에 따라 트랜지스터(Yfr2)의 게이트-소스 전압이 트랜지스터(Yfr1)의 게이트-소스 전압보다 먼저 문턱 전압을 넘게 된다.
트랜지스터(Yfr2)의 게이트-소스 전압이 문턱 전압을 넘으면 트랜지스터(Yfr2)가 턴온되고, 이에 따라 Y 전극으로부터 트랜지스터(SL), 커패시터(CscH), 트랜지스터(Yfr2) 및 저항(R6)을 거쳐 접지단으로 전류가 흐른다. 그러면 도 8에 도시한 바와 같이 Y 전극의 전압이 0V에서 감소하고, 또한 주사 회로(412)의 고전압 단자(OUTH)의 전압(Vh)이 (VscH－VscL) 전압에서 감소한다. 그리고 저항(R6)을 통해 흐르는 전류에 의해 저항(R6)에 걸리는 전압이 증가한다. 그러면 트랜지스터(Yfr2)의 소스 전압이 증가하여 트랜지스터(Yfr2)의 게이트-소스 전압이 감소하고, 이에 따라 트랜지스터(Yfr2)가 턴오프된다.
트랜지스터(Yfr2)가 턴오프되면, 게이트 구동부(432a)로부터의 게이트 신호에 의해 트랜지스터(Yfr2)의 게이트 전압이 다시 증가한다. 이에 따라 트랜지스터(Yfr2)의 게이트-소스 전압이 트랜지스터(Yfr2)의 문턱 전압을 넘으면, 트랜지스 터(Yfr2)가 다시 턴온된다.
그러면 트랜지스터(Yfr2)의 턴온에 의해 Y 전극의 전압이 감소하는 과정, Y 전극의 전압 감소에 의해 트랜지스터(Yfr2)가 턴오프되는 과정, 그리고 트랜지스터(Yfr2)의 턴오프 이후에 트랜지스터(Yfr2)가 다시 턴온되는 과정이 반복된다. 이러한 과정의 반복을 통해 트랜지스터(Yfr2)의 게이트-소스 전압은 트랜지스터(Yfr2)의 문턱 전압을 조금 넘은 후에 다시 조금 떨어지는 형태로 변경되어, 실질적으로 트랜지스터(Yfr2)의 문턱 전압 근처에서 유지된다. 이에 따라 트랜지스터(Yfr2)를 통해 미세한 전류가 흐르고, 미세한 전류에 의해 Y 전극의 전압(Vy) 및 주사 회로(412)의 고전압 단자 전압(Vh)이 램프 형태로 점진적으로 감소한다.
도 8과 같이, 주사 회로(412)의 고전압 단자 전압(Vh)이 접지단의 전압, 즉 0V와 동일해질 때까지 트랜지스터(Yfr2)의 턴온과 턴오프가 반복되는 초기 하강 기간(Tf1)이 지속된다. 한편, 이 기간(Tr1) 동안 트랜지스터(Yfr1)의 게이트 전압도 게이트 신호에 의해 상승할 수 있지만, Y 전극의 전압이 감소할 때 커패시터(C3)에 충전된 전압도 트랜지스터(Yfr2)을 통해 방전되므로, 커패시터(C3)에 의해 트랜지스터(Yfr1)의 게이트 전압은 실질적으로 상승하지 못한다. 그러므로 초기 하강 기간(Tf1) 동안 트랜지스터(Yfr1)는 실질적으로 턴오프된 상태로 유지된다.
한편, Y 전극 전압(Vy)의 하강에 의해 고전압 단자(OUTH)의 전압(Vh)이 0V까지 감소하면, 트랜지스터(Yfr2)의 드레인-소스 전압이 0V이므로 트랜지스터(Yfr2)는 턴오프된 상태로 유지된다. 이 경우 Y 전극의 전압은 커패시터(CscH)에 의해 -(VscH－VscL) 전압까지 감소한 상태이다. 그리고 게이트 구동부(434a)의 게이트 신호에 의해 트랜지스터(Yfr1)의 게이트 전압은 RC 형태로 증가하여, 후기 하강 기간(Tf2)이 시작된다.
게이트 전압의 증가에 의해 트랜지스터(Yfr1)의 게이트-소스 전압이 트랜지스터(Yfr1)의 문턱 전압을 넘으면 트랜지스터(Yfr1)가 턴온된다. 트랜지스터(Yfr1)가 턴온되면, 두 트랜지스터(SL, Yfr1)을 통해 Y 전극에서 전원(Vnf)로 전류가 공급되어 Y 전극의 전압이 감소하고, 이에 따라 트랜지스터(Yfr1)의 드레인 전압이 감소한다. 그러면 커패시터(C3)에 의해 트랜지스터(Yfr1)의 게이트 전압이 감소되므로, 트랜지스터(Yfr1)의 게이트-소스 전압이 감소하여 트랜지스터(Yfr1)는 턴오프된다.
트랜지스터(Yfr1)가 턴오프되면, 게이트 구동부(434a)로부터의 게이트 신호에 의해 게이트 전압이 증가하고 RC 형태로 다시 증가한다. 이에 따라 트랜지스터(Yfr1)의 게이트-소스 전압이 트랜지스터(Yfr1)의 문턱 전압을 넘으면, 트랜지스터(Yfr1)가 다시 턴온된다.
그러면 앞서 설명한 것처럼 트랜지스터(Yfr1)의 턴온에 의해 Y 전극의 전압이 감소하는 과정, Y 전극의 전압 감소에 의해 트랜지스터(Yfr1)가 턴오프되는 과정, 그리고 트랜지스터(Yfr1)의 턴오프 이후에 트랜지스터(Yfr1)가 다시 턴온되는 과정이 반복된다. 이러한 과정의 반복을 통해 트랜지스터(Yfr1)의 게이트-소스 전압은 실질적으로 트랜지스터(Yfr1)의 문턱 전압 근처에서 유지된다. 이에 따라 트랜지스터(Yfr1)를 통해 미세한 전류가 흐르고, 미세한 전류에 의해 도 8에 도시한 것처럼 Y 전극의 전압(Vy)이 램프 형태로 점진적으로 Vnf 전압까지 감소한다.
한편, 초기 하강 기간(Tf1)에서 트랜지스터(Yfr1)는 실질적으로 턴오프 상태이고, 트랜지스터(Yfr2)의 드레인 전압이 (VscH－VscL) 전압에서 0V 전압까지 점진적으로 감소한다. 그러므로 초기 하강 기간(Tf1) 동안 트랜지스터(Yfr2)의 드레인-소스 전압은 (VscH－VscL) 전압에서 0V까지 점진적으로 감소하고, 이에 따라 초기 하강 기간(Tf1)에서 소모되는 전력(P5)은 수학식 5와 같이 된다. 후기 하강 기간(Tf2)에서 트랜지스터(Yfr2)는 턴오프 상태이고, 트랜지스터(Yfr1)의 드레인 전압이 －(VscH－VscL) 전압에서 Vnf 전압까지 점진적으로 감소한다. 그러므로 후기 하강 기간(Tf2) 동안 트랜지스터(Yfr1)의 드레인-소스 전압은 －(VscH－VscL)－Vnf 전압에서 0V까지 점진적으로 감소하고, 이에 따라 후기 하강 기간(Tf2)에서 소모되는 전력(P6)은 수학식 6과 같이 된다. 따라서, 리셋 기간의 하강 기간 동안 두 트랜지스터(Yfr1, Yfr2)에서 소모되는 전력(P7)은 수학식 7과 같이 된다.
P5＝(1/2)*Cp*(VscH－VscL)2
P6＝(1/2)*Cp*(VscH－VscL＋Vnf)2
P7＝P5＋P6＝(1/2)*Cp*{(Vnf)2＋2*(VscH－VscL)*(VscH－VscL＋Vnf)}
한편, 이와는 달리 도 6에 도시한 것처럼 하나의 트랜지스터(Yfr)를 사용하여 Y 전극의 전압을 0V에서 Vnf 전압까지 점진적으로 감소시키는 경우에 이 트랜지 스터(Yfr)의 드레인-소스 전압은 －Vnf에서 0V까지 점진적으로 감소한다. 그러므로 이 트랜지스터(Yfr)를 통해서 소모되는 전력(P8)은 수학식 8로 주어지고, (VscH－VscL＋Vnf) 전압이 음극성이므로 이 전력(P8)은 항상 두 트랜지스터(Yfr1, Yfr2)에서 소모되는 전력(P7)보다 크다.
P8＝(1/2)*Cp*(Vnf)2＞P7
이와 같이 트랜지스터(Yfr1, Yfr2)의 발열량이 낮으므로, 트랜지스터(Yfr1, Yfr2)에 부착되는 히트싱크를 얇게 하거나 제거할 수 있으며, 이에 따라 플라즈마 표시 장치의 두께를 얇게 할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 하강 리셋 구동 회로(430b)의 개략적인 회로도이다.
도 9을 참고하면, 하강 리셋 구동 회로(430b)는 트랜지스터(Tfr3), 전류 차단 소자(D3) 및 비교기(436)를 더 포함한다.
도 7에 도시한 하강 리셋 구동 회로(430a)와 달리, 저항(R6)의 다른 단자가 Vf 전압을 공급하는 전원(Vf)에 연결되어 있으며, 저항(R6)의 다른 단자와 접지단 사이에 트랜지스터(Tf3)가 연결되어 있다. Vf 전압은 (VscH－VscL) 전압보다 낮은 전압이며, Vf 전압을 도 3에 도시한 커패시터(Cerc)에 충전된 전압(Verc)과 동일하게 하면 Vf 전압을 공급하기 위한 전원을 제거할 수 있다. 이 경우, 트랜지스터(Yfr2)의 소스 전압이 Vf 전압보다 낮아지는 경우에 전원(Vf)에서 트랜지스 터(Yfr2)의 소스로 전류 경로가 형성되는 것을 방지하기 위해 저항(R6)과 전원(Vf) 사이에 전류 차단 소자(D3)가 연결되어 있을 수 있다. 전류 차단 소자(D3)로 저항(R6)의 다른 단자에 연결되어 있는 애노드와 전원(Vf)에 연결되어 있는 캐소드를 가지는 다이오드(D3)가 사용될 수 있다. 이와는 달리 트랜지스터가 전류 차단 소자(D3)로 사용될 수도 있다.
트랜지스터(Tf3)는 드레인이 저항(R6)의 다른 단자에 연결되어 있으며, 소스가 접지단에 연결되어 있다. 트랜지스터(Tf3)의 게이트와 소스 사이에 저항(도시하지 않음)이 연결되어 있을 수도 있다.
비교기(436)는 두 입력 단자(CIN1, CIN2)와 출력 단자(COUT)를 포함하며, 한 입력 단자(CIN1)는 트랜지스터(Yfr2)의 드레인 또는 주사 회로(412)의 고전압 단자(OUTH)에 연결되어 있으며, 다른 입력 단자(CIN2)는 전류 차단 소자(D3)를 거쳐 전원(Vf)에 연결되어 있다.
이 경우 초기 하강 기간(Tf1)에서 고전압 단자(OUTH)의 전압(Vh)이 Vf 전압보다 높은 경우에는 Y 전극으로부터 트랜지스터(SL), 커패시터(CscH), 트랜지스터(Yfr2) 및 저항(R6)을 거쳐 전원(Vf)로 전류가 흐른다. 이에 따라 고전압 단자의 전압(Vh)은 (VscH－VscL) 전압에서 Vf 전압까지 점진적으로 감소할 수 있다. 또한 Y 전극 전압(Vy)은 0V에서 －(VscH－VscL－Vf) 전압까지 점진적으로 감소한다. 이 경우 트랜지스터(Yfr2)의 드레인-소스 전압은 (VscH－VscL－Vf) 전압에서 0V까지 점진적으로 감소하므로, 이 기간 동안 수학식 9에 나타낸 전력(P9)이 소모된다.
이후 초기 하강 기간(Tf1)에서 고전압 단자(OUTH)의 전압(Vh)이 Vf 전압으로 되면, 비교기(436)의 두 입력 단자(CIN1, CIN2)의 전압이 동일해져서 비교기(436)가 출력 단자(COUT)를 통해 0V보다 높은 전압을 트랜지스터(Yfr3)의 게이트로 출력한다. 그러면 트랜지스터(Yfr3)가 턴온되어, Y 전극으로부터 트랜지스터(SL), 커패시터(CscH), 트랜지스터(Yfr2), 저항(R6) 및 트랜지스터(Yfr3)을 거쳐 접지단으로 전류가 흐른다. 이에 따라 고전압 단자의 전압(Vh)은 Vf 전압에서 0V까지 점진적으로 감소할 수 있다. 또한 Y 전극 전압(Vy)은 －(VscH－VscL－Vf) 전압에서 －(VscH－VscL) 전압까지 점진적으로 감소한다. 이 경우 트랜지스터(Yfr2)의 드레인-소스 전압은 Vf 전압에서 0V까지 점진적으로 감소하고, 이 기간 동안 수학식 10에 나타낸 전력(P10)이 소모된다.
다음, 후기 하강 기간(Tf2)에서는 도 7 및 도 8을 참고로 하여 설명한 것처럼 Y 전극 전압(Vy)이 －(VscH－VscL) 전압에서 Vnf 전압까지 점진적으로 감소하고, 이 기간 동안 수학식 6에 나타낸 전력(P6)이 소모된다.
그러므로 하강 리셋 구동 회로(430b)에서 하강 기간 동안 소모되는 전력(P11)은 수학식 11과 같다. 그리고 수학식 11의 전력(P11)은 수학식 7의 전력(P7)보다 작으므로, 하강 리셋 구동 회로(430a)에 비해 추가적인 소자를 사용하고 있지만 전력 소모를 줄일 수는 있다.
P9＝(1/2)*Cp*(VscH－VscL－Vf)2
P10＝(1/2)*Cp*(Vf)2
P11＝P9＋P10＋P6＝P5＋P6－Cp*Vf*(VscH－VscL－Vf)＜P7
도 10은 본 발명의 다른 실시예에 따른 하강 리셋 구동 회로(430c)의 개략적인 회로도이다.
도 10을 참고하면, 하강 리셋 구동 회로(430c)는 주사 회로(412)의 저전압 단자(OUTL)와 VscL 전압을 공급하는 전원(VscL) 사이에 연결되어 있는 전압 생성 회로(438)를 더 포함하며, 전압 생성 회로(438)의 한 예는 트랜지스터(M1), 제너 다이오드(ZD) 및 저항(R8)을 포함한다.
트랜지스터(M1)는 드레인이 저전압 단자(OUTL)에 연결되어 있고, 소스가 트랜지스터(Yfr)의 드레인에 연결되어 있다. 제너 다이오드(ZD)는 트랜지스터(M1)의 드레인과 게이트 사이에 연결되어 있으며, 저항(R7)은 트랜지스터(M1)의 게이트와 소스 사이에 연결되어 있다.
리셋 기간의 하강 기간에서 트랜지스터(Yfr)가 턴온되어 Y 전극에서 트랜지스터(Yfr)를 통해 전류가 흐르는 경우, 전류는 먼저 제너 다이오드(ZD)와 저항(R8)을 통해 흐른다. 이에 따라 저항(R8)에 걸리는 전압이 증가하여 트랜지스터(M1)가 턴온되면, 전류는 두 트랜지스터(M1, Yfr)를 통해 전원(VscL)으로 공급된다. 이 경우 트랜지스터(M1)의 드레인-소스 전압(Vds3)은 제너 다이오드(ZD)의 항복 전압(Vz)과 저항(R8)에 걸리는 전압(VR)의 합으로 되며, 수학식 12로 주어진다. 그런 데 저항(R8)에 흐르는 전류는 하강 기간 동안 트랜지스터(Yfr1)를 통해 흐르는 전류에 의해 결정이 된다. 그러므로 (Vz＋VR) 전압이 (Vnf－VscL) 전압과 동일하도록 제너 다이오드(ZD)의 항복 전압(Vz) 및/또는 저항(R8)의 크기를 결정하면, Y 전극의 전압은 Vnf 전압까지만 감소할 수 있다. 이와 같이 하면, Vnf 전압을 공급하는 전원을 제거할 수 있다.
Vds3＝Vz＋VR＝Vnf－VscL
한편, 도 10에서는 트랜지스터(M1)를 n-채널 전계 효과 트랜지스터로 가정하였지만, 다른 스위치가 트랜지스터(M1)로 사용될 수도 있다. 또한 도 10에서는 도 6의 하강 리셋 구동 회로(430)에 전압 발생 회로(438)을 연결하는 것으로 도시하였지만, 도 7 및 도 9의 하강 리셋 구동 회로(430a, 430b)에도 이러한 전압 발생 회로(438)을 연결할 수도 있다.
이와 같이, 본 발명의 실시예는 제1 전극 및 제1 전극과 교차하는 제2 전극을 가지는 플라즈마 표시 패널, 제1 전극을 구동하는 제1 구동부, 그리고 제2 전극을 구동하며, 제1 전압원과 제2 전극 사이에 직렬로 연결되어 있는 제1 스위치와 제2 스위치를 포함하는 제2 구동부를 제공한다. 제1 스위치는 제2 스위치가 턴오프되어 있는 동안 턴온되어 리셋 기간의 제1 기간 동안 제2 전극의 전압을 증가시키며, 제1 스위치와 제2 스위치는 동시에 턴온되어 리셋 기간의 제2 기간 동안 제2 전극의 전압을 더 증가시킨다. 또한 본 발명의 실시예에 따르면 제1 스위치와 제2 스위치의 접점은 제2 전압을 이 접점에 인가하기 위한 제2 전압원에 연결되어 있 다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 개략적인 블록도이다.
도 2는 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 구동 파형을 개략적으로 나타내는 도면이다.
도 3은 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 상승 리셋 구동 회로의 개략적인 회로도이다.
도 4 및 도 5는 본 발명의 한 실시예에 따른 상승 리셋 구동 회로의 전압을 나타내는 도면이다.
도 6은 본 발명의 한 실시예에 따른 주사 전극 구동부의 개략적인 회로도이다.
도 7은 본 발명의 한 실시예에 따른 하강 리셋 구동 회로의 개략적인 회로도이다.
도 8은 본 발명의 한 실시예에 따른 하강 리셋 구동 회로의 전압을 나타내는 도면이다.
도 9 및 도 10은 각각 본 발명의 다른 실시예에 따른 하강 리셋 구동 회로의 개략적인 회로도이다.

Claims (23)

  1. 제1 전극 및 상기 제1 전극과 교차하는 제2 전극을 포함하는 플라즈마 표시 패널,
    상기 제1 전극을 구동하는 제1 구동부, 그리고
    상기 제2 전극을 구동하며, 제1 전압을 공급하는 제1 전압원과 상기 제2 전극 사이에 직렬로 연결되어 있는 제1 스위치와 제2 스위치를 포함하는 제2 구동부
    를 포함하며,
    상기 제1 스위치는 상기 제2 스위치가 턴오프되어 있는 동안 턴온되어 리셋 기간의 제1 기간 동안 상기 제2 전극의 전압을 증가시키며,
    상기 제1 스위치와 상기 제2 스위치는 동시에 턴온되어 상기 리셋 기간의 제2 기간 동안 상기 제2 전극의 전압을 더 증가시키며,
    상기 제1 스위치와 상기 제2 스위치의 접점은 상기 접점에 제2 전압을 인가하기 위한 제2 전압원에 연결되어 있는
    플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 제1 스위치와 상기 제2 스위치 중 하나와 상기 제2 전극 사이에 연결되어 있으며, 상기 제2 전극을 상기 제1 스위치와 상기 제2 스위치 중 하나에 선택적으로 연결하는 제3 스위치를 더 포함하는 플라즈마 표시 장치.
  3. 제1항에 있어서,
    상기 제2 전압은 상기 제1 전압과 접지 전압 사이의 전압을 가지는 플라즈마 표시 장치.
  4. 제1항에 있어서,
    상기 제2 구동부는,
    유지 기간 동안 에너지를 회수하며, 접지단에 연결되어 있는 제1 단자와 상기 제2 전극에 연결되어 있는 제2 단자를 가지는 커패시터
    를 더 포함하는 플라즈마 표시 장치.
  5. 제4항에 있어서,
    상기 제2 전압은 상기 커패시터에서 공급하는 전압과 동일한 플라즈마 표시 장치.
  6. 제1항에 있어서,
    상기 제1 스위치는 상기 제1 기간 및 상기 제2 기간 동안 선택적으로 턴온되는 플라즈마 표시 장치.
  7. 제6항에 있어서,
    상기 제1 스위치가 턴온될 때, 상기 제1 스위치는 상기 제2 전극의 전압을 시작 전압에서 상기 시작 전압과 상기 제2 전압의 합과 동일한 제3 전압까지 증가시키는 플라즈마 표시 장치.
  8. 제6항에 있어서,
    상기 제1 스위치는 상기 제1 기간 및 상기 제2 기간 동안 반복적으로 턴온 및 턴오프되는 플라즈마 표시 장치.
  9. 제6항에 있어서,
    상기 제1 스위치와 상기 제2 스위치는 상기 제2 기간 동안 선택적으로 동시에 턴온되는 플라즈마 표시 장치.
  10. 제9항에 있어서,
    상기 제1 스위치와 상기 제2 스위치가 동시에 턴온될 때, 상기 제1 스위치와 상기 제2 스위치는 상기 제2 전극의 전압을 상기 제3 전압에서 상기 시작 전압과 상기 제1 전압의 합과 동일한 전압까지 증가시키는 플라즈마 표시 장치.
  11. 제9항에 있어서,
    상기 제1 스위치와 상기 제2 스위치는 상기 제2 기간 동안 반복적으로 턴온 및 턴오프되는 플라즈마 표시 장치.
  12. 제1 전극 및 상기 제1 전극과 교차하는 제2 전극을 포함하는 플라즈마 표시 패널, 그리고 상기 제2 전극을 구동하는 구동부를 포함하며, 상기 구동부는 제1 전압을 공급하는 제1 전압원과 상기 제2 전극 사이에 직렬로 연결되어 있는 제1 스위치와 제2 스위치를 포함하며, 상기 제1 스위치와 상기 제2 스위치의 접점은 제2 전압을 공급하는 제2 전압원에 연결되어 있는 플라즈마 표시 장치의 구동 방법에 있어서,
    상기 제1 스위치를 턴온하여서 리셋 기간의 제1 기간 동안 상기 제2 전극의 전압을 시작 전압에서 상기 시작 전압과 상기 제2 전압의 합과 동일한 제3 전압까지 증가시키는 단계, 그리고
    상기 제1 스위치와 상기 제2 스위치를 동시에 턴온하여서 상기 리셋 기간의 제2 기간 동안 상기 제2 전극의 전압을 상기 제3 전압에서 상기 시작 전압과 상기 제1 전압의 합과 동일한 전압까지 증가시키는 단계
    를 포함하는 플라즈마 표시 장치의 구동 방법.
  13. 제12항에 있어서,
    상기 제2 전압은 상기 제1 전압과 접지 전압 사이의 전압을 가지는 플라즈마 표시 장치의 구동 방법.
  14. 제12항에 있어서,
    상기 구동부는, 유지 기간 동안 에너지를 회수하며 접지단에 연결되어 있는 제1 단자와 상기 제2 전극에 연결되어 있는 제2 단자를 가지는 커패시터를 더 포함하고,
    상기 구동 방법은, 상기 커패시터에서 공급되는 전압을 상기 제2 전압으로서 공급하는 단계를 더 포함하는
    플라즈마 표시 장치의 구동 방법.
  15. 제12항에 있어서,
    상기 제1 기간 동안 상기 제1 스위치는 반복적으로 턴온 및 턴오프되는 플라즈마 표시 장치의 구동 방법.
  16. 제12항에 있어서,
    상기 제2 기간 동안 상기 제1 스위치와 상기 제2 스위치는 반복적으로 턴온 및 턴오프되는 플라즈마 표시 장치의 구동 방법.
  17. 제1 전극 및 상기 제1 전극과 교차하는 제2 전극을 포함하는 플라즈마 표시 패널, 그리고
    상기 제2 전극을 구동하는 구동부
    를 포함하며,
    상기 구동부는,
    상기 제2 전극과 제1 전압을 공급하는 제1 전압원 사이에 연결되어 있는 제1 스위치, 그리고
    상기 제2 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전압원 사이에 연결되어 있는 제2 스위치
    를 포함하며,
    상기 제1 스위치는 리셋 기간의 제1 기간 동안 상기 제2 전극의 전압이 상기 제1 전압에서 상기 제2 전압과 상기 제1 전압 사이의 전압을 가지는 제3 전압까지 감소하도록 동작하며,
    상기 제2 스위치는 상기 리셋 기간의 제2 기간 동안 상기 제2 전극의 전압이 상기 제3 전압에서 상기 제2 전압까지 더 감소하도록 동작하는
    플라즈마 표시 장치.
  18. 제17항에 있어서,
    상기 제1 스위치는 상기 제1 기간 동안 선택적으로 턴온되어 상기 제2 전극의 전압을 상기 제1 전압에서 상기 제3 전압까지 감소시키는 플라즈마 표시 장치.
  19. 제18항에 있어서,
    상기 제1 스위치는 상기 제1 기간 동안 반복적으로 턴온 및 턴오프되는 플라즈마 표시 장치.
  20. 제18항에 있어서,
    상기 제2 스위치는 상기 제2 기간 동안 선택적으로 턴온되어 상기 제2 전극의 전압을 상기 제3 전압에서 상기 제2 전압까지 감소시키는 플라즈마 표시 장치.
  21. 제20항에 있어서,
    상기 제2 스위치는 상기 제2 기간 동안 반복적으로 턴온 및 턴오프되는 플라즈마 표시 장치.
  22. 제17항에 있어서,
    상기 제1 스위치와 상기 제1 전압원 사이에 연결되어 있는 제3 스위치를 더 포함하며,
    상기 제1 스위치와 상기 제3 스위치의 접점에는 상기 제1 전압보다 높은 전압을 가지는 제4 전압이 인가되는
    플라즈마 표시 장치.
  23. 제22항에 있어서,
    유지 기간 동안 에너지를 회수하며, 상기 제1 전압원에 연결되어 있는 제1 단자와 상기 제2 전극에 연결되어 있는 제2 단자를 가지는 커패시터를 더 포함하며,
    상기 제4 전압은 상기 커패시터에서 공급하는 전압과 동일한
    플라즈마 표시 장치.
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