KR100869809B1 - 플라즈마 표시 장치 - Google Patents

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Abstract

플라즈마 표시 장치는 주사 전극에 주사 전압과 비주사 전압을 공급하는 스캔 IC를 포함한다. 스캔 IC의 양단에는 제너 다이오드와 커패시터가 직렬로 연결되어 있다. 여기서 제너 다이오드는 멀티플라이어로 대체 가능하다. 이를 통해 리셋 최대 전압을 낮추어 콘트라스트를 향상시킬 수 있다.
Figure R1020070079580
주사 전극, 리셋 기간, 리셋 최대 전압, 제너 다이오드, 멀티플라이어

Description

플라즈마 표시 장치{PLASMA DISPLAY}
본 발명은 플라즈마 표시 장치에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 복수의 방전 셀이 매트릭스 형태로 배열되어 있다.
이러한 플라즈마 표시 장치에서는 한 프레임이 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드는 리셋 기간(reset period), 어드레스 기간(address period) 및 유지 기간(sustain period)으로 이루어진다. 리셋 기간은 어드레스 방전을 안정적으로 수행하기 위해 방전 셀의 상태를 초기화하는 기간이고, 어드레스 기간은 복수의 방전 셀 중 켜질 셀과 켜지지 않을 셀을 선택하는 기간이며, 유지 기간 동안 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전이 수행된다.
일반적으로 리셋 기간에서는 주사 전극의 전압을 리셋 최대 전압까지 점진적으로 상승시킨 후 리셋 최소 전압까지 점진적으로 하강시켜, 방전 셀 상태를 초기 화시킨다. 이때, 리셋 최대 전압이 너무 높은 경우 리셋 방전의 크기가 증가하여 콘트라스트(Contrast)가 나빠지는 문제가 발생한다. 그리고 주사 전극의 전압을 리셋 최대 전압까지 상승시키기 위해서는 리셋 최대 전압을 공급하는 별도의 전원이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 콘트라스트를 향상시키는 플라즈마 표시 장치를 제공하기 위한 것이다.
그리고 별도의 전원 추가 없이 리셋 최대 전압을 감소시키는 플라즈마 표시 장치를 제공하기 위한 것이다.
본 발명의 특징에 따르면 플라즈마 표시 장치가 제공된다. 이 플라즈마 표시 장치는, 주사 전극; 제1 노드와 제2 노드 사이에 전기적으로 연결되어 있으며, 어드레스 기간에서 상기 주사 전극에 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 선택적으로 인가하는 스캔 IC; 상기 제1 노드에 캐소드가 전기적으로 연결되어 있는 제너 다이오드; 및 상기 제너 다이오드의 애노드와 상기 제2 노드 사이에 전기적으로 연결되어 있으며, 상기 주사 전극에 상기 제2 전압이 인가되기 전에 상기 제1 전압과 상기 제2 전압의 전압 차보다 낮은 제3 전압이 충전되어 있는 커패시터를 포함한다. 여기서, 상기 제3 전압은 상기 제1 전압과 상기 제2 전압의 차에서 상기 제너 다이오드의 항복 전압을 뺀 전압일 수 있다. 상기 플라즈마 표시 장치는 상기 제2 노드와 상기 제2 전압을 공급하는 전원 사이에 전기적으로 연결되어 있는 제1 트랜지스터를 더 포함할 수 있으며, 상기 제1 노드는 상기 제1 전압을 공급하는 전원에 전기적으로 연결되어 있을 수 있다.
그리고, 상기 플라즈마 표시 장치는, 상기 제2 전압보다 높은 제4 전압을 공 급하는 전원과 상기 제2 노드 사이에 전기적으로 연결되어 있으며, 리셋 기간에서 상기 주사 전극의 전압을 점진적으로 상승시키는데 사용되는 제2 트랜지스터를 더 포함할 수 있다. 한편, 상기 플라즈마 표시 장치는, 상기 제2 노드와 상기 제4 전압보다 낮은 전압을 공급하는 전원 사이에 전기적으로 연결되어 있으며, 리셋 기간에서 상기 주사 전극의 전압을 점진적으로 하강시키는데 사용되는 제3 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면 플라즈마 표시 장치가 제공된다. 이 플라즈마 표시 장치는, 주사 전극; 제1 노드와 제2 노드 사이에 전기적으로 연결되어 있으며, 어드레스 기간에서 상기 주사 전극에 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 선택적으로 인가하는 스캔 IC; 상기 제1 노드에 제1 단이 전기적으로 연결되어 있는 제1 트랜지스터; 상기 제1 트랜지스터의 제2 단과 상기 제2 노드 사이에 전기적으로 연결되어 있으며, 상기 주사 전극에 상기 제2 전압이 인가되기 전에 상기 제1 전압과 상기 제2 전압의 전압 차보다 낮은 제3 전압이 충전되어 있는 커패시터; 상기 제1 트랜지스터의 제1 단과 상기 제1 트랜지스터의 제어단 사이에 전기적으로 연결되어 있는 제1 저항; 및 상기 제1 트랜지스터의 제어단과 상기 제1 트랜지스터의 제2 단 사이에 전기적으로 연결되어 있는 제2 저항을 포함한다. 상기 제1 트랜지스터는 모스 전계 효과 트랜지스터일 수 있다. 그리고 상기 플라즈마 표시 장치는 상기 제1 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있으며 상기 제1 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있는 다이오드를 더 포함할 수 있으며, 상기 제1 트랜지스터는 바이폴라 트랜지스터일 수 있다. 한편, 상기 플라즈마 표시 장치는, 상기 제1 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있으며 상기 제1 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있는 다이오드를 더 포함할 수 있으며, 상기 제1 트랜지스터는 절연 게이트 바이폴라 트랜지스터일 수 있다.
상기 플라즈마 표시 장치는, 상기 제2 노드와 상기 제2 전압을 공급하는 전원 사이에 전기적으로 연결되어 있는 제2 트랜지스터를 더 포함할 수 있으며, 상기 제1 노드는 상기 제1 전압을 공급하는 전원에 전기적으로 연결될 수 있다. 그리고 상기 플라즈마 표시 장치는, 상기 제2 전압보다 높은 제4 전압을 공급하는 전원과 상기 제2 노드 사이에 전기적으로 연결되어 있으며, 리셋 기간에서 상기 주사 전극의 전압을 점진적으로 상승시키는데 사용되는 제3 트랜지스터를 더 포함할 수 있다. 한편, 상기 플라즈마 표시 장치는, 상기 제2 노드와 상기 제4 전압보다 낮은 제5 전압을 공급하는 전원 사이에 전기적으로 연결되어 있으며, 리셋 기간에서 상기 제2 노드를 통해 상기 주사 전극의 전압을 점진적으로 하강시키는데 사용되는 제4 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예에 따르면 리셋 최대 전압을 감소시켜 콘트라스트를 향상시킬 수 있다. 또한 별도의 전원을 추가 없이 리셋 최대 전압을 감소시킬 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상 세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서 언급하는 "벽 전하"란 셀의 벽(예를 들어, 유전체층) 상에서 각 전극에 가깝게 형성되는 전하를 말한다. 그리고 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명한다. "벽 전압"은 벽 전하에 의해서 셀의 벽에 형성되는 전위차를 말한다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대해 서 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구성을 나타내는 도면이다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(X1~Xn) 및 주사 전극(Y1~Yn)을 포함한다. 유지 전극 (X1~Xn)은 각 주사 전극(Y1~Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다. 그리고 플라즈마 표시 패널(100)은 유지 및 주사 전극(X1~Xn, Y1~Yn)이 배열된 기판(도시하지 않음)과 어드레스 전극(A1~Am)이 배열된 기판(도시하지 않음)으로 이루어진다. 두 기판은 주사 전극(Y1~Yn)과 어드레스 전극(A1~Am) 및 유지 전극(X1~Xn)과 어드레스 전극(A1~Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치된다. 이때, 어드레스 전극(A1~Am)과 유지 및 주사 전극(X1~Xn, Y1~Yn)의 교차부에 있는 방전 공간이 방전 셀(110)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 외부로부터 영상신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어신호 및 주사 전극 구동 제어신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
어드레스 구동부(300)는 제어부(200)로부터 어드레스 전극 구동 제어신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.
주사 전극 구동부(400)는 제어부(200)로부터 주사전극 구동 제어신호를 수신하여 주사 전극에 구동 전압을 인가한다.
유지 전극 구동부(500)는 제어부(200)로부터 유지전극 구동 제어신호를 수신하여 유지 전극에 구동 전압을 인가한다.
다음으로 도 2를 참조하여 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 알아본다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다.
아래에서는 편의상 하나의 방전 셀을 형성하는 주사 전극(이하, "Y 전극"이라 함), 유지 전극(이하, "X 전극"이라 함) 및 어드레스 전극(이하, "A 전극"이라 함)에 인가되는 구동 파형에 대해서만 설명한다.
리셋 기간의 상승 기간에서는 A 전극 및 X 전극을 기준 전압(도 2에서는 기준 전압을 접지 전압(0V)로 가정하였음. 이하 동일함)으로 유지한 상태에서 Y 전극의 전압을 (ΔV-VZD) 전압에서 리셋 최대 전압(Vs+ΔV-VZD)까지 점진적으로 상승시킨다. 여기서 Vs 전압은 유지 기간에 Y 전극 또는 X 전극에 인가되는 유지 방전 펄스의 하이 레벨 전압이며, ΔV 전압은 비주사 전압(VscH)과 주사 전압(VscL)의 차(VscH-VscL)이다. 그리고 VZD 전압은 아래에서 설명하는 도 3의 제너 다이오드(ZD)의 항복 전압이다. 도 2에서는 Y 전극의 전압이 램프 형태로 증가하는 것으로 도시하였지만 점진적으로 전압이 변하는 다른 형태의 전압 파형이 인가될 수 있다. 한편, 도 2에는 Y 전극의 전압이 (ΔV-VZD) 전압에서 상승하는 것으로 나타내었지만 이는 기준 전압(0V) 등 다른 전압으로 설정될 수 있다.
Y 전극의 전압이 상승하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 발생하면서, Y 전극에는 (-) 벽 전하가 형성되고, X 전극 및 A전극에는 (+) 벽 전하가 형성된다. 리셋 기간에서는 모든 방전 셀이 초기화하여야 하므로 리셋 최대 전압(Vs+ΔV-VZD)은 모든 조건의 방전에서 방전이 일어날 수 있을 정도로 설정된다. 한편, 아래에서 설명하는 바와 같이 본 발명의 실시예에서는 리셋 최대 전압이 (Vs+ΔV-VZD) 전압으로 설정되어, 별도의 전원 추가 없이 낮은 전압으로 설정 가능하다.
리셋 기간의 하강 기간에서는 A 전극을 기준 전압으로, X 전극을 Vb 전압으로 바이어스 한 상태에서, Y 전극의 전압을 (ΔV-VZD) 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 그러면 Y 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거된다. 일반적으로 (Vnf-Vb) 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극 과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 발생하지 않은 방전 셀이 유지 기간에서 오방전(Y 전극과 X 전극 사이의 오방전을 말함)하는 것을 방지할 수 있다. 그리고 A 전극은 기준 전압으로 유지되어 있으므로 Vnf 전압의 레벨에 의해 Y 전극과 A 전극 사이의 벽 전압이 결정된다. 한편, 도 2에서는 Y 전극의 전압이 (ΔV-VZD) 전압에서 하강하는 것으로 나타내었지만 이는 기준 전압(0V)은 다른 전압으로 설정될 수 있다.
어드레스 기간에서는 켜질 방전 셀을 선택하기 위해, X 전극에 Vb 전압을 인가한 상태에서 복수의 주사 전극(Y1~Yn)에 순차적으로 주사 전압(VscL)을 가지는 주사 펄스를 인가한다. 주사 펄스가 인가된 Y 전극에 형성되는 복수의 방전 셀 중에서 켜질 셀을 통과하는 A 전극에 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 주사 펄스가 인가되는 않는 Y 전극에는 주사 전압(VscL)보다 높은 비주사 전압(VscH)이 인가되고, 선택되지 않는 방전 셀의 A 전극에는 기준 전압(0V)이 인가된다. 도 2에서는 비주사 전압(VscH)과 주사 전압(VscL)간의 전압차를 ΔV 전압으로 나타내었다. 주사 펄스가 인가된 Y 전극과 어드레스 펄스가 인가된 A 전극 사이 및 주사 펄스가 인가된 Y 전극과 Vb 전압이 인가된 X 전극 사이에서 어드레스 방전이 발생하며, 이 어드레스 방전으로 인해 Y 전극에 (+) 벽 전하, A 전극 및 X 전극에 각각 (-) 벽 전하가 형성된다. 한편, 도 2에 나타낸 바와 같이 주사 전압(VscL)은 리셋 최저 전압(Vnf)보다 낮게 설정될 수 있으며, 이러한 경우 어드레스 방전이 더욱 안정되게 발생할 수 있다.
어드레스 기간에서 이러한 동작을 수행하기 위해, 주사 전극 구동부(400)는 복수의 주사 전극(Y1~Yn) 중 주사 펄스가 인가될 주사 전극을 선택한다. 예를 들어, 싱글 구동에서는 수직 방향으로 배열된 순서대로 주사 전극을 선택할 수 있다. 그리고 하나의 주사 전극이 선택되는 경우, 어드레스 전극 구동부(300)는 해당 주사 전극에 의해 형성된 방전 셀 중 켜질 방전 셀을 선택한다. 즉, 어드레스 전극 구동부(300)는 복수의 어드레스 전극(A1~An) 중 Va 전압의 어드레스 펄스가 인가될 셀을 선택한다.
유지 기간에서는 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)을 가지는 유지 방전 펄스를 Y 전극과 X 전극에 반대 위상으로 교대로 인가한다. 그러면 어드레스 기간에서 선택된 방전 셀에서 유지 방전이 발생한다. 여기서 유지 방전 펄스의 회수는 해당 서브필드의 표시하는 가중치에 대응한다.
이하에서는 도 2와 같은 Y 전극에 인가되는 구동 파형을 생성하는 주사 전극 구동부(400)에 대해서 알아본다. 특히, 별도의 전원 추가 없이 낮은 리셋 최대 전압을 생성하는 주사 전극 구동부(400)에 대해서 알아본다.
도 3은 본 발명의 제1 실시예에 따른 주사 전극 구동부(400)를 나타내는 도면이다.
도 3에 나타낸 바와 같이 본 발명의 제1 실시예에 따른 주사 전극 구동부(400)는 복수의 스캔 IC(410), 유지 방전 펄스 발생기(420), 리셋 파형 발생기(430), 스캔 전압 발생기(440), 커패시터(Csc), 제너 다이오드(ZD) 및 기타 Y 전극 구동 회로(440)를 포함한다.
도 3에서는 각 트랜지스터를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터에는 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터로 사용될 수도 있다. 또한, 도 3에서는 트랜지스터를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수도 있다.
한편, 도 3에서는 하나의 주사 전극(Y)과 유지 전극(X) 간 또는 주사 전극(Y)과 어드레스 전극(A) 간에 형성되는 커패시턴스 성분을 패널 커패시터(Cp)로 나타내었으며, 편의상 유지 전극(X) 또는 어드레스 전극(A)에는 기준 전압(0V)이 인가되고 있는 것으로 가정한다.
복수의 스캔 IC(410)는 각각 트랜지스터(YH) 및 트랜지스터(YL)를 포함한다. 도 3에서는 편의상 하나의 주사 전극(Y)에 연결되는 스캔 IC를 나타내었으나, 각 주사 전극(Y1~Yn)에 하나의 스캔 IC가 각각 대응된다. 그리고 각 스캔 IC는 트랜지스터(YH) 및 트랜지스터(YL)를 포함하며, 각 트랜지스터(YH)의 소스와 각 트랜지스터(YL)의 드레인은 서로 연결되며 그 각각의 접점은 주사 전극(Y1~Yn)에 각각 연결된다. 각 트랜지스터(YH)의 드레인은 커패시터(Csc)의 제1 노드(N1)에 연결되며, 각 트랜지스터(YL)의 소스는 제2 노드(N2)에 연결된다.
유지 방전 펄스 발생기(420)는 트랜지스터(Ys, Yg)를 포함하며, 트랜지스터(Ys)의 드레인은 Vs 전압을 공급하는 전원(Vs)에 연결되며, 트랜지스터(Yg)의 드레인과 소스는 각각 트랜지스터(Ys)의 소스와 접지단에 연결된다. 유지 방전 펄스 발생기(420)는 유지 기간에서 주사 전극(Ys)에 유지 방전 펄스의 하이 레벨(Vs) 및 로우 레벨(0V)을 인가한다. 즉, 유지 기간에서 트랜지스터(Ys)의 턴온에 의해 주사 전극에 Vs 전압이 인가되며 트랜지스터(Yg)의 턴온에 의해 주사 전극에 0V 전압이 인가된다.
리셋 파형 발생기(430)는 트랜지스터(Yrr, Yfr, Ypn) 및 다이오드(D2)를 포함한다. 다이오드(D2)의 애노드는 Vs 전압을 공급하는 전원(Vs)에 연결되며, 트랜지스터(Yrr)의 드레인은 다이오드(D2)의 캐소드에 연결된다. 트랜지스터(Ypn)의 드레인은 트랜지스터(Yrr)의 소스에 연결되며, 트랜지스터(Yfr)의 드레인과 소스는 각각 트랜지스터(Ypn)의 소스와 Vnf 전압을 공급하는 전원(Vnf)에 연결된다. 여기서 트랜지스터(Yrr)는 램프 스위치로서 동작하며, 턴온시 일정한 전류가 트랜지스터(Yrr)를 통해 흘러 주사 전극(Y)의 전압을 점진적으로 상승시킨다. 그리고 트랜지스터(Yfr)도 램프 스위치로서 동작하며, 턴온시 일정한 전류가 트랜지스터(Yfr)을 통해 흘러 주사 전극(Y)의 전압을 점진적으로 상승시킨다. 이러한 램프 스위치 역할을 위해서 트랜지스터(Yrr, Yfr)의 구동 회로에는 소정의 램프 회로가 연결되어 있다. 한편, 다이오드(D2)는 전원(Vs)으로부터 일방향으로 전류가 흐르도록 하며, 트랜지스터(Ypn)는 트랜지스터(Yfr) 또는 트랜지스터(YSCL)의 턴온 시에 트랜지스터(Yg)의 바디다이오드를 통해 흐를 수 있는 전류를 차단한다.
스캔 전압 발생기(420)는 트랜지스터(YSCL)를 포함하며, 트랜지스터(YSCL)의 드레인과 소스는 각각 제2 노드(N2)와 스캔 전압을 공급하는 전원(VscL)에 연결된 다.
다이오드(D1)의 애노드는 비주사 전압을 공급하는 전원(VscH)에 연결되며, 제너 다이오드(ZD)의 캐소드는 다이오드(D1)의 캐소드에 연결된다. 그리고 커패시터의 제1 단과 제2 단은 각각 제너 다이오드(ZD)의 애노드와 제2 노드(N2)에 연결된다. 여기서 본 발명의 실시예에 따른 제너 다이오드(ZD)는 일방향으로 전류를 흐르도록 하는 다이오드의 기능과 소정의 항복 전압(VZD)을 발생시키는 제너의 기능을 동시에 수행한다. 즉, 제너 다이오드(ZD)는 커패시터(Csc)의 제1 단의 전압이 VscH 전압보다 낮은 경우 제너의 기능을 수행하며 커패시터(Csc)의 제1 단의 전압이 VscH 전압보다 높은 경우에는 다이오드의 기능을 수행한다. 한편, 다이오드(D1)은 전원(VscH)으로부터 일방향으로 전류가 흐르도록 한다.
한편, 기타 Y 전극 구동 회로(450)는 트랜지스터(Ypn)의 소스에 연결되며, Y 전극에 인가되는 각종 기타 구동 파형을 생성한다. 예를 들면 기타 Y 전극 구동 회로(450)는 에너지 회수 회로를 포함할 수 있다. 기타 Y 전극 구동 회로(450)의 구체적인 구성은 본 발명과 직접적인 관계가 없으므로 구체적인 설명은 생략한다.
다음으로 도 4a 내지 도 4d를 참조하여, 도 3과 같은 구성을 가지는 주사 전극 구동부(400)를 통해 주사 전극(Y)에 인가되는 구동 파형을 생성하는 방법에 대해서 알아본다.
도 4a 내지 도 4e는 각각 도 3의 회로의 동작 시 발생되는 전류 경로를 나타내는 도면이다.
먼저 리셋 기간이 수행되기 전에 트랜지스터(YSCL)가 턴온되는 것으로 가정한다. 그러면, 도 4a에 나타낸 바와 같이 전원(VscH), 다이오드(D1), 제너 다이오드(ZD), 커패시터(Csc), 트랜지스터(YSCL) 및 전원(VscL)로 전류 경로가 형성된다. 이 전류 경로에 의해 제너 다이오드(ZD)는 제너의 기능을 수행하며, 제너 다이오드(ZD)에는 항복 전압(VZD) 만큼의 전하 강하가 발생한다. 그리고 커패시터(Csc)에는 (ΔV-VZD) 전압, 즉 (VscH-VscL-VZD) 전압이 충전된다.
리셋 기간의 상승 기간 초기에서 트랜지스터(Yg, Ypn, YH)이 턴온된다. 그러면, 도 4b에 나타낸 바와 같이 접지단, 트랜지스터(Ypn), 커패시터(Csc), 제너 다이오드(ZD), 트랜지스터(YH) 및 Y 전극으로 전류 경로가 형성된다. 즉, 커패시터(Csc)는 충전된 전압(ΔV-VZD)을 유지하므로 커패시터(Csc)의 제1 단은 VscH 전압보다 낮은 전압이 되며, 이에 따라 제너 다이오드(ZD)는 다이오드의 기능을 수행한다. 이에 따라 Y 전극에 (ΔV-VZD) 전압이 인가된다.
다음으로 리셋 기간의 상승 기간에서 트랜지스터(Yrr, Ypn, YH)가 턴온된다. 그러면, 도 4c에 나타낸 바와 같이, 전원(Vs), 다이오드(D2), 트랜지스터(Yrr), 트랜지스터(Ypn), 커패시터(Csc), 제너 다이오드(ZD), 트랜지스터(YH) 및 Y 전극으로 전류 경로가 형성된다. 이 전류 경로에 의해 제너 다이오드(ZD)는 다이오드의 기능을 수행하며, 이에 따라 Y 전극의 전압이 (ΔV-VZD) 전압에서 (Vs+ΔV-VZD) 전압까지 점진적으로 상승한다. 만약, 제너 다이오드(ZD)가 없는 경우에는 Y 전극의 전 압이 (ΔV+Vs) 전압까지 상승하나, 본 발명의 제1 실시예와 같이 제너 다이오드(ZD)가 존재하는 경우 리셋 최대 전압이 (Vs+ΔV-VZD)까지 감소될 수 있다.
리셋 기간의 하강 기간 초기에서 트랜지스터(Yg, Ypn, YH)가 턴온된다. 그러면, 도 4b에서와 같이 Y 전극에 (ΔV-VZD) 전압이 인가된다. 한편, 리셋 기간의 하강 기간 초기에는 트랜지스터(Yg, Ypn, YL)가 턴온되어, Y 전극에 기준 전압(0V)이 인가될 수 있다.
다음으로 리셋 기간의 하강 기간에서는 트랜지스터(Yfr, YL)가 턴온된다. 그러면, 도 4d에 나타낸 바와 같이 Y 전극, 트랜지스터(YL), 트랜지스터(Yfr) 및 전원(Vnf)으로 전류 경로가 형성된다. 이 전류 경로에 의해, Y 전극의 전압이 Vnf 전압까지 점진적으로 하강한다.
어드레스 기간에서는 트랜지스터(YSCL)가 턴온된다. 그러면, 도 4e에 나타낸 바와 같이 전원(VscH), 다이오드(D1), 제너 다이오드(ZD), 커패시터(Csc), 트랜지스터(YSCL) 및 전원(VscL)으로 전류 경로가 형성된다. 이 전류 경로에 의해 제너 다이오드(ZD)는 제너의 기능을 수행하면, 제너 다이오드(ZD)의 양단에는 항복 전압(VZD)가 걸린다. 이에 따라 제1 노드(N1)의 전압은 VscH 전압이 되고, 제2 노드(N2)의 전압은 VscL 전압이 된다. 이때, 주사 전압을 인가하고자 하는 경우에는 트랜지스터(YL)가 턴온되어 Y 전극에 주사 전압(VscH)이 인가되며, 비 주사 전압을 인가하고자 하는 경우에는 트랜지스터(YH)가 턴온되어 Y 전극에 비주사 전압(VscL) 이 인가된다. 즉, 본 발명의 제1 실시예에 따르면 어드레스 기간에서는 제너 다이오드(ZD)가 제너의 기능을 수행하여, 제너 다이오드(ZD)가 없는 경우와 동일하게 주사 전압(VscL)와 비주사 전압(VscH)이 Y 전극에 인가된다.
한편, 유지 기간에서는 트랜지스터(Ys, Ypn, YL)가 턴온되어 주사 전극에 Vs 전압이 인가되며, 트랜지스터(Yg, Ypn, YL)가 턴온되어 주사 전극에 기준 전압(0V)이 인가된다.
이와 같은 본 발명의 제1 실시예에 따르면 제너 다이오드(ZD)가 제1 노드(N1)와 커패시터(Csc)의 제1 단 사이에 연결되어, 리셋 기간의 최대 전압을 제너 다이오드(ZD)가 없는 경우에 비해서 낮출 수 있다. 이에 따라 본 발명의 제1 실시예에 따르면 제너 다이오드(ZD)가 없는 경우에 비해서 콘트라스트를 향상시킬 수 있다. 한편, 어드레스 기간에서는 제너 다이오드(ZD)가 제너의 기능을 수행하여, 주사 전압(VscH)과 비주사 전압(VscL)은 변동되지 않는다.
그리고 본 발명의 제1 실시예에 따르면 유지 방전 펄스의 하이 레벨 전압(Vs)을 공급하는 전원(Vs)를 이용하여 리셋 최대 전압을 인가함으로써, 별도의 리셋 최대 전압을 공급하는 전원을 사용할 필요가 없다. 그리고 제너 다이오드(ZD) 없이 전원(Vs)를 사용하여 리셋 최대 전압을 인가하는 경우 Vs 전압이 다소 높게 설정되면 콘트라스트가 낮아질 수 있으나, 본 발명의 제1 실시예와 같이 제너 다이오드(ZD)를 사용하는 경우에는 콘트라스트를 향상시킬 수 있다.
그리고 리셋 기간에서는 제너 다이오드(ZD)가 다이오드 역할을 하므로 제1 노드(N1)와 제2 노드(N2) 사이(즉, 스캔 IC의 양단)에는 (ΔV-VZD) 전압이 걸린다. 제너 다이오드(ZD)를 사용하지 않는 경우에는 제1 노드(N1)와 제2 노드(N2) 사이에 ΔV(=VscH-VscL) 전압이 걸리므로, 제너 다이오드(ZD)를 사용하는 경우 VZD 만큼 덜 걸린다. 즉, 본 발명의 제1 실시예에 따르면 스캔 IC(410)의 내압을 줄일 수 있다.
한편, 본 발명의 제1 실시예에서는 제1 노드(N1)과 커패시터(Csc)의 제1 단 사이에 제너 다이오드(ZD)를 연결하였으나, 이 제너 다이오드(ZD)와 유사한 기능을 하는 다른 소자 등이 연결될 수 있다. 이하에서는 도 5 및 도 6을 참조하여 제너 다이오드(ZD) 대신에 멀티플라이어(Multiplier)를 사용한 실시예에 대해서 알아본다.
도 5는 본 발명의 제2 실시예에 따른 주사 전극 구동부(400')를 나타내는 도면이다. 도 6은 도 5의 멀티플라이어(460)를 구체적으로 나타내는 도면이다.
도 5에 나타낸 바와 같이 본 발명의 제2 실시예에 따른 주사 전극 구동부(400')는 도 3에서의 제너 다이오드(ZD)가 멀티플라이어(460)로 대체된 것을 제외하면 동일하다.
멀티플라이어(460)는 트랜지스터(M1) 및 저항(R1, R2)를 포함한다. 여기서 트랜지스터(M1)는 모스 전계 효과 트랜지스터(Metal-Oxide Seminconductor Field Effect Transistor, 이하 'MOSFET'이라 함)이며 자체적으로 바디 다이오드를 가진다.
트랜지스터(M1)의 드레인은 제1 노드(N1)에 연결되고 소스는 커패시터(Csc)의 제1 단에 연결된다. 저항(R1)의 제1 단은 트랜지스터(M1)의 드레인에 연결되며 제2 단은 트랜지스터(M1)의 게이트에 연결된다. 저항(R2)의 제1 단은 트랜지스터(M1)의 게이트에 연결되며 제2 단은 트랜지스터(M1)의 소스에 연결된다. 그리고 저항(R1)과 저항(R2)는 서로 연결되며, 그 접점이 트랜지스터(M1)의 게이트에 연결된다.
전류(Io)가 적은 때는 트랜지스터(M1)이 오프가 되어, 전류(Io)는 저항(R1, R2)로만 흐르게 된다. 그러나 전류(Io)가 트랜지스터(M1)을 턴온시킬 수 있은 만큼이 된 경우에는, 전류(Io)는 저항(R1, R1)뿐만 아니라 트랜지스터(M1)로도 흐르게 된다. 이때 트랜지스터(M1)의 드레인-소스 전압(VDS)는 아래의 수학식 1과 같이 된다.
VDS = I1*R1 + I2*R2
수학식 1에서 트랜지스터(M1)의 게이트로는 전류가 흐르지 않는다고 가정하면, I1=I2가 된다. 그리고 전류(I2)는 (I2=VGS/R2) 가 된다. 따라서 트랜지스터(M1)의 드레인-소스 전압(VDS)는 아래의 수학식 2와 같이 된다.
VDS = (1 + R1/R2) * VGS
여기서 트랜지스터(M1)의 드레인-소스 전압(VDS)는 제너 다이오드(ZD)의 항복 전압(VZD)에 대응된다. 수학식 2을 참조하면, 트랜지스터(M1)의 드레인-소스 전압(VDS)은 저항(R1, R2)의 크기의 비를 조절하면 트랜지스터(M1)의 게이트-소스 전압(VGS)에 비례하여 원하는 값으로 설정된다.
즉, 도 6과 같이 멀티플라이어(460)가 동작하는 경우에는 도 3의 제너 다이오드(ZD)의 항복 전압(VZD)에 대응하는 VDS 전압을 발생시킨다. VDS 값은 저항(R1, R2)의 크기 및 트랜지스터(M1)의 게이트-소스 전압(VGS) 값에 의해 정해진다. 트랜지스터(Q1)의 게이트-소스 전압(VGS) 값이 트랜지스터(M1)의 소자 특성에 의해 미리 정해진 값인 경우에도, 저항(R1, R2)를 값을 변경하여 원하고자 하는 VDS 값을 설정할 수 있다. 즉, 단순히 저항(R1, R2)를 변경함으로써 리셋 최대 전압을 최적화시킬 수 있다.
도 5 및 도 6에서의 저항(R1, R2)는 고정 저항이 아닌 가변 저항으로 대체 가능하며, 가변 저항으로 대체하는 경우 설계 후에도 가변 저항(R1, R2)를 조절함으로써 VDS 전압을 원하는 값으로 변경 가능하다.
그리고 트랜지스터(M1)의 드레인-소스 사이에는 바디 다이오드가 자체적으로 형성되어 있다. 이에 따라 커패시터(Csc)의 제1 단의 전압이 VscH 전압보다 높은 경우에는 트랜지스터(M1)의 바디 다이오드가 도통된다. 따라서 본 발명의 실시예 에 따른 멀티플라이어(460)도 도 3의 제너 다이오드(ZD)와 같이 다이오드의 기능을 수행한다.
이와 같이 본 발명의 제2 실시예에서의 멀티플라이어(460)는 제1 실시예의 제너 다이오드(ZD)와 거의 동일한 기능을 수행한다.
한편, 도 5 및 도 6에서는 트랜지스터(M1)이 MOSFET인 경우에 대해서 설명하였지만 이를 바이폴라 트랜지스터(Bipolar Transistor) 또는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor)로 대체할 수 있다. 그리고 바이폴라 트랜지스터와 절연 게이트 바이폴라 트랜지스터는 별도의 바디 다이오드가 없으므로, 트랜지스터(M1)가 바이폴라 트랜지스터(Bipolar Transistor) 또는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor)로 대체되는 경우에는 트랜지스터(M1)의 바디 다이오드와 동일한 기능을 수행하는 별도의 다이오드가 필요하다. 이와 같이 트랜지스터(M1)가 바이폴라 트랜지스터로 대체되는 경우에는 수학식 2에서 VGS 가 VBE (베이스-에미터 전압)로 대체되며, 트랜지스터(M1)가 절연 게이트 바이폴라 트랜지스터로 대체되는 경우에는 수학식 2에서 VGS 가 VGE(게이트-에미터 전압)로 대체된다. 그리고 트랜지스터(M1) 및 이에 대한 구체적인 설명은 당업자라면 쉽게 알 수 있으므로 이하 구체적인 설명은 생략한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구성을 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 주사 전극 구동부(400)를 나타내는 도면이다.
도 4a 내지 도 4e는 각각 도 3의 회로의 동작 시 발생되는 전류 경로를 나타내는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 주사 전극 구동부(400')를 나타내는 도면이다.
도 6은 도 5의 멀티플라이어(460)를 구체적으로 나타내는 도면이다.
<도면의 주요 부분에 대한 참조 부호의 설명>
플라즈마 표시 패널: 100 방전셀: 110
제어부: 200 어드레스 전극 구동부: 300
주사 전극 구동부: 4000 유지 전극 구동부:500
복수의 스캔 IC: 410 유지 방전 펄스 발생기: 420
리셋 파형 발생기: 430 스캔 전압 발생기: 440
기타 Y 전극 구동 회로: 440 커패시터: Csc
제너 다이오드: ZD

Claims (19)

  1. 주사 전극;
    제1 노드와 제2 노드 사이에 전기적으로 연결되어 있으며, 출력단이 상기 주사 전극에 전기적으로 연결되어 있고, 어드레스 기간에서 상기 주사 전극에 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 선택적으로 인가하는 스캔 IC;
    상기 제1 노드에 캐소드가 전기적으로 연결되어 있는 제너 다이오드; 및
    상기 제너 다이오드의 애노드와 상기 제2 노드 사이에 전기적으로 연결되어 있으며, 상기 주사 전극에 상기 제2 전압이 인가되기 전에 상기 제1 전압과 상기 제2 전압의 전압 차보다 낮은 제3 전압이 충전되어 있는 커패시터를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 제3 전압은 상기 제1 전압과 상기 제2 전압의 차에서 상기 제너 다이오드의 항복 전압을 뺀 전압인 플라즈마 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 노드와 상기 제2 전압을 공급하는 전원 사이에 전기적으로 연결되어 있는 제1 트랜지스터를 더 포함하며,
    상기 제1 노드는 상기 제1 전압을 공급하는 전원에 전기적으로 연결되어 있 는 플라즈마 표시 장치.
  4. 제3항에 있어서,
    상기 제2 전압보다 높은 제4 전압을 공급하는 전원과 상기 제2 노드 사이에 전기적으로 연결되어 있으며, 리셋 기간에서 상기 주사 전극의 전압을 점진적으로 상승시키는데 사용되는 제2 트랜지스터를 더 포함하는 플라즈마 표시 장치.
  5. 제4항에 있어서,
    상기 제4 전압은 유지 기간에서 상기 주사 전극에 인가되는 유지 방전 펄스의 하이 레벨 전압인 플라즈마 표시 장치.
  6. 제4항에 있어서,
    상기 제2 노드와 상기 제4 전압보다 낮은 전압을 공급하는 전원 사이에 전기적으로 연결되어 있으며, 리셋 기간에서 상기 주사 전극의 전압을 점진적으로 하강시키는데 사용되는 제3 트랜지스터를 포함하는 플라즈마 표시 장치.
  7. 제4항에 있어서,
    상기 리셋 기간에서 상기 제2 트랜지스터가 턴온되어, 상기 제1 노드를 통해 상기 주사 전극의 전압이 상기 제3 전압과 상기 제4 전압의 합에 해당하는 전압까지 점진적으로 상승하는 플라즈마 표시 장치.
  8. 제7항에 있어서,
    상기 리셋 기간에서 상기 제너 다이오드는 다이오드의 기능으로 동작하는 플라즈마 표시 장치.
  9. 제3항에 있어서,
    상기 어드레스 기간에서 상기 제1 트랜지스터가 턴온되어, 상기 제너 다이오드의 양단 간의 전압은 상기 제너 다이오드의 항복 전압인 플라즈마 표시 장치.
  10. 주사 전극;
    제1 노드와 제2 노드 사이에 전기적으로 연결되어 있으며, 출력단이 상기 주사 전극에 전기적으로 연결되어 있고, 어드레스 기간에서 상기 주사 전극에 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 선택적으로 인가하는 스캔 IC;
    상기 제1 노드에 제1 단이 전기적으로 연결되어 있는 제1 트랜지스터;
    상기 제1 트랜지스터의 제2 단과 상기 제2 노드 사이에 전기적으로 연결되어 있으며, 상기 주사 전극에 상기 제2 전압이 인가되기 전에 상기 제1 전압과 상기 제2 전압의 전압 차보다 낮은 제3 전압이 충전되어 있는 커패시터;
    상기 제1 트랜지스터의 제1 단과 상기 제1 트랜지스터의 제어단 사이에 전기적으로 연결되어 있는 제1 저항; 및
    상기 제1 트랜지스터의 제어단과 상기 제1 트랜지스터의 제2 단 사이에 전기적으로 연결되어 있는 제2 저항을 포함하는 플라즈마 표시 장치.
  11. 제10항에 있어서,
    상기 제1 트랜지스터는 모스 전계 효과 트랜지스터인 플라즈마 표시 장치.
  12. 제10항에 있어서,
    상기 제1 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있으며 상기 제1 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있는 다이오드를 더 포함하며,
    상기 제1 트랜지스터는 바이폴라 트랜지스터인 플라즈마 표시 장치.
  13. 제10항에 있어서,
    상기 제1 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있으며 상기 제1 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있는 다이오드를 더 포함하며,
    상기 제1 트랜지스터는 절연 게이트 바이폴라 트랜지스터인 플라즈마 표시 장치.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 노드와 상기 제2 전압을 공급하는 전원 사이에 전기적으로 연결되 어 있는 제2 트랜지스터를 더 포함하며,
    상기 제1 노드는 상기 제1 전압을 공급하는 전원에 전기적으로 연결되어 있는 플라즈마 표시 장치.
  15. 제14항에 있어서,
    상기 제2 전압보다 높은 제4 전압을 공급하는 전원과 상기 제2 노드 사이에 전기적으로 연결되어 있으며, 리셋 기간에서 상기 주사 전극의 전압을 점진적으로 상승시키는데 사용되는 제3 트랜지스터를 더 포함하는 플라즈마 표시 장치.
  16. 제15항에 있어서,
    상기 제4 전압은 유지 기간에서 상기 주사 전극에 인가되는 유지 방전 펄스의 하이 레벨 전압인 플라즈마 표시 장치.
  17. 제15항에 있어서,
    상기 리셋 기간에서 상기 제3 트랜지스터가 턴온되어, 상기 제1 노드를 통해 상기 주사 전극의 전압이 상기 제3 전압과 상기 제4 전압의 합에 해당하는 전압까지 점진적으로 상승하는 플라즈마 표시 장치.
  18. 제15항에 있어서,
    상기 제2 노드와 상기 제4 전압보다 낮은 제5 전압을 공급하는 전원 사이에 전기적으로 연결되어 있으며, 리셋 기간에서 상기 제2 노드를 통해 상기 주사 전극의 전압을 점진적으로 하강시키는데 사용되는 제4 트랜지스터를 더 포함하는 플라즈마 표시 장치.
  19. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 저항과 상기 제2 저항 중 적어도 하나의 저항은 가변 저항인 플라즈마 표시 장치.
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