KR100839424B1 - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서, 주사 전극에 제1 트랜지스터의 드레인이 연결되고 제1 전압을 공급하는 전원에 제1 트랜지스터의 소스가 연결되어 있다. 또한 주사 전극에 제2 트랜지스터의 드레인이 연결되고 상기 전원에 제2 트랜지스터의 소스가 연결되어 있다. 주사 전극 구동부는 리셋 기간에서 제1 트랜지스터를 턴온하여 주사 전극의 전압을 감소시킨 후, 주사 전극의 전압이 제1 전압보다 높은 제2 전압이 되면 제1 트랜지스터를 턴오프하여 주사 전극의 전압을 실질적으로 제2 전압으로 유지한다. 그리고 어드레스 기간에서는 제2 트랜지스터를 턴온하여 켜질 셀의 주사 전극에 제1 전압을 인가한다. 이렇게 하면, 하나의 전원으로 두 레벨의 전압을 공급할 수 있다.
PDP, 전극, 방전, 전원, 주사, 어드레스 기간

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY AND DRIVING METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 주사 전극 구동 회로를 개략적으로 나타낸 도면이다.
본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 복수의 방전 셀이 매트릭스 형태로 배열되어 있다.
일반적으로 플라즈마 표시 장치에서는 한 프레임이 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간 동안 발광 셀과 비발광 셀이 어드레스 방전에 의해 선택되고 유지 기간 동안 발광 셀에 대하여 수행되는 유지 방전에 의해 실제로 영상이 표시된다.
이와 같은 방전은 두 전극 사이의 전압 차가 일정 전압 이상 설정되어야 일어나며, 어드레스 기간 및 유지 기간에서 각 전극에 사용되는 전압의 레벨이 다르고, 이로 인해 각 전압을 공급하는 전원의 개수 또한 많아지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 전원의 개수를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
본 발명의 한 특징에 따른 플라즈마 표시 장치는, 전극, 상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 구동을 제어하여 상기 전극의 전압을 변경하는 제1 구동부, 제1 기간에서 상기 전극의 전압이 상기 제1 전압과는 다른 제2 전압으로 되면 상기 제1 트랜지스터와 상기 전원과의 경로를 차단하여 상기 전극의 전압을 실질적으로 상기 제2 전압으로 유지하는 제2 구동부, 그리고 상기 전극과 상기 전원 사이에 연결되어 있으며 상기 제1 기간과 이어지는 제2 기간 동안 턴온되어 상기 전극에 상기 제1 전압을 인가하는 제2 트랜지스터를 포함한다.
본 발명의 다른 특징에 따른 플라즈마 표시 장치는, 복수의 전극, 상기 복수의 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 구동을 제어하여 리셋 기간에서 상기 복수의 전극의 전압을 점진 적으로 감소시키는 제1 구동부, 상기 전극과 전원 사이에 직렬로 연결되어 있는 제1 및 제2 저항, 상기 제1 및 제2 저항의 접점의 전압에 응답하여 턴온되며, 턴온 시 상기 제1 트랜지스터를 턴오프하는 제2 트랜지스터, 그리고 상기 복수의 전극과 상기 전원 사이에 연결되어 있으며 턴온 시 어드레스 기간에서 상기 전극에 상기 제1 전압을 인가하는 제3 트랜지스터를 포함한다.
본 발명의 또 다른 특징에 따르면, 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 제1 기간 동안 상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있는 제1 트랜지스터를 턴온하여 상기 전극의 전압을 변경하는 단계, 상기 전극의 전압이 상기 제1 전압과 다른 제2 전압이 되면 제2 기간 동안 상기 전극과 상기 전원 사이의 경로를 차단하여 상기 전극의 전압을 실질적으로 상기 제2 전압으로 유지하는 단계, 그리고 제3 기간 동안 상기 전극과 상기 전원 사이에 연결되어 있는 제2 트랜지스터를 턴온하여 상기 제1 전극에 상기 제1 전압을 인가하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업작의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V 전압으로 간주하고 근사 처리한다. 따라서 전원에 의해 노드, 전극 등에 인가되는 전압은 상기 전원의 전압에서 문턱 전압, 기생 성분 등에 의해 전압 변동이 일어난 전압을 포함한다.
이제 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 구동 방법에 대해서 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, X 전극(X1-Xn)과 Y 전극(Y1-Yn)이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 셀을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 외부로부터 영상 신호를 수신하여 A 전극 구동 제어 신호, X 전극 구동 제어 신호 및 Y 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
어드레스 전극 구동부(300)는 제어부(200)로부터 A 전극 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 A 전극에 인가한다.
주사 전극 구동부(400)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극에 구동 전압을 인가한다.
유지 전극 구동부(500)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극에 구동 전압을 인가한다.
도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다. 도 2에서는 설명의 편의상 한 프레임을 이루는 복수의 서브필드 중 한 서브필드의 구동 파형만을 도시하였으며, 하나의 방전 셀을 형성하는 X 전극(X)과 Y 전극(Y) 및 A 전극(A)에 인가되는 구동 파형만을 도시하였다.
도 2에 나타낸 바와 같이, 리셋 기간의 상승 기간에서, 어드레스 전극 구동부(300) 및 유지 전극 구동부(500)는 각각 A 전극(A) 및 X 전극(X)을 기준 전압(도 2에서는 0V 전압)으로 바이어스하고, 주사 전극 구동부(400)는 Y 전극(Y)의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시킨다. 도 2에서는 Y 전극(Y)의 전압을 램프 형태로 증가시키는 것으로 도시하였다. 그러면, Y 전극(Y)의 전압이 증가하는 중에 Y 전극(Y)과 X 전극(X) 사이 및 Y 전극(Y)과 A 전극(A) 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극(Y)에는 (-) 벽 전하가 형성되고 X 및 A 전극(X, A)에는 (+) 벽 전하가 형성된다.
리셋 기간의 하강 기간에서, 유지 전극 구동부(500)는 X 전극(X)을 Ve 전압으로 바어어스하고, 주사 전극 구동부(400)는 Y 전극(Y)의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 도 2에서는 Y 전극(Y)의 전압을 램프 형태로 감소시키는 것으로 도시하였다. 그러면, Y 전극(Y)의 전압이 감소하는 중에 Y 전극(Y)과 X 전극(X) 사이 및 Y 전극(Y)과 A 전극(A) 사이에서 약 방전이 일어나면서 Y 전극(Y)에 형성된 (-) 벽 전하와 X 및 A 전극(X, A)에 형성된 (+) 벽 전하가 소거된다. 일반적으로 (Vnf-Ve) 전압의 크기는 Y 전극(Y)과 X 전극(X) 사이의 방전 개시 전압 근처로 설정된다. 그러면, Y 전극(Y)과 X 전극(X) 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 일어나지 않은 셀이 유지 기간에서 오방전하는 것을 방지할 수 있다.
일반적으로 리셋 기간에서 Vnf 전압이 인가되었을 때, A 전극(A)과 Y 전극(Y) 사이의 벽 전압과 A 전극(A)과 Y 전극(Y) 사이의 외부 전압(Vnf)의 합은 A 전극(A)과 Y 전극(Y) 사이의 방전 개시 전압으로 결정된다. 그런데 어드레스 기간에서 A 전극(A)에 0V가 인가되고 Y 전극(Y)에 VscL(=Vnf) 전압이 인가되는 경우에 A 전극(A)과 Y 전극(Y) 사이에는 A 전극(A)과 Y 전극(Y) 사이의 방전 개시 전압이 형성되므로 방전이 일어날 수 있지만, 이 경우의 방전 지연 시간이 주사 펄스와 어드레스 펄스의 폭보다 길어서 방전이 일어나지 않는다. 그런데 A 전극(A)에 Va 전압이 인가되고 Y 전극(Y)에 VscL(=Vnf) 전압이 인가되는 경우에 A 전극(A)과 Y 전극(Y) 사이에는 A 전극(A)과 Y 전극(Y) 사이의 방전 개시 전압보다 높은 전압이 형성되어 방전 지연 시간이 주사 펄스의 폭보다 줄어들어서 방전이 일어날 수 있다. 이때, VscL 전압을 Vnf 전압보다 낮은 전압으로 설정하면 Y 전극(Y)과 A 전극(A) 사이의 전압 차(VscL-Va)가 커지게 되어 어드레스 방전이 잘 일어나게 된다. 또한 전압 차(VscL-Vnf)만큼 Va 전압을 낮출 수가 있다. 따라서 어드레스 기간에서 VscL 전압은 일반적으로 Vnf 전압과 같거나 낮은 레벨로 설정하고, Va 전압은 기준 전압보다 높은 레벨로 설정한다. 도 2에서는 VscL 전압이 Vnf 전압보다 낮은 것으로 도시하였다.
어드레스 기간에서 어드레스 방전이 일어난 셀 즉, 발광 셀에서는 X 전극(X)에 대한 Y 전극(Y)의 벽 전압이 높은 전압으로 형성되었으므로, 유지 기간에서, 주사 전극 구동부(400)와 유지 전극 구동부(500)는 각각 Y 전극(Y)에 Vs 전압을 가지는 유지 방전 펄스를 인가하고 X 전극에 접지 전압을 인가하여 Y 전극(Y)과 X 전극(X) 사이에서 유지 방전을 일으킨다. 유지 방전의 결과, Y 전극(Y)에는 (-) 벽 전하가 형성되고 X 전극(X)에는 (+) 벽 전하가 형성되어, X 전극(X)에 대한 Y 전 극(Y)의 벽 전압이 높은 전압으로 형성된다.
이어서, 주사 전극 구동부(400)와 유지 전극 구동부(500)는 각각 Y 전극(Y)에 접지 전압을 인가하고 X 전극(X)에 Vs 전압을 가지는 유지 방전 펄스를 인가하여 Y 전극(Y)과 X 전극(X) 사이에서 유지 방전을 일으킨다. 그 결과, Y 전극(Y)에는 (+) 벽 전하가 형성되고 X 전극(X)에는 (-) 벽 전하가 형성되어, Y 전극(Y)에 Vs 전압을 가지는 유지 방전 펄스가 인가될 때 유지 방전이 일어날 수 있는 상태로 된다. 이후, Y 전극(Y)에 Vs 전압을 가지는 유지 방전 펄스를 인가하는 과정과 X 전극(X)에 Vs 전압을 가지는 유지 방전 펄스를 인가하는 과정을 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복되어 영상이 표시된다.
그리고 도 2에서는 Vs 전압을 가지는 유지 방전 펄스를 Y 전극(Y)과 X 전극(X)에 교대로 인가하는 것으로 도시하였지만, 이와 달리 Y 전극(Y)과 X 전극(X)의 전압 차가 교대로 Vs 전압과 -Vs 전압을 가지는 유지 방전 펄스가 Y 전극(Y) 및/또는 X 전극(X)에 인가될 수도 있다. 예를 들어, X 전극(X)이 접지 전압으로 바이어스된 상태에서, Y 전극(Y)에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가될 수도 있다.
또한 도 2에서는 리셋 기간에서 셀의 벽 전하를 소거하여 셀을 비발광 셀로 초기화한 후 어드레스 기간에서 어드레스 방전을 통하여 셀을 발광 셀로 설정하였지만, 이와 달리 리셋 기간에서 셀에 벽 전하를 기입하여 셀을 발광 셀로 설정한 후 또는 이전 서브필드의 유지 기간 이후 어드레스 기간에서 어드레스 방전을 통하여 셀을 비발광 셀로 설정할 수도 있다.
아래에서는 하나의 전원으로 다른 레벨의 전압을 구현할 수 있는 구동 회로에 대하여 도 3을 참조하여 상세하게 설명한다. 도 3에서는 리셋 기간에서 Y 전극(Y)에 인가되는 Vnf 전압 및 어드레스 기간에서 Y 전극(Y)에 인가되는 VscL 전압을 구현할 수 있는 경우를 도시하였다.
도 3은 본 발명의 실시 예에 따른 주사 전극 구동 회로를 개략적으로 나타낸 도면이다. 이러한 주사 전극 구동 회로(410)는 주사 전극 구동부(400)에 형성될 수 있으며, X 전극(X)에 연결되어 있는 유지 전극 구동 회로(510)는 유지 전극 구동부(510)에 형성될 수 있다. 설명의 편의상 하나의 Y 전극(Yi)만을 도시하였으며, 하나의 Y 전극(Yi)과 하나의 X 전극(X)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 그리고 하강 기간에서 하강 램프 파형이 인가되기 전에 Y 전극에 Vs 전압이 인가되어 있는 것으로 가정한다.
도 3에 나타낸 바와 같이, 본 발명의 실시 예에 따른 주사 구동 회로(410)는 상승 리셋 구동부(411), 유지 구동부(412), 하강 리셋/주사 구동부(413), 주사 회로(414), 커패시터(Csc) 및 다이오드(Dsc)를 포함한다.
먼저, 주사 회로(414)는 제1 입력단(A)과 제2 입력단(B)을 가지며, 출력단(C)이 Y 전극(Yi)에 연결되어 있으며, 어드레스 기간에서 발광 셀을 선택하기 위해 제1 입력단(A)의 전압과 제2 입력단(B)의 전압을 대응하는 Y 전극에 선택적으로 인가한다. 도 3에서는 Y 전극(Yi)에 연결되어 있는 하나의 주사 회로(414)를 도시하였지만, 복수의 Y 전극(Y1~Yn)에 각각 주사 회로(414)가 연결되어 있다. 그리고 일정 개수의 주사 회로(414)가 하나의 주사 집적 회로(integrated circuit, IC)로 형성되어, 주사 집적 회로의 복수의 출력단이 일정 개수의 Y 전극에 각각 연결될 수도 있다.
이러한 주사 회로(414)는 트랜지스터(Sch, Scl)를 포함한다. 트랜지스터(Sch)의 소스와 트랜지스터(Scl)의 드레인은 각각 패널 커패시터(Cp)의 Y 전극(Yi)에 연결되어 있다. 트랜지스터(Sch)의 드레인이 제1 입력단(A)에 연결되어 있고, 제1 입력단(A)에 VscH 전압을 공급하는 전원(VscH)이 연결되어 있으며, 전원(VscH)에 애노드가 연결되어 있는 다이오드(Dsc)의 캐소드가 제2 입력단(B)에 연결되어 있다. 트랜지스터(Scl)의 소스가 제2 입력단(B)에 연결되어 있으며, 제2 입력단(B)이 노드(N)에 연결되어 있다. 그리고 제1 입력단(A)과 제2 입력단(B) 사이에 커패시터(Csc)가 연결되어 있다.
하강 리셋/주사 구동부(413)는 노드(N)에 연결되어 있으며, 하강 리셋/주사 구동부(413)는 트랜지스터(M1, YscL) 및 구동부(413a, 413b)를 포함한다. 구동부(413a)는 커패시터(C1), 저항(R1), 다이오드(D1) 및 제어 신호 전압원(Vg)을 포함하며, 구동부(413b)는 트랜지스터(Q1) 및 저항(R2, R3)을 포함한다. 노드(N)에 드레인이 연결되어 있는 트랜지스터(M1)의 소스에 VscL 전압을 공급하는 전원(VscL)이 연결되어 있다. 트랜지스터(M1)의 드레인에 제1단이 연결되어 있는 커패시터(C1)의 제2단이 트랜지스터(M1)의 제어단인 게이트에 연결되어 있다. 그리고 커패시터(C1)의 제2단에 저항(R1)의 일단 및 다이오드(D1)의 애노드가 연결되어 있고, 저항(R1)의 타단에 다이오드(D1)의 캐소드가 연결되어 있다. 또한 저항(R2)의 타단과 전원(VscL) 사이에 제어 신호 전압원(Vg)이 연결되어 있다. 이러한 구동 부(413a)에 의해 트랜지스터(M1)가 구동되어 Y 전극의 전압이 램프 형태로 감소될 수 있다.
그리고 두 저항(R2, R3)은 트랜지스터(M1)의 드레인과 전원(VscL) 사이에 직렬로 연결되어 있고, 두 저항(R2, R3)의 접점이 트랜지스터(Q1)의 제어단인 베이스에 연결되어 있다. 트랜지스터(Q1)의 컬렉터는 전원(VscL)에 연결되고, 트랜지스터(Q1)의 이미터가 트랜지스터(M1)의 게이트에 연결되어 있다. 이러한 구동부(413b)는 Y 전극(Yi)의 전압이 소정 전압이 되면 트랜지스터(Q1)를 턴온시켜 트랜지스터(M1)와 전원(VscL) 사이의 경로를 차단시킨다.
그리고 트랜지스터(YscL)의 드레인이 노드(N)에 연결되어 있고 트랜지스터(YscL)의 소스가 전원(VscL)에 연결되어 있다. 이러한 트랜지스터(YscL)는 어드레스 기간에서 턴온되어 주사 회로(414)의 제2 입력단(B)으로 VscL 전압을 공급한다.
유지 구동부(412)는 노드(N)에 연결되어 있으며 유지 기간 동안 주사 회로(414)의 제2 입력단(B)을 통하여 복수의 Y 전극(Yi)에 Vs 전압을 가지는 유지 방전 펄스를 인가하며, 상승 리셋 구동부(411)는 노드(N)에 연결되어 있으며 리셋 기간의 상승 기간 동안 주사 회로(414)의 제2 입력단을 통하여 Y 전극(Yi)에 상승 리셋 파형을 인가한다.
다음으로 도 3에 도시된 하강 리셋/주사 구동부(413)의 동작에 대해서 상세하게 설명한다. 먼저, 리셋 기간에서는 도 3의 주사 회로(414)의 트랜지스터(Scl)는 항상 턴온되어 패널 커패시터(Cp)의 Y 전극(Yi) 전압이 노드(N)에 걸린다.
리셋 기간의 하강 기간 동안 제어 신호 전압원(Vg)으로부터 하이 레벨 신호(H)가 출력된다. 그러면, Y 전극(Yi)의 전압이 점진적으로 감소한다.
구체적으로, 제어 신호 전압원(Vg)에서 하이 레벨 신호(H)가 출력됨에 따라, 커패시터(C1)와 트랜지스터(M1)의 기생 커패시터에 의해 형성되는 커패시턴스 성분과 저항(R1)에 의해 형성되는 경로에 의해 트랜지스터(M1)의 게이트 전압이 증가한다. 그러면, n채널 트랜지스터(M1)가 턴온되어, 패널 커패시터(Cp), 트랜지스터(M1) 및 전원(VscL)의 경로를 통해 Y 전극(Yi)의 전압이 감소한다. Y 전극(Yi)의 전압이 감소함에 따라 커패시터(C1)에 의해 트랜지스터(M1)의 게이트 전압이 감소하여 트랜지스터(M1)가 턴오프된다.
그리고 트랜지스터(M1)가 턴오프되면, 패널 커패시터(Cp)에 축적되어 있는 전하가 다시 커패시터(C1)로 이동하게 되며, 이에 따라 트랜지스터(M1)의 게이트 전압이 증가하게 된다. 그러면, 트랜지스터(M1)가 다시 턴온되어 Y 전극(Yi)의 전압이 다시 감소한다.
이와 같이, 트랜지스터(M1)의 턴온/턴오프의 반복으로 Y 전극(Yi)의 전압이 점진적으로 감소한다. 그리고 Y 전극(Yi)의 전압, 즉 노드(N)의 전압이 임의의 전압(Vx)까지 감소하면, Vx 전압이 두 저항(R2, R3)에 의해 분압되어 트랜지스터(Q1)의 베이스-컬렉터 전압(Vbc)이 수학식 1과 같이 된다. 이때, 수학식 2와 같이 트랜지스터(Q1)의 베이스-컬렉터 전압(Vbc)이 문턱 전압(Vth) 이하로 되면 트랜지스터(Q1)가 턴온된다. 따라서, 트랜지스터(M1)의 게이트-소스 전압이 0V 전압이 되므로, 트랜지스터(M1)는 턴오프된다. 즉, 트랜지스터(Q1)의 베이스-컬렉터 전압(Vbc) 이 대략 문턱 전압(|Vth|)과 같은 때의 노드(N)의 전압(Vx)이 Vnf 전압으로 결정되고, 소정 기간 동안 Y 전극은 Vnf 전압을 유지할 수 있게 된다.
Figure 112007001673985-pat00001
Figure 112007001673985-pat00002
이때, 저항(R2, R3)의 저항 값을 조절하면, |Vnf-VscL|의 값을 변경할 수도 있다.
그리고 어드레스 기간에서 트랜지스터(YscL)를 턴온한다. 그러면, 켜질 셀의 Y 전극에 VscL 전압이 인가된다.
이와 같이, 본 발명의 실시 예에 따르면, 하나의 전원(VscL)으로 Vnf 전압과 VscL 전압을 모두 공급할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 의하면, 하나의 전원으로 다른 레벨의 전압을 공급할 수 있으므로, 플라즈마 표시 장치에서 전원의 개수를 줄일 수 있다.

Claims (14)

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  7. 전극,
    상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있는 제1 트랜지스터,
    상기 제1 트랜지스터의 구동을 제어하여 리셋 기간에서 상기 전극의 전압을 점진적으로 감소시키는 제1 구동부,
    상기 전극과 전원 사이에 직렬로 연결되어 있는 제1 및 제2 저항,
    상기 제1 및 제2 저항의 접점에 제어단이 연결되어 있으며, 제1 기간에서 상기 전극의 전압이 상기 제1 전압과 다른 제2 전압으로 되면 턴 온되어 상기 제1 트랜지스터를 턴오프시키는 제2 트랜지스터, 그리고
    상기 전극과 상기 전원 사이에 연결되어 있으며 상기 제1 기간과 이어지는 제2 기간 동안 턴 온되어 상기 전극에 상기 제1 전압을 인가하는 제3 트랜지스터
    를 포함하는 플라즈마 표시 장치.
  8. 제7항에 있어서,
    상기 제1 트랜지스터는 드레인이 상기 전극에 연결되고 소스가 상기 전원에 연결되어 있는 NMOS 트랜지스터이고,
    상기 제2 트랜지스터는 상기 제1 트랜지스터의 제어단에 연결되어 있는 이미터 및 상기 전원에 연결되어 있는 컬렉터를 가지는 pnp형 트랜지스터인 플라즈마 표시 장치.
  9. 제8항에 있어서,
    상기 리셋 기간은 상기 제1 기간을 포함하며, 어드레스 기간은 상기 제2 기간을 포함하며,
    상기 제1 전압은 상기 어드레스 기간에서 켜질 셀의 전극에 인가되는 전압인 플라즈마 표시 장치.
  10. 제8항에 있어서,
    상기 제1 및 제2 저항은 가변 저항인 플라즈마 표시 장치.
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