KR100766924B1

KR100766924B1 - 플라즈마 표시 장치 및 그 구동 장치

Info

Publication number: KR100766924B1
Application number: KR1020060046121A
Authority: KR
Inventors: 이동명
Original assignee: 삼성에스디아이 주식회사
Priority date: 2006-05-23
Filing date: 2006-05-23
Publication date: 2007-10-17

Abstract

플라즈마 표시 장치에서, 제1 노드와 복수의 주사 전극 사이에 적어도 하나의 제1 트랜지스터가 직렬로 연결되고, 제1 노드와 Vset 전압을 공급하는 전원 사이에 제2 트랜지스터가 연결되며, 제1 노드와 제2 트랜지스터 사이에 적어도 하나의 제3 트랜지스터가 직렬로 연결되어 있다. 또한 제2 노드와 복수의 주사 전극 사이에 적어도 하나의 제4 트랜지스터가 직렬로 연결되고, 제2 노드와 VscL 전압을 공급하는 전원 사이에 제5 트랜지스터가 연결되며, 제2 노드와 제5 트랜지스터 사이에 적어도 하나의 제6 트랜지스터가 연결되어 있다. 이때, Vs 전압을 공급하는 전원과 제2 및 제3 트랜지스터의 접점 사이에 제1 다이오드가 연결되어 있고, 접지단과 제5 및 제6 트랜지스터의 접점에 제2 다이오드가 연결되어 있다. 또한 제1 다이오드의 양단에 제1 다이오드에 의해 형성되는 경로와 반대 경로를 형성하기 위한 스위치가 연결되어 있다.

PDP, 방전, 전극, 트랜지스터, 전류 경로, 내압

Description

플라즈마 표시 장치 및 그 구동 장치{PLASMA DISPLAY, AND DRIVING DEVICE THEREOF}

도 1은 종래 플라즈마 표시 장치의 구동 회로를 나타낸 도면이다.

도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.

도 3은 본 발명의 제1 실시 예에 따른 주사 전극 구동부(400)의 구동 회로(410)를 개략적으로 나타낸 도면이다.

도 4는 본 발명의 제1 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.

도 5a 내지 도 5c는 도 4의 구동 파형을 생성하기 위한 구동 회로(410)의 동작 과정을 나타낸 도면이다.

도 6은 본 발명의 제2 실시 예에 따른 플라즈마 표시 장치의 구동 파형 중 유지 방전 펄스를 나타낸 도면이다.

도 7은 본 발명의 제3 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.

도 8은 도 7에 도시된 구동 파형을 생성하기 위한 구동 회로(410')를 나타낸 도면이다.

본 발명은 플라즈마 표시 장치 및 그 구동 장치에 관한 것이다.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 장치이다. 이러한 플라즈마 표시 패널에는 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀이 매트릭스 형태로 배열되어 있다.

일반적으로 플라즈마 표시 장치에서는 한 프레임이 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 리셋 기간 동안 어드레스 방전을 안정적으로 수행하기 위해 복수의 주사 전극에 점진적으로 증가하는 파형과 점진적으로 감소하는 파형을 인가하여 방전 셀을 초기화하고, 어드레스 기간 동안 발광 할 셀을 선택하기 위해 복수의 주사 전극에 순차적으로 주사 펄스를 인가한다. 그리고 유지 기간 동안 실제로 영상을 표시하기 위해 주사 전극과 유지 전극에 하이 레벨 전압과 로우 레벨 전압을 가지는 유지 방전 펄스를 반대 위상으로 인가하여 켜질 셀에 대하여 유지 방전을 수행하고 있다.

이러한 동작을 위해서, 주사 전극을 구동하기 위한 구동 회로에는 도 1에 도시한 바와 같이, 유지 기간에서 주사 전극에 하이 레벨 전압과 로우 레벨 전압을 각각 인가하기 위한 트랜지스터(Ys, Yg), 리셋 기간에서 주사 전극의 전압을 점진적으로 증가/감소시키기 위한 트랜지스터(Yrr, Yfr) 및 어드레스 기간에서 복수의 주사 전극에 순차적으로 주사 펄스를 인가하기 위한 트랜지스터(YscL)가 형성되어 있다. 또한, 어드레스 기간에서 복수의 주사 전극에 순차적으로 주사 펄스를 인가하기 위한 트랜지스터(YscL)가 턴온될 때 유지 방전 펄스의 로우 레벨 전압을 인가하기 위한 트랜지스터(Yg)의 바디 다이오드를 통하여 형성되는 경로를 차단하기 위한 트랜지스터(Ynp) 및 리셋 기간에서 주사 전극의 전압을 점진적으로 증가시키기 위한 경로와 유지 기간에서 주사 전극에 하이 레벨 전압을 인가하기 위한 경로를 분리하기 위한 트랜지스터(Ypp)가 형성되어 있다. 또한 주사 전극에 하이 레벨 전압과 로우 레벨 전압을 인가하기 위해 전력을 회수하여 재사용하는 에너지 회수 회로를 구성하는 트랜지스터(Yr, Yf) 및 어드레스 기간을 위한 주사 회로를 구성하는 트랜지스터(Sch, Scl) 등 많은 트랜지스터의 사용으로 인해 구동 회로의 단가가 증가된다. 그리고 유지 기간에서 주사 전극에 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 트랜지스터(Ys, Yg)는 최소한 하이 레벨 전압과 로우 레벨 전압의 차이에 해당하는 전압을 내압으로 가져야 하므로, 구동 회로의 단가는 더 증가하게 된다.

본 발명이 이루고자 하는 기술적 과제는 플라즈마 표시 장치의 구동 회로의 단가를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 장치를 제공하는 것이다.

본 발명의 한 특징에 따른 플라즈마 표시 장치는, 전극, 제1단이 제1 전압을 공급하는 제1 전원에 연결되고, 제2단이 상기 전극에 연결되어, 상기 전극의 전압이 점진적으로 증가하도록 동작하는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단과 제1 노드 사이에 직렬로 연결되어 있는 적어도 하나의 제2 트랜지스터, 상기 제1 노드와 상기 전극 사이에 직렬로 연결되어 있는 적어도 하나의 제3 트랜지스터, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 애노드가 연결되고, 상기 제1 트랜지스터의 제2단에 캐소드가 연결되어 있는 제1 다이오드, 상기 제1 다이오드에 병렬로 연결되어 있는 스위치, 어드레스 기간에서 상기 전극에 인가되는 제3 전압을 공급하는 제3 전원에 제1단이 연결되고, 상기 전극에 제2단이 연결되어 있는 제4 트랜지스터, 상기 제4 트랜지스터의 제2단과 제2 노드 사이에 직렬로 연결되어 있는 적어도 하나의 제5 트랜지스터, 상기 제2 노드와 상기 전극 사이에 연결되어 있는 적어도 하나의 제6 트랜지스터, 상기 제3 전압보다 높고 상기 제2 전압보다 낮은 제4 전압을 공급하는 제4 전원에 캐소드가 연결되고, 상기 제4 트랜지스터의 제2단에 애노드가 연결되어 있는 제2 다이오드, 그리고 상기 제3 전원과 상기 전극 사이에 연결되어, 상기 전극의 전압이 점진적으로 감소하도록 동작하는 제7 트랜지스터를 포함한다.

본 발명의 다른 한 특징에 따르면, 전극을 포함하는 플라즈마 표시 장치를 구동하는 장치가 제공된다. 이 구동 장치는, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있으며, 상기 전극의 전압이 점진적으로 증가하도록 동작하는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되어 있고 상기 전극에 제2단이 연결되어 있는 제2 트랜지스터, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에서 상기 제2 트랜지스터의 제1단으로 전류가 흐르도록 하는 제1 경로, 상기 제2 트랜지스터의 제1단에서 상기 제2 전원으로 전류가 흐르도록 하는 제2 경로, 상기 전극에 제1단이 연결되고 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제2단이 연결되어 있는 제3 트랜지스터, 상기 제3 트랜지스터의 제2단에서 상기 제3 전원으로 전류가 흐르도록 하는 제3 경로, 상기 제3 트랜지스터의 제2단과 상기 제3 전압보다 낮은 제4 전압을 공급하는 제4 전원 사이에 연결되어 있는 제4 트랜지스터, 그리고 상기 제4 전원과 상기 전극 사이에 연결되어 있으며, 상기 전극의 전압이 점진적으로 감소하도록 동작하는 제5 트랜지스터를 포함한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계 상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.

먼저, 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 장치에 대해서 도면을 참고로 하여 상세하게 설명한다.

도 2에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, X 전극과 Y 전극이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 셀(110)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.

제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간을 포함한다.

어드레스 전극 구동부(300)는 제어부(200)로부터의 구동 제어 신호에 따라 A 전극(A1-Am)에 구동 전압을 인가한다.

주사 전극 구동부(400)는 제어부(200)로부터의 구동 제어 신호에 따라 Y 전극(Y1-Yn)에 구동 전압을 인가한다.

유지 전극 구동부(500)는 제어부(200)로부터의 구동 제어 신호에 따라 X 전극(X1-Xn)에 구동 전압을 인가한다.

도 3은 본 발명의 제1 실시 예에 따른 주사 전극 구동부(400)의 구동 회로(410)를 개략적으로 나타낸 도면이다. 도 3에서는 복수의 Y 전극(Y1-Yn)에 연결되어 있는 구동 회로(410)만을 도시하였으며, 설명의 편의상 하나의 X 전극(X)과 하나의 Y 전극(Y)만을 도시하였다. 또한 X 전극(X)과 Y 전극(Y)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 그리고 이러한 구동 회로(410)는 도 1의 주사 전극 구동부(500)에 형성될 수 있으며, 복수의 X 전극(X1-Xn)에 연결된 구동 회로(510)는 도 3의 구동 회로(410)와 일부 유사한 구조를 가질 수 있으며, 다른 구조를 가질 수도 있다.

도 3에 도시한 바와 같이, 주사 전극 구동부(400)의 구동 회로(410)는 트랜지스터(Yset, Ys1, Ys2, Ys3, Ys4, YscL, Ynf), 주사 회로(411), 커패시터(Cs1, Cs2, Cs3, Cs4, CscH), 인덕터(L), 다이오드(D1, D2, D3, D4, Dr, Df, DscH) 및 스위치(S)를 포함한다. 도 3에서는 트랜지스터(Yset, Ys1, Ys2, Ys3, Ys4, YscL, Ynf)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(Yset, Ys1, Ys2, Ys3, Ys4, YscL, Ynf)에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(Yset, Ys1, Ys2, Ys3, Ys4, YscL, Ynf)로 사용될 수도 있다. 또한 도 3에서는 트랜지스터(Yset, Ys1, Ys2, Ys3, Ys4, YscL, Ynf)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(Yset, Ys1, Ys2, Ys3, Ys4, YscL, Ynf)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다.

도 3을 보면, 노드(N1)에 드레인이 연결되어 있는 트랜지스터(Ys2)의 소스가 복수의 Y 전극에 연결되어 있다. 노드(N1)에 트랜지스터(Ys1)의 소스가 연결되어 있고, 트랜지스터(Ys1)의 드레인에 소스가 연결되어 있는 트랜지스터(Yset)의 드레인이 Vset 전압을 공급하는 전원(Vset)에 연결되어 있다. 전원(Vset)에 커패시터(Cs3)의 제1단이 연결되어 있으며, 커패시터(Cs3)에는 (Vset-Vs) 전압이 충전되어 있다. 커패시터(Cs3)의 제2단에 다이오드(D1)의 애노드가 연결되어 있고, 다이오드(D1)의 캐소드가 트랜지스터(Yset, Ys1)의 접점에 연결되어 있다. 그리고 다이오드(D1)의 양단에 스위치(S)가 연결되어 있으며, 스위치(S)와 다이오드(D1)의 캐소드 사이에 저항(R1)이 연결되어 있다.

노드(N2)에 소스가 연결되어 있는 트랜지스터(Ys3)의 드레인이 복수의 Y 전 극에 연결되어 있다. 노드(N2)에 트랜지스터(Ys4)의 드레인이 연결되어 있고, 트랜지스터(Ys4)의 소스가 0V 전압을 공급하는 접지단(0) 및 트랜지스터(YscL)의 드레인에 연결되어 있다. 그리고 트랜지스터(Ys4)의 소스에 다이오드(D2)의 애노드가 연결되어 있고, 다이오드(D2)의 캐소드가 접지단(0)에 연결되어 있다. 또한 트랜지스터(YscL)의 소스는 VscL 전압을 공급하는 전원(VscL)에 연결되어 있다. 그리고 접지단(0)에 제1단이 연결되어 있는 커패시터(Cs4)의 제2단이 전원(VscL)에 연결되어 있으며, 복수의 Y 전극에 트랜지스터(Ynf)의 드레인이 연결되어 있고, 트랜지스터(Ynf)의 소스가 전원(VscL)에 연결되어 있다. 이때, 커패시터(Cs4)는 트랜지스터(Ys3, Ys4)의 턴온 시에 VscL 전압으로 충전된다. 그리고 트랜지스터(Yset)는 턴온 시에 Y 전극의 전압을 Vset 전압까지 램프 형태로 서서히 상승하도록 드레인에서 소스로 미세한 전류가 흐르도록 동작하며, 트랜지스터(Ynf)는 턴온 시에 Y 전극의 전압을 Vnf(도 4 참조) 전압까지 점진적으로 감소하도록 드레인에서 소스로 미세한 전류가 흐르도록 동작한다. 그리고 다이오드(D1)는 트랜지스터(Ys1, Ys2)의 바디 다이오드를 통하여 형성되는 전류 경로를 차단하며, 다이오드(D2)는 트랜지스터(Ys3, Ys4)의 바디 다이오드를 통하여 형성되는 전류 경로를 차단한다.

한편, 도 3에서는 복수의 Y 전극과 노드(N1) 사이, 노드(N1)와 트랜지스터(Yst) 사이, 복수의 Y 전극과 노드(N2) 사이 및 노드(N2)와 트랜지스터(Yset) 사이에 각각 하나의 트랜지스터(Ys2, Ys1, Ys3, Ys4)가 연결되어 있는 것으로 도시하였지만, 두 개 이상의 트랜지스터가 각각 직렬로 연결될 수도 있다.

주사 회로(411)는 제1 입력단과 제2 입력단을 가지며, 출력단이 Y 전극에 연 결되어 있으며, 어드레스 기간에서 켜질 셀을 선택하기 위해 제1 입력단의 전압과 제2 입력단의 전압을 대응하는 Y 전극에 선택적으로 인가한다. 도 3에서는 하나의 Y 전극에 연결되어 있는 하나의 주사 회로(411)를 도시하였지만, 복수의 Y 전극(Y1-Yn)에 각각 연결되어 있는 복수의 주사 회로(431)가 존재한다. 그리고 일정 개수의 주사 회로가 하나의 주사 집적 회로(integrated circuit, IC)로 형성되어, 주사 집적 회로의 복수의 출력단이 일정 개수의 Y 전극에 각각 연결될 수도 있다. 주사 회로(411)는 트랜지스터(Sch, Scl)를 포함한다. 트랜지스터(Sch)의 소스와 트랜지스터(Scl)의 드레인이 각각 Y 전극에 연결되어 있다. VscH 전압을 공급하는 전원(VscH)에 다이오드(DscH)의 애노드가 연결되어 있고, 주사 회로(431)의 제1 입력단에 다이오드(DscH)의 캐소드가 연결되어 있다. 다이오드(DscH)의 캐소드에 커패시터(CscH)의 제1단이 연결되어 있고, 주사 회로(431)의 제2 입력단에 커패시터(CscH)의 제2단이 연결되어 있다. 이때, 트랜지스터(Yg, YscL)가 턴온되어 커패시터(CscH)에는 (VscH-VscL) 전압이 충전된다. 그리고 전원(VscH)과 다이오드(DscH) 사이에 저항(R2)이 연결되어 있을 수 있다.

또한 접지단(0)과 커패시터(Cs3)의 제2단 사이에 커패시터(Cs1, Cs2)가 직렬로 연결되어 있다. 즉, 커패시터(Cs1)의 제1단이 접지단(0)에 연결되어 있고, 커패시터(Cs1)의 제2단에 커패시터(Cs2)의 제1단이 연결되어 있으며, 커패시터(Cs2)의 제2단이 커패시터(Cs3)의 제2단에 연결되어 있다. 이때, 커패시터(Cs2)의 제2단에 의해 커패시터(Cs3)의 제2단에 Vs 전압이 공급되며, 커패시터(Cs1, Cs2)의 용량이 대략 동일하다고 하면, 두 커패시터(Cs1, Cs2)에는 각각 Vs/2 전압이 충전된다. 커 패시터(Cs1, Cs2)의 접점에 제1단이 연결되어 있는 인덕터(L2)의 제2단에 다이오드(Dr)의 애노드 및 다이오드(Df)의 캐소드가 각각 연결되어 있으며, 인덕터(L)의 제2단과 다이오드(D1)의 애노드 사이 및 인덕터(L)의 제2단과 다이오드(D2)의 캐소드 사이에 각각 다이오드(D3, D4)가 연결되어 있다. 이때, 다이오드(D3)는 트랜지스터(Ys2)가 턴온된 후 트랜지스터(Ys1, Ys2)가 턴온될 때, 트랜지스터(Ys2)의 턴온 시에 인덕터(L)에 형성된 전류를 지속적으로 흐르게 하는 경로를 형성하며, 다이오드(D4)는 트랜지스터(Ys3)가 턴온된 후 트랜지스터(Ys3, Ys4)가 턴온될 때, 트랜지스터(Ys3)의 턴온 시에 인덕터(L)에 형성된 전류를 지속적으로 흐르게 하는 경로를 형성한다.

그리고 다이오드(Dr)의 캐소드는 트랜지스터(Ys1, Ys2)의 접점에 연결되어 있고, 다이오드(Df)의 애노드는 트랜지스터(Ys3, Ys4)의 접점에 연결되어 있다. 이때, 다이오드(Dr)는 트랜지스터(Yr)가 바디 다이오드를 가질 경우 Y 전극의 전압을 증가시키는 상승 경로를 설정하기 위한 것이고, 다이오드(Df)는 트랜지스터(Yf)가 바디 다이오드를 가질 경우 Y 전극의 전압을 하강시키는 하강 경로를 설정하기 위한 것이다. 여기서, 인덕터(L) 및 다이오드(Dr, Df)는 유지 기간에서 유지 방전 펄스에 의해 형성되는 무효 전력을 회수하여 재사용하기 위한 전력 회수 수단으로 동작하며, 커패시터(Cs1)는 전력 회수용 전원(Vs/2)으로 동작한다. 그리고 이러한 전력 회수 수단이 형성되지 않을 수도 있다.

다음으로, 도 3의 구동 회로(410)를 이용하여 Y 전극에 구동 파형을 인가하는 동작 과정을 도 4, 도 5a 내지 도 5c를 참조로 하여 설명한다.

도 4는 본 발명의 제1 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이고, 도 5a 내지 도 5c는 도 4의 구동 파형을 생성하기 위한 구동 회로(410)의 동작 과정을 나타낸 도면이다.

도 4 및 도 5a에 도시한 바와 같이, 리셋 기간의 상승 기간에서 주사 전극 구동부(400)의 구동 회로(410)는 트랜지스터(Ys1, Ys2, Scl)를 턴온하여 전원(Vset), 커패시터(Cs3), 다이오드(D1), 트랜지스터(Ys1, Ys2, Scl) 및 패널 커패시터(Cp)의 Y 전극의 경로를 통하여 Y 전극에 Vs 전압을 인가한다. 그리고 나서, 트랜지스터(Yset)를 턴온하여 전원(Vset), 트랜지스터(Yset, Ys1, Ys2, Scl) 및 패널 커패시터(Cp)의 Y 전극의 경로를 통하여 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시킨다. 리셋 기간의 상승 기간 동안 유지 전극 구동부(500)의 구동 회로(510)는 복수의 X(X1-Xn)에 기준 전압(도 3에서는 0V)을 인가한다. 그러면, Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이에서 미약한 리셋 방전이 일어나면서 복수의 방전 셀에 벽 전하가 형성된다.

이어서, 리셋 기간의 하강 기간에서 주사 전극 구동부(400)의 구동 회로(410)는 트랜지스터(Yset)를 턴오프하고 스위치(S1)를 턴온하여 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl, Ys2, Ys1), 저항(R1), 스위치(S), 커패시터(Cs3) 및 전원(Vset)의 경로를 통하여 Y 전극에 Vs 전압을 인가한다. 그리고 나서, 트랜지스터(Ys1, Ys2) 및 스위치(S)를 턴오프하고 트랜지스터(Ynf)를 턴온하여 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl, Ynf) 및 전원(VscL)의 경로를 통하여 Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 도 4에서는 Vnf 전압과 VscL 전압은 동일한 레벨의 전압으로 도시하였으나 Vnf 전압이 VscL 전압보다 높은 전압일 수도 있다. 리셋 기간의 하강 기간 동안 유지 전극 구동부(500)의 구동 회로(510)는 복수의 X 전극(X1-Xn)에 Ve 전압을 인가한다. 그러면, Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이에서 미약한 리셋 방전이 일어나면서 복수의 방전 셀에 형성된 벽 전하가 소거되어 비발광 셀로 초기화된다. 일반적으로 (Vnf-Ve) 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 일어나지 않은 비발광 셀이 유지 기간에서 오방전하는 것을 방지할 수 있다. 한편, 도 5a에서는 리셋 기간의 하강 기간에서 Y 전극의 전압을 Vs 전압부터 감소시키는 것으로 도시하였지만 Y 전극의 전압을 0V 전압부터 감소시킬 수도 있다.

다음, 도 4 및 도 5b에 도시한 바와 같이, 어드레스 기간에서 주사 전극 구동부(400)의 구동 회로(410)는 트랜지스터(Ynf)를 턴오프하고 트랜지스터(Ys3, Ys4, YscL)를 턴온해서 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl, Ys3, Ys4, YscL) 및 전원(VscL)의 경로를 통하여 켜질 셀의 Y 전극에 VscL 전압을 인가한다. 한편, VscL 전압이 인가되지 않는 Y 전극에는 트랜지스터(Ys3, Ys4, YscL, Sch)를 턴온하여, 전원(VscL), 트랜지스터(YscL, Ys4, Ys3), 커패시터(CscH), 트랜지스터(Sch) 및 패널 커패시터(Cp)의 Y 전극의 경로를 통하여 VscL 전압보다 높은 VscH 전압을 인가할 수 있다. 어드레스 기간 동안 어드레스 전극 구동부(300)는 주사 펄스가 인가된 Y 전극에 의해 형성되는 방전 셀 중 켜질 셀의 A 전극에 양의 전압을 가지는 어드레스 펄스를 인가한다. 그러면, 주사 펄스의 VscL 전압과 어드레스 펄스의 양의 전압이 인가된 셀에서 어드레스 방전이 일어나 X 전극과 Y 전극에 벽 전압이 형성되어 켜질 셀로 된다.

이어서, 도 4 및 도 5c에 도시한 바와 같이, 유지 기간에서 주사 전극 구동부(400)의 구동 회로(410)는 트랜지스터(YscL)를 턴오프하여 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl, Ys3, Ys4), 다이오드(D2) 및 접지단(0)의 경로를 통하여 Y 전극에 0V 전압을 인가한다.

이어서, 트랜지스터(Ys3, Ys4)를 턴오프하고 트랜지스터(Ys2)를 턴온한다. 그러면, 접지단(0), 커패시터(Cs1), 인덕터(L), 다이오드(Dr), 트랜지스터(Ys1, Scl) 및 패널 커패시터(Cp)의 Y 전극의 경로로 공진이 발생한다. 그러면, 커패시터(Cs1)에 충전된 에너지가 인덕터(L)를 통하여 Y 전극에 주입되어 Y 전극의 전압이 0V 전압에서 Vs 전압까지 증가한다.

이어서, 주사 전극 구동부(400)의 구동 회로(410)는 트랜지스터(Ys2)를 턴온하여 전원(Vset), 커패시터(Cs3), 다이오드(D1), 트랜지스터(Ys1, Ys2, Scl) 및 패널 커패시터(Cp)의 Y 전극의 경로를 통하여 Y 전극에 Vs 전압을 인가한다. 이때, 트랜지스터(Ys3)의 드레인 전압은 Vs 전압이 되고 트랜지스터(Ys4)의 소스 전압은 0V 전압이 되므로, 두 트랜지스터(Ys3, Ys4)의 양단 전압 차는 Vs 전압이 된다. 따라서, 트랜지스터(Ys3, Ys4) 각각은 Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다.

다음, 주사 전극 구동부(400)의 구동 회로(410)는 트랜지스터(Ys1, Ys2)를 턴오프하고 트랜지스터(Ys3)를 턴온한다. 그러면, 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl, Ys3), 다이오드(Df), 인덕터(L), 커패시터(Cs1) 및 접지단(0)의 경로로 공진이 발생한다. 그러면, Y 전극에 저장된 에너지가 인덕터(L)를 통하여 접지단(0)으로 회수되면서, Y 전극의 전압이 Vs 전압에서 0V 전압까지 감소한다.

이어서, 주사 전극 구동부(410)의 구동 회로(410)는 트랜지스터(Ys4)를 턴온하여 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl, Ys3, Ys4), 다이오드(D2) 및 접지단(0)의 경로를 통하여 Y 전극에 0V 전압을 인가한다. 이때, 트랜지스터(Ys2)의 소스 전압은 0V 전압이 되고 트랜지스터(Ys1)의 드레인 전압은 Vs 전압이 되므로, 두 트랜지스터(Ys1, Ys2)의 양단 전압 차는 Vs 전압이 된다. 따라서, 트랜지스터(Ys1, Ys2) 각각은 Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다.

그리고 유지 기간에서 주사 전극 구동부(400)의 구동 회로(410)는 상술한 동작을 반복하여 Y 전극에 Vs 전압과 0V 전압을 가지는 유지 방전 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가할 수 있다. 그리고 유지 전극 구동부(500)의 구동 회로(510)는 X 전극에 유지 방전 펄스를 Y 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가할 수 있다.

또한, Y 전극에 Vset 전압을 인가하기 위한 경로와 Y 전극에 Vs 전압을 인가하기 위한 경로를 분리하기 위한 트랜지스터 대신 다이오드(D1)를 사용하고, 유지 방전 펄스의 로우 레벨 전압을 인가하기 위한 트랜지스터의 바디 다이오드를 통하여 형성되는 전류 경로를 차단하기 위한 트랜지스터 대신 다이오드(D2)를 사용하므로, 구동 회로(410)에서 트랜지스터의 개수를 줄일 수 있다.

그리고 본 발명의 제1 실시 예와 다른 구동 파형을 사용할 수 있으며, 이러한 실시 예에 대해서 도 6, 도 7 및 도 8을 참조하여 상세하게 설명한다.

도 6 및 도 7은 각각 본 발명의 제2 및 제3 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이고, 도 8은 도 7의 구동 파형을 생성하기 위한 구동 회로(410')를 나타낸 도면이다. 도 6 및 도 7에서는 플라즈마 표시 장치의 구동 파형 중 유지 기간의 구동 파형만을 도시하였다.

먼저, 도 6에 도시한 바와 같이, 본 발명의 제2 실시 예에서는 유지 기간 동안 Y 전극에 인가되는 유지 방전 펄스와 X 전극에 인가되는 유지 방전 펄스의 일부를 중첩시킨다. 즉, Y 전극의 전압이 0V 전압에서 Vs 전압으로 증가되는 기간 중 적어도 일부 기간 동안 X 전극의 전압이 Vs 전압에서 0V 전압으로 감소될 수 있고, Y 전극의 전압이 Vs 전압에서 0V 전압으로 감소되는 기간 중 적어도 일부 기간 동안 Y 전극의 전압이 0V 전압에서 Vs 전압으로 증가될 수 있다. 이렇게 하면, 유지 기간이 제1 실시 예에 비해 단축시킬 수 있으며, 이로 인해 한 서브필드를 길이를 단축시킬 수 있다.

또한, 도 7에 도시한 바와 같이, X 전극과 Y 전극 중 하나의 전극에만 유지 방전 펄스가 인가될 수도 있다. 즉, 본 발명의 제3 실시 예에서는 유지 기간 동안 복수의 Y 전극(Y1-Yn)에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가되고, 복수의 X 전극(X1-Xn)에는 0V 전압이 인가된다. 이와 같이 하면, 도 3의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다.

그리고 도 8에 도시한 바와 같이, 주사 전극 구동부(410)의 구동 회로(410')는 커패시터(Cs1, Cs2, Cs4)에 충전되는 전압을 제외하면 제1 실시 예와 동일하다. 구체적으로, 접지단(0)이 커패시터(Cs1, Cs2)의 접점 및 인덕터(L)의 제1단에 연결되어 있으며, 커패시터(Cs1, Cs2)에는 Vs 전압이 충전되어 있다. 따라서, 커패시터(Cs1)는 커패시터(Cs4)의 제1단에 -Vs 전압을 공급한다. 그러면, 도 5c에서 도시한 경로를 통하여 Y 전극에 Vs 전압과 -Vs 전압을 교대로 인가될 수 있다.

그리고 유지 기간 동안 X 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가되고, Y 전극에 0V 전압이 인가될 수도 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같이 본 발명에 의하면, 주사 전극을 구동하는 구동 회로에서 트랜지스터의 개수를 줄일 수 있으므로, 플라즈마 표시 장치의 구동 회로의 단가를 줄일 수 있다.

Claims

전극,

제1단이 제1 전압을 공급하는 제1 전원에 연결되고, 제2단이 상기 전극에 연결되어, 상기 전극의 전압이 점진적으로 증가하도록 동작하는 제1 트랜지스터,

상기 제1 트랜지스터의 제2단과 제1 노드 사이에 직렬로 연결되어 있는 적어도 하나의 제2 트랜지스터,

상기 제1 노드와 상기 전극 사이에 직렬로 연결되어 있는 적어도 하나의 제3 트랜지스터,

상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 애노드가 연결되고, 상기 제1 트랜지스터의 제2단에 캐소드가 연결되어 있는 제1 다이오드,

상기 제1 다이오드에 병렬로 연결되어 있는 스위치,

어드레스 기간에서 상기 전극에 인가되는 제3 전압을 공급하는 제3 전원에 제1단이 연결되고, 상기 전극에 제2단이 연결되어 있는 제4 트랜지스터,

상기 제4 트랜지스터의 제2단과 제2 노드 사이에 직렬로 연결되어 있는 적어도 하나의 제5 트랜지스터,

상기 제2 노드와 상기 전극 사이에 연결되어 있는 적어도 하나의 제6 트랜지스터,

상기 제3 전압보다 높고 상기 제2 전압보다 낮은 제4 전압을 공급하는 제4 전원에 캐소드가 연결되고, 상기 제4 트랜지스터의 제2단에 애노드가 연결되어 있는 제2 다이오드, 그리고

상기 제3 전원과 상기 전극 사이에 연결되어, 상기 전극의 전압이 점진적으로 감소하도록 동작하는 제7 트랜지스터

를 포함하는 플라즈마 표시 장치.
제1항에 있어서,

리셋 기간에서, 제1 기간 동안 상기 적어도 하나의 제2 및 제3 트랜지스터를 턴온 상태로 설정하고, 제2 기간 동안 상기 제1 트랜지스터, 상기 적어도 하나의 제2 및 제3 트랜지스터를 턴온 상태로 설정하고, 제3 기간 동안 상기 제1 트랜지스터, 상기 적어도 하나의 제2 트랜지스터 및 상기 스위치를 턴온 상태로 설정하고, 제4 기간 동안 상기 제7 트랜지스터를 턴온 상태로 설정하는 제어부를 더 포함하는 플라즈마 표시 장치.
제2항에 있어서,

제1 입력단 및 제2 입력단을 가지고, 출력단이 상기 전극에 연결되어 있으며, 상기 제1 입력단의 전압 또는 상기 제2 입력단의 전압을 상기 전극에 인가하는 주사 회로를 더 포함하며,

상기 제어부는, 어드레스 기간에서 상기 제4 트랜지스터, 상기 적어도 하나의 제5 및 제6 트랜지스터를 턴온 상태로 설정하여 상기 주사 회로의 상기 제2 입력단에 상기 제3 전압을 인가하는 플라즈마 표시 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제1 전원에 제1단이 연결되고 상기 제2 전원에 제2단이 연결되어 있는 제1 커패시터를 더 포함하는 플라즈마 표시 장치.
제4항에 있어서,

상기 제2 전원은,

상기 제1 커패시터의 제2단에 제1단이 연결되어 있는 제2 커패시터, 그리고

상기 제2 커패시터의 제2단에 제1단이 연결되고 상기 제3 전원에 상기 제2단이 연결되어 있는 제3 커패시터를 포함하며,

상기 제3 커패시터의 제1단에 제1단이 연결되고 상기 제1 및 제2 노드에 각각 제2단이 연결되어 있는 인덕터를 포함하며, 상기 제3 커패시터와 상기 인덕터를 전기적으로 연결하여 상기 전극의 전압을 증가시키거나 감소시키는 전력 회수 수단을 더 포함하는 플라즈마 표시 장치.
제5항에 있어서,

상기 전력 회수 수단은,

상기 인덕터의 제2단에 애노드가 연결되고 상기 제1 노드에 캐소드가 연결되어 있는 제3 다이오드, 그리고

상기 인덕터의 제2단에 캐소드가 연결되고 상기 제2 노드에 애노드가 연결되 어 있는 제4 다이오드를 더 포함하는 플라즈마 표시 장치.
제6항에 있어서,

상기 전력 회수 수단은,

상기 인덕터의 제2단과 상기 제1 다이오드의 애노드 사이에 연결되어 있는 제5 다이오드, 그리고

상기 인덕터의 제2단과 상기 제2 다이오드의 캐소드 사이에 연결되어 있는 제6 다이오드

더 포함하는 플라즈마 표시 장치.
제7항에 있어서,

유지 기간에서,

상기 제어부는, 제1 기간 동안 상기 적어도 하나의 제3 트랜지스터를 턴온 상태로 설정하고, 제2 기간 동안 상기 적어도 하나의 제2 및 제3 트랜지스터를 턴온 상태로 설정하고, 제3 기간 동안 상기 적어도 하나의 제6 트랜지스터를 턴온 상태로 설정하고, 제4 기간 동안 상기 적어도 하나의 제5 및 제6 트랜지스터를 턴온 상태로 설정하는 플라즈마 표시 장치.
전극을 포함하는 플라즈마 표시 장치를 구동하는 장치에 있어서,

제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있으며, 상기 전극의 전압이 점진적으로 증가하도록 동작하는 제1 트랜지스터,

상기 제1 트랜지스터의 제2단에 제1단이 연결되어 있고 상기 전극에 제2단이 연결되어 있는 제2 트랜지스터,

상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에서 상기 제2 트랜지스터의 제1단으로 전류가 흐르도록 하는 제1 경로,

상기 제2 트랜지스터의 제1단에서 상기 제2 전원으로 전류가 흐르도록 하는 제2 경로,

상기 전극에 제1단이 연결되고 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제2단이 연결되어 있는 제3 트랜지스터,

상기 제3 트랜지스터의 제2단에서 상기 제3 전원으로 전류가 흐르도록 하는 제3 경로,

상기 제3 트랜지스터의 제2단과 상기 제3 전압보다 낮은 제4 전압을 공급하는 제4 전원 사이에 연결되어 있는 제4 트랜지스터, 그리고

상기 제4 전원과 상기 전극 사이에 연결되어 있으며, 상기 전극의 전압이 점진적으로 감소하도록 동작하는 제5 트랜지스터

를 포함하는 구동 장치.
제9항에 있어서,

상기 제2 경로는 상기 제2 전원과 상기 제2 트랜지스터의 제1단 사이에 연결되어 있는 스위치를 포함하며,

리셋 기간에서, 상기 제1 및 제2 트랜지스터를 턴온하여 상기 전극의 전압을 상기 제1 전압까지 점진적으로 증가시킨 후, 제1 기간 동안 상기 제1 트랜지스터를 턴오프하고 상기 스위치를 턴온하는 구동 장치.
제10항에 있어서,

상기 제1 경로는 상기 제2 전원과 상기 제2 트랜지스터의 제1단 사이에 연결되어 있는 제1 다이오드를 포함하며,

상기 제3 경로는 상기 제3 트랜지스터의 제2단과 상기 제3 전원 사이에 연결되어 있는 제2 다이오드를 포함하는 구동 장치.
제11항에 있어서,

상기 제2 트랜지스터의 제2단과 상기 전극 사이에 직렬로 연결되어 있는 적어도 하나의 제6 트랜지스터, 그리고

상기 제3 트랜지스터의 제1단과 상기 전극 사이에 직렬로 연결되어 있는 적어도 하나의 제7 트랜지스터

를 더 포함하는 구동 장치.
제11항에 있어서,

제1 및 제2 입력단을 가지며, 출력단이 상기 전극에 각각 연결되어 있으며, 어드레스 기간 동안 상기 제2 입력단의 전압을 상기 전극에 선택적으로 인가하는 주사 집적 회로를 더 포함하며,

어드레스 기간에서, 상기 제3 및 제4 트랜지스터를 턴온하여 상기 주사 집적 회로의 상기 제2 입력단에 상기 제4 전압을 인가하는 구동 장치.