KR100859696B1

KR100859696B1 - 플라즈마 표시 장치 및 그 구동 장치

Info

Publication number: KR100859696B1
Application number: KR1020070034670A
Authority: KR
Inventors: 양진호
Original assignee: 삼성에스디아이 주식회사
Priority date: 2007-04-09
Filing date: 2007-04-09
Publication date: 2008-09-23
Also published as: EP1981016A1; US20080246696A1; CN101286292A; CN101286292B

Abstract

플라즈마 표시 장치에서, 주사 전극에 제1 트랜지스터의 제1단이 연결되어 있고, 제1 트랜지스터의 제2단과 유지 펄스의 로우 레벨 전압을 공급하는 전원 사이에 제2 트랜지스터가 연결되어 있다. 제1 트랜지스터의 제1단과 어드레스 기간에서 주사 펄스의 전압을 공급하는 전원 사이에 제3 트랜지스터가 연결되어 있다. 그리고 전력 회수용 전원과 제1 트랜지스터의 제1단 사이에 인덕터와의 공진을 이용하여 유지 기간에서 주사 전극에 유지 펄스의 로우 레벨 전압을 인가하기 전에 주사 전극의 전압을 감소시키는 경로가 형성되어 있다.

PDP, 전극, 방전, 전압 강하, 경로, 유지 기간

Description

플라즈마 표시 장치 및 그 구동 장치{PLASMA DISPLAY, AND DRIVING DEVICE THEREOF}

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 개략적으로 나타내는 도면이다.

도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.

도 3은 본 발명의 제1 실시 예에 따른 주사 전극 구동 회로를 나타낸 도면이다.

도 4a 내지 도 4e는 각각 주사 전극 구동 회로의 동작에 따른 전류 경로를 나타낸 도면이다.

도 5는 본 발명의 제2 실시 예에 따른 주사 전극 구동 회로를 나타낸 도면이다.

<도면의 주요부분에 대한 참조 부호의 설명>

100: 플라즈마 표시 패널 110: 방전 셀

200: 제어부 300: 어드레스 전극 구동부

400: 주사 전극 구동부 410: 주사 전극 구동 회로

411: 주사 구동부 411a: 주사 회로

412: 유지 구동부 500: 유지 전극 구동부

본 발명은 플라즈마 표시 장치 및 그 구동 장치에 관한 것이다.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 플라즈마 표시 패널에는 행 방향으로 쌍을 이루며 뻗어 있는 복수의 주사 전극과 복수의 유지 전극이 형성되고, 열 방향으로 복수의 어드레스 전극이 형성되어 있다. 일반적으로 플라즈마 표시 장치는 한 프레임이 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할되어 구동된다. 각 서브필드의 어드레스 기간 동안 발광 셀과 비발광 셀이 선택되고, 유지 기간 동안 실제로 영상을 표시하기 위해 발광 셀에 대하여 유지 방전이 수행된다. 그리고 셀이 발광하는 서브필드의 가중치의 조합에 의해 계조가 표현된다.

이러한 동작을 위해서, 어드레스 기간 동안 복수의 주사 전극에 선택적으로 주사 펄스가 인가되고, 유지 기간 동안 유지 방전을 수행하는 복수의 주사 전극과 복수의 유지 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 펄스가 인가된다. 이때, 유지 방전이 일어나는 두 전극은 용량성 성분으로 작용하므로, 복수의 주사 전극에 하이 레벨 전압과 로우 레벨 전압을 인가하기 위해서는 무효 전력이 필요하다. 따라서, 플라즈마 표시 장치에서 주사 전극을 구동하기 위한 구동 회로에는 많은 트랜지스터가 형성되어 있다. 예를 들면, 하이 레벨 전압 및 로우 레벨 전압을 복수의 주사 전극에 각각 인가하기 위한 제1 및 제2 트랜지스터들이 주사 전극에 연결되어 있고, 유지 기간에서 무효 전력을 회수하여 재사용하는 에너지 회수 회로가 제1 및 제2 트랜지스터의 접점에 연결되어 있다. 에너지 회수 회로는 복수의 주사 전극의 전압을 하이 레벨 전압 근처까지 점진적으로 증가시키기 위한 제3 트랜지스터 및 복수의 주사 전극의 전압을 로우 레벨 전압까지 점진적으로 감소시키기 위한 제4 트랜지스터를 포함하고 있다. 종래의 에너지 회수 회로로서 L.F.Weber에 의해 제안된 회로(미국특허 제4,866,349호 및 제5,081,400호)가 있다. 또한, 어드레스 기간에서 복수의 주사 전극에 순차적으로 주사 펄스를 인가하기 위한 제5 트랜지스터가 복수의 주사 전극에 연결되어 있고, 제5 트랜지스터가 턴 온될 때 제2 트랜지스터의 바디 다이오드를 통해 형성되는 전류 경로를 차단하기 위한 제6 트랜지스터가 제2 트랜지스터와 제5 트랜지스터 사이에 연결되어 있다. 이러한 구동 회로의 동작을 보며, 유지 기간에서 주사 전극에 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 각 전류 경로에는 항상 제6 트랜지스터가 포함된다. 뿐만 아니라, 각 전류 경로에는 다른 트랜지스터 및 트랜지스터 이외의 소자들 또한 포함되기 때문에 큰 전압 강하가 발생할 수 있고, 이로 인해 유지 펄스에 왜곡이 발생될 수 있다.

본 발명이 이루고자 하는 기술적 과제는 유지 기간에서 전류 경로 상에 발생 하는 전압 강하를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 장치를 제공하는 것을 기술적 과제로 한다.

본 발명의 한 실시 예에 따른 플라즈마 표시 장치는, 전극, 제1단이 상기 전극에 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제2 트랜지스터, 상기 제1 트랜지스터의 제1단과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있으며, 어드레스 기간에서 턴온되는 제3 트랜지스터, 상기 제1 트랜지스터의 제2단에 연결되어 있으며, 상기 제1 전압보다 높은 제3 전압이 충전되어 있는 커패시터, 그리고 상기 커패시터와 상기 제1 트랜지스터의 제1단 사이에 연결되어 있으며, 유지 기간에서 상기 제2 트랜지스터가 턴온된 후에 상기 전극의 전압을 증가시키는 제1 경로를 포함한다.

본 발명의 다른 실시 예에 따른 플라즈마 표시 장치는, 전극, 소정 전압을 공급하는 전력 회수용 전원과 상기 전극 사이에 형성되어 있는 제1 인덕터를 포함하며, 상기 제1 인덕터를 통하여 상기 전극의 전압을 증가시키는 제1 경로, 그리고 상기 전력 회수용 전원과 상기 전극 사이에 형성되어 있는 제2 인덕터를 포함하며, 상기 제2 인덕터를 통하여 상기 전극의 전압을 감소시키는 제2 경로를 포함한다. 이때, 상기 제1 경로에 포함되는 회로 소자의 개수가 상기 제2 경로에 포함되는 회로 소자의 개수보다 적다.

본 발명의 또 다른 실시 예에 따르면, 전극을 포함하는 플라즈마 표시 장치의 구동 장치가 제공된다. 이 구동 장치는, 커패시터, 제1단 및 제2단이 각각 상기 커패시터와 상기 전극에 연결되어 있는 제1 트랜지스터, 상기 커패시터와 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제1 인덕터, 상기 커패시터와 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 제2 인덕터, 턴온 시에 상기 제1 커패시터와 상기 제1 인덕터를 연결하여 상기 전극의 전압을 감소시키는 경로를 형성하는 제2 트랜지스터, 그리고 턴온 시에 상기 제1 커패시터와 상기 제2 인덕터를 연결하여 상기 전극의 전압을 증가시키는 경로를 형성하는 제3 트랜지스터를 포함한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.

그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업작의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V 전압으로 간주하고 근사 처리한다. 따라서 전 원에 의해 노드, 전극 등에 인가되는 전압은 상기 전원의 전압에서 문턱 전압, 기생 성분 등에 의해 전압 변동이 일어난 전압을 포함한다.

이제 본 발명의 실시 예에 따른 플라즈마 표시 장치에 대해서 상세하게 설명한다.

도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, X 전극(X1-Xn)과 Y 전극(Y1-Yn)이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 셀(110)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.

제어부(200)는 외부로부터 영상 신호를 수신하여 A 전극 구동 제어 신호, X 전극 구동 제어 신호 및 Y 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동한다.

어드레스 전극 구동부(300)는 제어부(200)로부터의 구동 제어 신호에 따라 복수의 A 전극(A1-Am)에 구동 전압을 인가한다.

주사 전극 구동부(400)는 제어부(200)로부터의 구동 제어 신호에 따라 복수의 Y 전극(Y1-Yn)에 구동 전압을 인가한다.

유지 전극 구동부(500)는 제어부(200)로부터의 구동 제어 신호에 따라 복수의 X 전극(X1-Xn)에 구동 전압을 인가한다.

도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다. 도 2에서는 설명의 편의상 한 프레임을 이루는 복수의 서브필드 중 한 서브필드의 구동 파형만을 도시하였으며, 하나의 방전 셀을 형성하는 X 전극(X)과 Y 전극(Y) 및 A 전극(A)에 인가되는 구동 파형만을 도시하였다.

도 2에 나타낸 바와 같이, 어드레스 기간에서는 켜질 셀을 선택하기 위해서, 유지 전극 구동부(500)는 X 전극(X)의 전압을 Ve 전압으로 유지한 상태에서 주사 전극 구동부(400)는 Y 전극(Y)에 VscL 전압을 가지는 주사 펄스를 인가한다. 이때, 어드레스 전극 구동부(300)는 VscL 전압이 인가된 Y 전극(Y)과 X 전극(X)에 의해 형성되는 복수의 셀 중에서 켜질 셀을 통과하는 A 전극(A)에 Va 전압을 가지는 어드레스 펄스를 인가하고, 켜지지 않을 셀을 통과하는 A 전극(A)에 Va 전압보다 낮은 0V 전압을 인가한다. 그러면, Va 전압이 인가된 A 전극(A)과 VscL 전압이 인가된 Y 전극(Y) 사이 및 VscL 전압이 인가된 Y 전극(Y)과 Ve 전압이 인가된 X 전 극(X) 사이에서 어드레스 방전이 일어나 Y 전극(Y)에 (+) 벽 전하가 형성되고 X 및 A 전극(X, A)에 각각 (-) 벽 전하가 형성된다. 그리고 주사 전극 구동부(400)는 VscL 전압이 인가되지 않는 Y 전극(Y)에 VscL 전압보다 높은 VscH 전압을 인가한다.

구체적으로, 어드레스 기간에서 주사 전극 구동부(400) 및 어드레스 전극 구동부(300)는 첫 번째 행의 Y 전극(도 1의 Y1)에 주사 펄스를 인가하는 동시에 첫 번째 행 중 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가한다. 그러면, 첫 번째 행의 Y 전극과 어드레스 펄스가 인가된 A 전극 사이에서 어드레스 방전이 일어나서, Y 전극에 (+) 벽 전하, A 및 X 전극에 각각 (-) 벽 전하가 형성된다. 이어서, 주사 전극 구동부(400) 및 어드레스 전극 구동부(300)는 두 번째 행의 Y 전극(도 1의 Y2)에 주사 펄스를 인가하면서 두 번째 행 중 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가한다. 그러면, 어드레스 펄스가 인가된 A 전극과 두 번째 행의 Y 전극에 의해 형성되는 셀에서 어드레스 방전이 일어나서 셀에 벽 전하가 형성된다. 마찬가지로, 주사 전극 구동부(400) 및 어드레스 전극 구동부(300)는 나머지 행의 Y 전극에 대해서도 순차적으로 주사 펄스를 인가하면서 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가하여 벽 전하를 형성한다.

이어서, 유지 기간에서, 주사 전극 구동부(400)는 Y 전극에 하이 레벨 전압(도 2에서는 Vs)과 로우 레벨 전압(도 2에서는 0V)을 교대로 가지는 유지 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고 유지 전극 구동부(500)는 X 전극에 유지 펄스를 Y 전극에 인가되는 유지 펄스와 반대 위상으로 인 가한다. 이와 같이 하면, Y 전극과 X 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 발광 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다.

도 3은 본 발명의 제1 실시 예에 따른 주사 전극 구동 회로를 나타낸 도면이다. 이러한 주사 전극 구동 회로(410)는 주사 전극 구동부(400)에 형성될 수 있으며, X 전극(X)에 연결되어 있는 유지 전극 구동 회로(510)는 유지 전극 구동부(510)에 형성될 수 있다. 설명의 편의상 하나의 Y 전극(Y)만을 도시하였으며, 하나의 Y 전극(Y)과 하나의 X 전극(X)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.

도 3에 나타낸 바와 같이, 주사 전극 구동 회로(410)는 주사 구동부(411), 유지 구동부(412) 및 트랜지스터(Ynp)를 포함한다. 주사 구동부(411)는 주사 회로(411a), 트랜지스터(YscL), 다이오드(DscH) 및 커패시터(CscH)를 포함하며, 유지 구동부(412)는 트랜지스터(Yr, Yf, Ys, Yg), 인덕터(Lr, Lf), 다이오드(Dr, Df) 및 커패시터(Cer)를 포함한다. 도 3에서는 트랜지스터(Ys, Yr, Yf, Yg, YscL, Ynp, Sch, Scl)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(Ys, Yr, Yf, Yg, YscL, Ynp, Sch, Scl)에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(Ys, Yr, Yf, Yg, YscL, Ynp, Sch, Scl)로 사용될 수도 있다. 만약, 트랜지스터(Ys, Yr, Yf, Yg, YscL, Ynp, Sch, Scl)가 IGBT(Insulated Gate Bipolar Transistor)인 경우, 트랜지스터(Ys, Yr, Yf, Yg, YscL, Ynp, Sch, Scl)에 각각 다 이오드가 병렬로 연결될 수 있다. 또한 도 3에서는 트랜지스터(Ys, Yr, Yf, Yg, YscL, Ynp, Sch, Scl)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(Ys, Yr, Yf, Yg, YscL, Ynp, Sch, Scl)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다.

먼저, 주사 회로(411a)는 제1 입력단(A)과 제2 입력단(B)을 가지며, 출력단(C)이 Y 전극(Y)에 연결되어 있으며, 어드레스 기간에서 켜질 셀을 선택하기 위해 제1 입력단(A)의 전압과 제2 입력단(B)의 전압을 대응하는 Y 전극(Y)에 선택적으로 인가한다. 도 3에서는 Y 전극(Y)에 연결되어 있는 하나의 주사 회로(411a)를 도시하였지만, 복수의 Y 전극(도 1의 Y1~Yn)에 각각 주사 회로(411a)가 연결되어 있다. 그리고 일정 개수의 주사 회로(411a)가 하나의 집적 회로로 형성되어, 집적 회로의 복수의 출력단이 일정 개수의 Y 전극(예를 들면, Y1~Yk, k는 n보다 작은 정수)에 각각 연결될 수도 있다. 이러한 주사 회로(411a)는 트랜지스터(Sch, Scl)를 포함한다. 트랜지스터(Sch)의 소스와 트랜지스터(Scl)의 드레인은 각각 패널 커패시터(Cp)의 Y 전극(Y)에 연결되어 있다. 트랜지스터(Sch)의 드레인이 제1 입력단(A)에 연결되어 있고, 트랜지스터(Scl)의 소스가 제2 입력단(B)에 연결되어 있다. 제1 입력단(A)에 VscH 전압을 공급하는 전원(VscH)이 연결되어 있으며, 전원(VscH)에 애노드가 연결되어 있는 다이오드(DscH)의 캐소드가 제2 입력단(B)에 연결되어 있다. 그리고 제1 입력단(A)과 제2 입력단(B) 사이에 커패시터(CscH)가 연결되어 있다. 또한 트랜지스터(YscL)의 드레인이 제2 입력단(B)에 연결되어 있고, 트랜지스터(YscL)의 소스가 VscL 전압을 공급하는 전원(YscL)에 연결되어 있 다. 이때, 트랜지스터(YscL)는 어드레스 기간에서 턴온되어 주사 회로(411a)의 제2 입력단(B)으로 VscL 전압을 공급한다.

트랜지스터(Ynp)의 소스가 트랜지스터(YscL)의 드레인, 트랜지스터(Ys)의 소스 및 인덕터(Lr)의 제1단에 연결되어 있고, 트랜지스터(Ynp)의 드레인이 인덕터(Lf)의 제1단 및 트랜지스터(Yg)의 드레인에 연결되어 있다. 트랜지스터(Yg)의 소스는 유지 펄스의 로우 레벨 전압인 0V 전압을 공급하는 접지단에 연결되어 있고, 트랜지스터(Ys)의 드레인은 Vs 전압을 공급하는 전원(Vs)에 연결되어 있다. 이때, 트랜지스터(Ynp)는 트랜지스터(YscL)의 턴온 시에 트랜지스터(Yg)의 바디 다이오드를 통해 형성되는 전류 경로를 차단한다. 인덕터(Lr)의 제2단에 캐소드가 연결되어 있는 다이오드(Dr)의 애노드가 트랜지스터(Yr)의 소스에 연결되어 있고, 트랜지스터(Yr)의 드레인이 에너지 회수용 전원인 커패시터(Cerc)에 연결되어 있다. 또한 인덕터(Lf)의 제2단에 애노드가 연결되어 있는 다이오드(Df)의 캐소드가 트랜지스터(Yf)의 드레인에 연결되어 있고, 트랜지스터(Yf)의 소스가 커패시터(Cer)에 연결되어 있다. 이때, 커패시터(Cerc)는 하이 레벨 전압(Vs)과 로우 레벨 전압(0V) 사이의 전압을 공급하며, 특히, 두 전압(Vs, 0V)의 중간 전압(Vs/2)을 공급한다. 다이오드(Dr)는 Y 전극(Y)의 전압을 증가시키기 위한 상승 경로를 설정하며, 다이오드(Df)는 Y 전극(Y)의 전압을 감소시키기 위한 하강 경로를 설정한다. 트랜지스터(Yr, Yf)가 바디 다이오드를 가지지 않는다면 다이오드(Dr, Df)가 제거될 수도 있다. 그리고 다이오드(Dr)와 트랜지스터(Yr) 및 인덕터(Lr)의 위치가 서로 바뀔 수도 있으며, 다이오드(Dr)와 트랜지스터(Yf) 및 인덕터(Df)의 위치가 서로 바뀔 수도 있다.

다음으로, 도 3에 도시된 주사 전극 구동 회로의 동작에 대해서 도 4a 내지 도 4e를 참고로 하여 상세하게 설명한다.

먼저, 어드레스 기간 동안 트랜지스터(YscL)가 턴온된다. 이 상태에서 트랜지스터(Sch, Scl)를 선택적으로 턴온한다. 트랜지스터(Scl)가 턴온되면, 도 4a에 도시된 바와 같이, Y 전극(Y), 트랜지스터(Scl, YscL) 및 전원(VscL)의 경로를 통하여 Y 전극(Y)에는 VscL 전압이 인가된다. 이때, 트랜지스터(Sch)가 턴온되면, Y 전극(Y)에는 VscH 전압이 인가된다. 도 4a에서는 트랜지스터(Scl)가 턴온되는 것으로 도시하였다.

유지 기간에서는 트랜지스터(YscL)가 턴오프되고 트랜지스터(Yr)가 턴온된다. 한편, 트랜지스터(Yr)가 턴온되기 전에 Y 전극(Y)에는 0V 전압이 인가되어 있는 것으로 가정하였다. 그러면, 도 4b에 도시된 바와 같이, 커패시터(Cer), 트랜지스터(Yr), 다이오드(Dr), 인덕터(Lr), 트랜지스터(Scl) 및 Y 전극(Y)의 경로로 공진이 발생하여 Y 전극(Y)의 전압이 증가된다.

이어서, 유지 기간에서는 트랜지스터(Yr)가 턴오프되고 트랜지스터(Ys)가 턴온된다. 그러면, 도 4c에 도시된 바와 같이, 전원(Vs), 트랜지스터(Ys, Scl) 및 Y 전극(Y)의 경로를 통하여 Y 전극(Y)에 Vs 전압이 인가된다.

그런 후에, 유지 기간에서는 트랜지스터(Ys)가 턴오프되고 트랜지스터(Yf)가 턴온된다. 그러면, 도 4d에 도시된 바와 같이, Y 전극(Y), 트랜지스터(Scl), 트랜지스터(Ynp)의 바디 다이오드, 인덕터(Lf), 다이오드(Df), 트랜지스터(Yf) 및 커패시터(Cer)의 경로로 공진이 발생하여 Y 전극(Y)의 전압이 감소된다.

그리고 유지 기간에서는 트랜지스터(Yf)가 턴오프되고 트랜지스터(Yg)가 턴온된다. 그러면, 도 4e에 도시된 바와 같이, Y 전극(Y), 트랜지스터(Scl), 트랜지스터(Ynp)의 바디 다이오드, 트랜지스터(Yg) 및 접지단의 경로를 통하여 Y 전극(Y)에 0V 전압이 인가된다.

주사 전극 구동 회로(410)의 유지 구동부(412)는 유지 기간 동안 도 4b 내지 도 4e에 도시된 동작을 해당 서브필드의 가중치에 대응하는 횟수만큼 반복함으로써, Y 전극(Y)에 Vs 전압과 0V 전압을 교대로 가지는 유지 펄스를 인가할 수 있다. 그리고 도 4b 및 도 4c에 도시된 전류 경로는 트랜지스터(Ynp)를 포함하고 있지 않으므로, 전류가 트랜지스터(Ynp)를 통과하면서 나타나는 전압 강하를 방지할 수 있다.

도 5에 나타낸 바와 같이, 본 발명의 제2 실시 예에 따른 주사 전극 구동 회로(410)의 유지 구동부(412')는 도 3에 도시된 유지 구동부(412)와 달리 인덕터(Lf)의 제1단이 트랜지스터(Ynp)의 소스에 연결되어 있다. 이렇게 하면, 유지 기간에서 트랜지스터(Yf)가 턴온되면, Y 전극(Y), 트랜지스터(Scl), 인덕터(Lf), 다이오드(Df), 트랜지스터(Yf) 및 커패시터(Cer)의 경로로 공진이 발생하여 Y 전 극(Y)의 전압이 감소된다. 즉, 전류 경로가 도 4d에 도시된 전류 경로와는 달리, 트랜지스터(Ynp)의 바디 다이오드를 경유하지 않는다. 이로 인하여, 본 발명의 제2 실시 예에서는 트랜지스터(Ynp)를 통과하면서 나타나는 전압 강하를 본 발명의 제1 실시 예보다 더 줄일 수가 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

본 발명에 의하면, 유지 기간에서 전류 경로 상에 형성된 회로 소자에 의해 발생하는 전압 강하를 낮출 수 있다.

Claims

전극,

제1단이 상기 전극에 연결되어 있는 제1 트랜지스터,

상기 제1 트랜지스터의 제2단과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제2 트랜지스터,

상기 제1 트랜지스터의 제1단과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있으며, 어드레스 기간에서 턴온되는 제3 트랜지스터,

상기 제1 트랜지스터의 제2단에 연결되어 있으며, 상기 제1 전압보다 높은 제3 전압이 충전되어 있는 커패시터, 그리고

상기 커패시터와 상기 제1 트랜지스터의 제1단 사이에 연결되어 있으며, 유지 기간에서 상기 제2 트랜지스터가 턴온된 후에 상기 전극의 전압을 증가시키는 제1 경로

를 포함하는 플라즈마 표시 장치.
제1항에 있어서,

상기 제1 트랜지스터의 제1단과 상기 제1 전압보다 높은 제4 전압을 공급하는 제3 전원 사이에 연결되어 있는 제4 트랜지스터

를 더 포함하며,

상기 제3 전압은 상기 제4 전압과 상기 제1 전압의 차의 절반에 해당하는 전압인 플라즈마 표시 장치.
제2항에 있어서,

상기 커패시터와 상기 제1 트랜지스터의 제2단 사이에 형성되어 있으며, 상기 유지 기간에서 상기 제4 트랜지스터가 턴온된 후에 상기 전극의 전압을 감소시키는 제2 경로

를 더 포함하는 플라즈마 표시 장치.
제3항에 있어서,

상기 제1 경로는,

상기 커패시터와 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제1 인덕터, 그리고

상기 커패시터와 상기 제1 인덕터 사이 또는 상기 제1 인덕터와 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되어 있는 제1 다이오드 및 제5 트랜지스터를 포함하며,

상기 제2 경로는,

상기 커패시터와 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 제2 인덕터, 그리고

상기 커패시터와 상기 제2 인덕터 사이 또는 상기 제2 인덕터와 상기 제1 트랜지스터의 제2단 사이에 직렬로 연결되어 있는 제2 다이오드 및 제6 트랜지스터를 포함하는 플라즈마 표시 장치.
제2항에 있어서,

상기 커패시터와 상기 제1 트랜지스터의 제1단 사이에 형성되어 있으며, 상기 유지 기간에서 상기 제4 트랜지스터가 턴온된 후에 상기 전극의 전압을 감소시키는 제2 경로

를 더 포함하는 플라즈마 표시 장치.
제5항에 있어서,

상기 제1 경로는,

상기 커패시터와 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제1 인덕터, 그리고

상기 커패시터와 상기 제1 인덕터 사이 또는 상기 제1 인덕터와 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되어 있는 제1 다이오드 및 제5 트랜지스터를 포함하며,

상기 제2 경로는,

상기 커패시터와 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제2 인덕터, 그리고

상기 커패시터와 상기 제2 인덕터 사이 또는 상기 제2 인덕터와 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되어 있는 제2 다이오드 및 제6 트랜지스터를 포함하는 플라즈마 표시 장치.
제3항 또는 제5항에 있어서,

상기 제1 트랜지스터는 IGBT(Insulated Gate Bi-Polar Transistor)이고,

상기 제1 트랜지스터의 제1단에 애노드가 연결되고 상기 제1 트랜지스터의 제2단에 캐소드가 연결되어 있는 다이오드

를 더 포함하는 플라즈마 표시 장치.
제3항 또는 제5항에 있어서,

상기 제1 트랜지스터는 상기 제1단에서 상기 제2단 방향으로 형성되는 바디 다이오드를 포함하는 플라즈마 표시 장치.
전극,

상기 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터,

상기 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제2 트랜지스터,

소정 전압을 공급하는 전력 회수용 전원과 상기 전극 사이에 형성되어 있는 제1 인덕터를 포함하며, 상기 제1 인덕터를 통하여 상기 전극의 전압을 증가시키는 제1 경로,

상기 전력 회수용 전원과 상기 전극 사이에 형성되어 있는 제2 인덕터 및 제1단이 상기 제1 트랜지스터에 연결되어 있고 제2단이 상기 제2 트랜지스터에 연결되어 있는 제3 트랜지스터를 포함하며, 상기 제2 인덕터를 통하여 상기 전극의 전압을 감소시키는 제2 경로

를 포함하며,

상기 제1 경로에 포함되는 회로 소자의 개수가 상기 제2 경로에 포함되는 회로 소자의 개수보다 적은 플라즈마 표시 장치.
삭제
제9항에 있어서,

상기 제3 트랜지스터의 제2단과 상기 제1 전압보다 높은 제3 전압을 공급하는 제3 전원 사이에 연결되어 있는 제4 트랜지스터

를 더 포함하는 플라즈마 표시 장치.
제11항에 있어서,

상기 제1 경로는, 상기 전력 회수용 전원과 상기 제1 인덕터 사이 또는 사이 제1 인덕터와 상기 전극 사이에 연결되어 있는 제5 트랜지스터를 더 포함하며,

상기 제2 경로는, 상기 전력 회수용 전원과 상기 제2 인덕터 사이 또는 상기 제2 인덕터와 상기 제3 트랜지스터의 제1단 사이에 연결되어 있는 제6 트랜지스터를 더 포함하는 플라즈마 표시 장치.
전극을 포함하는 플라즈마 표시 장치의 구동 장치에 있어서,

커패시터,

제1단 및 제2단이 각각 상기 커패시터와 상기 전극에 연결되어 있는 제1 트랜지스터,

상기 커패시터와 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제1 인덕터,

상기 커패시터와 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 제2 인덕터,

턴온 시에 상기 제1 커패시터와 상기 제1 인덕터를 연결하여 상기 전극의 전압을 감소시키는 경로를 형성하는 제2 트랜지스터, 그리고

턴온 시에 상기 제1 커패시터와 상기 제2 인덕터를 연결하여 상기 전극의 전압을 증가시키는 경로를 형성하는 제3 트랜지스터

를 포함하는 구동 장치.
제13항에 있어서,

제1 전압을 공급하는 제1 전원과 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 제4 트랜지스터

를 더 포함하는 구동 장치.
제14항에 있어서,

상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제5 트랜지스터, 그리고

상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원과 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 제6 트랜지스터

를 더 포함하는 구동 장치.
제15항에 있어서,

유지 기간에서 상기 전극에 상기 제1 전압과 상기 제2 전압이 교대로 인가되고, 어드레스 기간에서 상기 전극에 상기 제3 전압이 인가되며,

상기 커패시터에는 상기 제1 전압과 상기 제2 전압 사이의 전압이 충전되어 있는 구동 장치.