KR100739641B1 - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서, 복수의 제1 전극에 제1단이 각각 연결되어 있는 제1 및 제2 트랜지스터를 포함하며 어드레스 기간에서 상기 제2 트랜지스터를 통하여 상기 복수의 제1 전극에 순차적으로 주사 전압을 인가하는 주사 집적 회로가 형성되어 있다. 그리고 Vs/2 전압을 공급하는 전원에 제3 트랜지스터의 제1단이 연결되어 있으며, 제3 트랜지스터의 제2단과 접지단 사이에 제4 트랜지스터가 연결되어 있다. 커패시터의 제1단이 제3 트랜지스터와 제4 트랜지스터 사이의 접점에 연결되어 있으며, 제1 트랜지스터가 턴온될 때 커패시터가 Vs/2 전압으로 충전된다. Vs/2 전압과 0V 전압 사이의 Vs/4 전압을 공급하는 전원과 상기 제3 및 제4 트랜지스터의 접점 사이에 복수의 제1 전극의 전압을 상승시키기 위한 상승 경로가 형성되어 있으며, Vs/4 전압을 공급하는 전원과 상기 제3 및 제4 트랜지스터의 접점 사이에 복수의 제1 전극의 전압을 하강시키기 위한 하강 경로가 형성되어 있다. 그리고 리셋 기간 동안 상기 복수의 제2 전극의 전압을 점진적으로 변경하는 리셋 구동 회로가 복수의 제2 전극에 연결되어 있다.
PDP, 전극, 방전, 전압, 트랜지스터, 전류 경로, 내압, 공진, 리셋

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY AND DRIVING METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 2 내지 도 4는 각각 본 발명의 제1 내지 제3 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다.
도 5는 도 3의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410)를 나타낸 도면이다.
도 6은 도 3의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410)의 신호 타이밍을 나타낸 도면이다.
도 7a 내지 도 7f는 각각 도 6의 신호 타이밍에 따른 도 5의 유지 방전 구동 회로(410)의 동작을 나타낸 도면이다.
도 8은 X 전극에 연결되어 있는 구동 회로(510)를 나타낸 도면이다.
도 9는 본 발명의 제4 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.
도 10은 도 9에 도시된 리셋 기간의 파형을 생성하기 위한 구동 회로(510)의 동작을 나타낸 도면이다.
도 11 및 도 12는 각각 본 발명의 제5 및 제6 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.
본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀이 매트릭스 형태로 배열되어 있다.
플라즈마 표시 장치에서는 한 필드(1TV 필드)가 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 리셋 기간에서 어드레스 방전을 안정적으로 수행하기 위해 방전 셀의 상태가 초기화되고, 어드레스 기간에서 어드레스 방전에 의해 발광할 방전 셀과 발광하지 않을 방전 셀이 선택되고, 유지 기간에서 선택된 발광 할 방전 셀이 해당 서브필드의 가중치에 해당하는 기간 동안 유지 방전되어 화상이 표시된다.
특히, 유지 기간에서 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가되므로, 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 트랜지스터는 최소한 하이 레벨 전압과 로우 레벨 전압의 차이에 해당하는 전압을 내압으로 가져야 한다. 이와 같이 높은 내압을 가지는 트랜지스터로 인해 유지 방전 구동 회로의 단가가 증가한다.
본 발명이 이루고자 하는 기술적 과제는 유지 방전 구동 회로에서 낮은 내압의 트랜지스터를 사용할 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
본 발명의 한 특징에 따른 플라즈마 표시 장치는, 복수의 제1 전극, 상기 복수의 제1 전극과 함께 표시 동작을 수행하는 복수의 제2 전극, 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터의 제1단이 각각 복수의 제1 전극에 연결되어 있으며, 어드레스 기간 동안 상기 제2 트랜지스터를 통하여 상기 복수의 제1 전극에 순차적으로 주사 전압을 인가하는 주사 집적 회로, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제3 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제4 트랜지스터, 제1단이 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점에 연결되어 있는 제1 커패시터, 상기 제2 전원과 상기 커패시터의 제2단 사이에 연결되어 있으며, 상기 제1 트랜지스터의 턴온 시에 상기 커패시터를 충전하기 위한 충전 경로, 상기 제1 전압과 상기 제2 전압 사이의 제3 전압을 공급하는 제3 전원과 상기 제3 및 제4 트랜지스터의 접점 사이에 연결되어 상기 복수의 제1 전극의 전압을 상승시키기 위한 제1 상승 경로, 상기 제3 전원과 상기 제3 및 제4 트랜지스터의 접점 사이에 연결되어 상기 복수의 제1 전극의 전압을 하강 시키기 위한 제1 하강 경로, 그리고 상기 복수의 제2 전극에 연결되어 있으며, 리셋 기간 동안 상기 복수의 제2 전극의 전압을 점진적으로 변경하는 리셋 구동 회로를 포함한다.
본 발명의 다른 한 특징에 따르면, 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 리셋 기간에서 상기 제1 전극에 제1 전압을 인가한 상태에서 상기 제2 전극의 전압을 점진적으로 변경시키는 단계, 어드레스 기간에서 상기 복수의 제1 전극에 순차적으로 주사 펄스를 인가하는 단계, 유지 기간에서, 제2 전압을 공급하는 제1 전원과 제3 전압을 충전하고 있는 제1 커패시터를 통하여 상기 제1 전극에 제4 전압을 인가하는 단계, 상기 제1 커패시터, 상기 제2 전압보다 높은 제5 전압을 공급하는 제2 전원 및 제1 인덕터를 포함하는 제1 공진 경로를 통하여 상기 제1 전극의 전압을 증가시키는 단계, 상기 제2 전원 및 상기 제1 공진 경로를 통하여 상기 제1 전극의 전압을 더 증가시키는 단계, 상기 제5 전압보다 높은 제6 전압을 공급하는 제3 전원을 통하여 상기 제1 전극에 상기 제6 전압을 인가하는 단계, 제2 인덕터를 포함하는 제2 공진 경로 및 상기 제2 전원을 통하여 상기 제1 전극의 전압을 감소시키는 단계, 그리고 상기 제1 커패시터, 상기 제2 공진 경로 및 상기 제2 전원을 통하여 상기 제1 전극의 전압을 더 감소시키는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 “연결”되어 있다고 할 때, 이는 “직접적으로 연결”되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 “전기적으로 연결”되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 “포함”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
먼저, 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대해서 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이 하 “A 전극”이라 함)(A1∼Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, “X 전극”이라 함)(X1∼Xn) 및 주사 전극(이하 “Y 전극”이라 함)(Y1∼Yn)을 포함한다. 일반적으로 X 전극(X1∼Xn)은 각 Y 전극(Y1∼Yn)에 대응해서 형성되어 있으며, X 전극과 Y 전극이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1∼Yn)과 X 전극(X1∼Xn)은 A 전극(A1∼Am)과 직교하도록 배치된다. 이때, A 전극(A1∼Am)과 X 및 Y 전극(X1∼Xn, Y1∼Yn)의 교차부에 있는 방전 공간이 셀(12)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다.
어드레스 전극 구동부(300)는 제어부(200)로부터 A 전극 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 A 전극에 인가한다.
주사 전극 구동부(400)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극에 구동 전압을 인가한다.
유지 전극 구동부(500)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극에 구동 전압을 인가한다.
다음, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 상세하게 설명한다. 아래에서는 편의상 하나의 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다.
도 2 및 도 3은 각각 본 발명의 제1 및 제2 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 도 2 및 도 3에서는 유지 기간에서의 구동 파형만을 도시하였다.
도 2에 나타낸 바와 같이, 유지 기간에서는 Y 전극과 X 전극에 하이 레벨 전압(Vs 전압)과 로우 레벨 전압(0V 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가한다. 이러한 유지 방전 펄스가 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복적으로 Y 전극과 X 전극에 인가된다. 즉, Y 전극에 Vs 전압이 인가될 때 X 전극에 0V 전압이 인가되고, X 전극에 Vs 전압이 인가될 때 Y 전극에 0V 전압이 인가된다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다.
그리고 도 2와 달리 유지 기간에서 Y 전극과 X 전극에 하이 레벨 전압(Vs/2 전압)과 로우 레벨 전압(-Vs/2 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가할 수도 있다. 이 경우에는 Y 전극에 Vs/2 전압이 인가될 때 X 전극에 -Vs/2 전압이 인가되고, X 전극에 Vs/2 전압이 인가될 때 Y 전극에 -Vs/2 전압이 인가된다. 이와 같이 하여도, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다.
한편, 본 발명의 제1 및 제2 실시 예에서는 X 전극과 Y 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와 달리 X 전극과 Y 전극 중 어느 하나의 전극에만 유지 방전 펄스가 인가될 수도 있다. 아래에서는 이러한 실시 예에 대해 도 3을 참조하여 상세하게 설명한다.
도 4는 본 발명의 제3 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.
먼저, 도 4에 나타낸 바와 같이, 유지 기간에서 X 전극에 0V 전압이 인가된 상태에서 Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가된다. 이와 같이 하면, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다.
다음으로, 도 5를 참조하여 도 3의 구동 파형을 생성하는 구동 회로에 대해서 상세하게 설명한다.
도 5는 도 3의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410)를 나타낸 도면이다. 도 5에서는 설명의 편의상 복수의 Y 전극(Y1∼Yn)에 연결되어 있는 유지 방전 구동 회로(410)만을 도시하였으며, 이러한 유지 방전 구동 회로(410)는 도 1의 주사 전극 구동부(400)에 형성될 수 있다. 그리고 유지 방전 구동 회로(410)에서는 설명의 편의상 하나의 X 전극과 하나의 Y 전극만을 도시하였으며, X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.
도 5에 나타낸 바와 같이, 유지 방전 구동 회로(410)는 트랜지스터(Ys, Yg, Yr, Yf), 인덕터(Ly), 커패시터(Cst), 인덕터(L), 다이오드(D1, D2, D3) 및 선택 회로(Scan IC)를 포함한다. 도 5에서는 트랜지스터(Ys, Yg, Yr, Yf, Sch, Scl)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(Ys, Yg, Yr, Yf, Sch, Scl)에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(Ys, Yg, Yr, Yf, Sch, Scl)로 사용될 수도 있다. 또한 도 5에서는 트랜지스터(Ys, Yg, Yr, Yf, Sch, Scl)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(Ys, Yg, Yr, Yf, Sch, Scl)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다.
도 5에서는 하나의 Y 전극에 연결되어 있는 하나의 선택 회로(Scan IC)만을 도시하였지만, 복수의 Y 전극(Y1∼Yn)에 각각 연결되어 있는 복수의 선택 회로(Scan IC)가 존재한다. 그리고 일정 개수의 선택 회로(Scan IC)가 하나의 집적 회로(integrated circuit, IC) 형태로 형성되어 일정 개수의 Y 전극에 연결될 수도 있다.
도 5를 보면, 트랜지스터(Ys)의 드레인은 유지 방전 펄스의 하이 레벨 전압(Vs/2)을 공급하는 전원(Vs)에 연결되어 있으며, 트랜지스터(Ys)의 소스에 드레인이 연결되어 있는 트랜지스터(Yg)의 소스는 유지 방전 펄스의 하이 레벨 전압(Vs/2)과 로우 레벨 전압(-Vs/2)의 절반에 해당하는 전압(0V)을 공급하는 접지단(0)에 연결되어 있다. 커패시터(Cst)의 제1단은 트랜지스터(Ys)의 소스와 트랜지스 터(Yg)의 드레인 사이의 접점에 연결되어 있으며 커패시터(Cst)의 제2단에 애노드가 연결되어 있는 다이오드(D1)의 캐소드가 전원(Vs/2)에 연결되어 있다. 이때, 다이오드(D1)는 트랜지스터(Ys)가 턴온 시에 커패시터(Cer)를 Vs/2 전압으로 충전하는 충전 경로를 형성하며, 이 충전 경로에 의해 커패시터(Cer)에는 Vs/2 전압이 충전된다. 그리고 다이오드(D1) 대신에 충전 경로를 형성할 수 있는 다른 소자(예를 들어, 트랜지스터)를 사용할 수도 있다.
그리고 선택 회로(Scan IC)는 제1 입력단과 제2 입력단을 가지며, 출력단이 Y 전극에 연결되어 있다. 이러한 선택 회로(Scan IC)는 트랜지스터(Sch, Scl)를 포함한다. 트랜지스터(Sch)의 소스가 Y 전극에 연결되어 있으며 트랜지스터(Sch)의 드레인이 다이오드(D1)의 캐소드와 커패시터(Cst)의 제2단 사이의 접점에 연결되어 있다. 또한 트랜지스터(Scl)의 드레인이 Y 전극에 연결되어 있으며 트랜지스터(Scl)의 소스가 커패시터(Cst)의 제1단과 인덕터(Ly)의 제1단 사이의 접점에 연결되어 있다. 이러한 선택 회로(Scan IC)는 어드레스 기간에서 켜질 방전 셀을 선택하기 위해 트랜지스터(Scl)를 통해 주사 전압(도 9의 VscL 전압)을 Y 전극에 순차적으로 인가한다.
트랜지스터(Ys)의 소스와 트랜지스터(Yg)의 드레인 사이의 접점에 커패시터(Cer)의 제1단이 연결되어 있으며, 커패시터(Cer)의 제2단은 접지단(0)에 연결되어 있다. 이러한 커패시터(Cer)에는 Vs/2 전압과 0V 전압의 중간 정도의 전압(Vs/4)이 충전되어 있다. 그리고 Y 전극에 제1단이 연결되어 있는 인덕터(Ly)의 제2단에 트랜지스터(Yr)의 소스가 연결되어 있고 트랜지스터(Yr)의 드레인은 커패시터(Cer)의 제1단에 연결되어 있다. 또한 인덕터(Ly)의 제2단에 트랜지스터(Yf)의 드레인이 연결되어 있고 트랜지스터(Yf)의 소스에 커패시터(Cer)의 제1단에 연결되어 있다. 트랜지스터(Yr)의 소스에 애노드가 연결되어 있는 다이오드(D2)의 캐소드가 인덕터(Ly)의 제2단에 연결되어 있으며, 트랜지스터(Yf)의 드레인에 캐소드가 연결되어 있는 다이오드(D3)의 애노드가 인덕터(Ly)의 제2단에 연결되어 있다. 다이오드(D2)는 트랜지스터(Yr)의 바디 다이오드로 인해 형성되는 전류 경로를 차단하고 Y 전극의 전압을 증가시키는 상승 경로를 설정하기 위한 것이고 다이오드(D3)는 트랜지스터(Yf)의 바디 다이오드로 인해 형성되는 전류 경로를 차단하고 Y 전극의 전압을 감소시키는 하강 경로를 설정하기 위한 것이다. 이때, 트랜지스터(Yr, Yf)가 바디 다이오드를 가지지 않는다면 다이오드(D2, D3)가 제거될 수도 있다. 그리고 인덕터(Ly), 다이오드(D2) 및 트랜지스터(Yr) 사이의 연결 순서는 바뀔 수 있으며, 인덕터(Ly), 다이오드(D3) 및 트랜지스터(Yf) 사이의 연결 순서도 바뀔 수 있다. 예를 들어, 인덕터(Ly)가 트랜지스터(Yr, Yf)의 접점과 전력 회수용 커패시터(Cer) 사이에 연결될 수도 있다. 또한 트랜지스터(Yr, Yf)의 접점에 하나의 인덕터(Ly)가 연결되는 것으로 도시하였지만, 트랜지스터(Yr)에 의해 형성되는 상승 경로 및 트랜지스터(Yf)에 의해 형성되는 하강 경로 상에 각각 인덕터가 연결될 수도 있다.
다음으로, 도 5의 유지 방전 구동 회로(410)의 동작에 대해서 도 6, 도 7a 내지 도 7f를 참조하여 상세하게 설명한다.
도 6은 도 4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410)의 신호 타이밍을 나타낸 도면이며, 도 7a 내지 도 7f는 각각 도 6의 신호 타이밍에 따른 도 5의 유지 방전 구동 회로(410)의 동작을 나타낸 도면이다. 먼저, 모드 1(M1)이 시작되기 전에 트랜지스터(Ys, Yg, Yr, Sch)가 턴오프되고 트랜지스터(Yf, Scl)가 턴온되어 있다고 가정한다.
도 6 및 도 7a를 보면, 모드 1(M1)에서 트랜지스터(Yg)가 턴온되고 트랜지스터(Yf)가 턴오프되어, 도 7a에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl), 커패시터(Cst), 트랜지스터(Yg) 및 전원(Vs/2)의 경로를 통하여 Y 전극에 -Vs/2 전압이 인가된다. 이때, 트랜지스터(Sch)의 소스 전압이 -Vs/2 전압이고 커패시터(Cst)에 의해 트랜지스터(Sch)의 드레인 전압이 0V가 되므로, Vs/2 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Sch)로 사용할 수 있다. 그리고 트랜지스터(Ys)의 드레인 전압이 Vs/2 전압이고 트랜지스터(Ys)의 소스 전압이 0V가 되므로, Vs/2 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Ys)로 사용할 수 있다. 또한 트랜지스터(Yr)의 소스 전압이 0V이고 트랜지스터(Yr)의 드레인 전압이 Vs/4 전압이며, 트랜지스터(Yf)의 드레인 전압이 0V이고 트랜지스터(Yf)의 소스 전압이 Vs/4 전압이므로, Vs/4 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yr, Yf)로 사용할 수 있다.
이어서, 모드 2(M2)에서 트랜지스터(Yr)가 턴온되고 트랜지스터(Yg)가 턴오프되어, 도 7b에 나타낸 바와 같이 접지단(0), 커패시터(Cer), 트랜지스터(Yr), 다이오드(D2), 인덕터(Ly), 커패시터(Cst), 트랜지스터(Scl)의 바디 다이오드 및 패널 커패시터(Cp)의 Y 전극의 경로로 공진이 발생한다. 이때, 두 커패시터(Cer, Cst)가 -Vs/4 전압을 공급하므로, 커패시터(Cer)에 충전된 에너지가 인덕터(L)를 통하여 Y 전극에 주입되어 Y 전극의 전압이 -Vs/2 전압에서 0V 전압까지 증가한다(②).
모드 3(M3)에서 트랜지스터(Sch)가 턴온되고 트랜지스터(Scl)가 턴오프되어, 도 7c에 나타낸 바와 같이 접지단(0), 커패시터(Cer), 트랜지스터(Yr), 다이오드(D2), 인덕터(Ly), 트랜지스터(Sch) 및 패널 커패시터(Cp)의 Y 전극의 경로로 공진이 발생한다. 그러면, 커패시터(Cer)에 충전된 에너지가 인덕터(L)를 통하여 Y 전극에 주입되어 Y 전극의 전압이 0V 전압에서 Vs/2 전압까지 증가한다(③).
다음, 모드 4(M4)에서 트랜지스터(Ys)가 턴온되고 트랜지스터(Yr)가 턴오프되어, 도 7d에 나타낸 바와 같이 전원(Vs), 트랜지스터(Ys), 트랜지스터(Sch) 및 패널 커패시터(Cp)의 Y 전극의 경로를 통하여 Y 전극에 Vs/2 전압이 인가된다(④). 이때, 트랜지스터(Scl)의 드레인 전압이 Vs/2 전압이고 커패시터(Cst)에 의해 트랜지스터(Scl)의 소스 전압이 0V가 되므로, Vs/2 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Scl)로 사용될 수 있다. 그리고 트랜지스터(Yg)의 드레인 전압이 Vs/2 전압이고 트랜지스터(Yg)의 드레인 전압이 0V가 되므로, Vs/2 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yg)로 사용할 수 있다. 또한 트랜지스터(Yr)의 소스 전압이 Vs/2 전압이고 트랜지스터(Yr)의 드레인 전압이 Vs/4 전압이며, 트랜지스터(Yf)의 드레인 전압이 Vs/2 전압이고 트랜지스터(Yf)의 소스 전압이 Vs/4 전압이므로, Vs/4 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yr, Yf)로 사용할 수 있다.
모드 5(M5)에서 트랜지스터(Yf)가 턴온되고 트랜지스터(Ys)가 턴오프되어, 도 7e에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl)의 바디 다이오드, 인덕터(Ly), 커패시터(Cst1), 다이오드(D3), 트랜지스터(Yf), 커패시터(Cer) 및 접지단(0)의 경로로 공진이 발생한다. 그러면, 패널 커패시터(Cp)에 저장된 에너지가 인덕터(L)를 통하여 커패시터(Cer)로 회수되면서, Y 전극의 전압이 Vs/2 전압에서 0V 전압까지 감소한다(⑤).
모드 6(M6)에서 트랜지스터(Scl)가 턴온되고 트랜지스터(Sch)가 턴오프되어, 도 7f에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl), 커패시터(Cst), 인덕터(Ly), 다이오드(D3), 트랜지스터(Yf), 커패시터(Cer) 및 접지단(0)의 경로로 공진이 발생한다. 이때도 두 커패시터(Cer, Cst)가 -Vs/4 전압을 공급하므로, 패널 커패시터(Cp)에 저장된 에너지가 인덕터(L)를 통하여 커패시터(Cer)로 회수되면서, Y 전극의 전압이 0V 전압에서 -Vs/2 전압까지 감소한다(⑥).
이와 같이, 유지 기간 동안 모드 1 내지 모드 6(M1∼M6)이 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 Y 전극에 Vs/2 전압과 -Vs/2 전압이 교대로 인가될 수 있다. 그리고 선택 회로(Scan IC)의 각 트랜지스터(Sch, Scl) 및 트랜지스터(Ys, Yg)는 Y 전극에 인가되는 전압의 1/2만큼의 전압 즉, Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다. 또한 트랜지스터(Yr, Yf)는 Y 전극에 인가되는 전압의 1/4만큼의 전압 즉, Vs/4 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다.
이상, 도 7a 내지 도 7f를 통해 본 발명의 제2 실시 예에 따른 구동 파형을 생성하는 것을 설명하였지만, 도 5의 회로로 본 발명의 제1 및 제3 실시 예에 따른 구동 파형을 생성할 수도 있다.
구체적으로, 도 5의 회로에서 트랜지스터(Ys)의 드레인을 Vs 전압을 공급하는 전원(Vs/2)에 연결하고, 트랜지스터(Yg)의 소스를 Vs/2 전압을 공급하는 전원(Vs/2)에 연결하면, 도 7a 내지 도 7f에 도시된 경로와 동일한 경로를 통하여 Y 전극에 Vs 전압과 0V 전압을 교대로 가지는 유지 방전 펄스를 인가할 수 있다. 이때, X 전극에 연결된 유지 방전 구동 회로는 도 5의 유지 방전 구동 회로와 동일한 구조를 가지며, X 전극에 Vs 전압과 0V 전압을 교대로 가지는 유지 방전 펄스를 Y 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가할 수 있다.
그리고 도 5의 회로에서 트랜지스터(Ys)의 드레인을 Vs 전압을 공급하는 전원(Vs/2)에 연결하면, 도 7a 내지 도 7f에 도시된 경로와 동일한 경로를 통하여 Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스를 인가할 수 있다. 이때, X 전극에는 0V 전압이 인가된다.
일반적으로 리셋 기간에서 점진적으로 증가하는 전압 파형과 점진적으로 감소하는 전압 파형을 이용하여 방전 셀을 초기화하고 있다. 그런데 도 5의 구동 회로에서는 선택 회로(Scan IC)가 유지 방전 펄스를 인가하기 위한 스위치로 사용되기 때문에, 리셋 기간에서 점진적으로 증가하는 전압 파형 및 점진적으로 감소하는 전압 파형을 생성하기 위한 회로 소자를 구성하기가 힘들다. 따라서, 본 발명의 실시 예에서는 도 8에 나타낸 바와 같이 X 전극의 전압을 점진적으로 증가시키는 트랜지스터(Xrr) 및 X 전극의 전압을 점진적으로 감소시키는 트랜지스터(Xfr)를 X 전극과 연결되어 있는 구동 회로(510)에 포함하여 리셋 기간을 구동시킬 수 있다.
도 8은 X 전극에 연결되어 있는 구동 회로(510)를 나타낸 도면이다.
도 8에 나타낸 바와 같이, 구동 회로(510)는 리셋 구동 회로(511), 어드레스 구동 회로(512) 및 유지 방전 구동 회로(513)를 포함한다.
리셋 구동 회로(511)는 트랜지스터(Xrr, Xfr, Xpp, Xnp), 커패시터(Cset), 다이오드(D4, D5)를 포함한다. Vset 전압을 공급하는 전원(Vset)에 트랜지스터(Xrr)의 드레인이 연결되어 있고 트랜지스터(Xrr)의 소스가 X 전극에 연결되어 있다. 트랜지스터(Xrr)의 소스에 드레인이 연결된 트랜지스터(Xnp)의 소스가 X 전극에 연결되어 있으며, 트랜지스터(Xrr)의 소스에 드레인이 연결된 트랜지스터(Xpp)의 소스가 노드(N)에 연결되어 있다. 트랜지스터(Xpp)의 소스에 제1단이 연결되어 있는 커패시터(Cset)의 제2단이 트랜지스터(Xrr)의 드레인에 연결되어 있으며 이 커패시터(Cset)는 트랜지스터(Xg)가 턴온될 때 Vset 전압으로 충전된다. 또한 트랜지스터(Xrr)의 바디 다이오드로 인한 전류를 차단하기 위해 트랜지스터(Xrr)의 바디 다이오드와 반대 방향으로 다이오드(D4)가 연결되어 있다. 그리고 Vnf 전압을 공급하는 전원(Vnf)에 트랜지스터(Xfr)의 소스가 연결되어 있고 트랜지스터(Xfr)의 드레인이 X 전극에 연결되어 있다. 이때, 트랜지스터(Xfr)의 바디 다이오드로 인한 전류를 차단하기 위해 트랜지스터(Xfr)의 바디 다이오드와 반대 방향으로 다이오드(D5)가 연결되어 있다.
어드레스 구동 회로(412)는 트랜지스터(Xb)를 포함한다. 트랜지스터(Xb)는 Vb 전압을 공급하는 전원(Vb)과 X 전극 사이에 연결되어 있으며, 트랜지스터(Xb)는 두 개의 트랜지스터가 백투백(back-to-back) 형태로 형성되어 있다. 이때, 트랜지 스터(Xb)는 한 개의 트랜지스터로 형성될 수 있다. 그리고 유지 방전 구동 회로(513)는 노드(N)에 연결되어 있으며, 도 5의 유지 방전 구동 회로(410)와 유사하다. 단, X 전극에 연결되어 있는 구동 회로(510)에는 선택 회로(Scan IC)가 없다. 따라서, 노드(N)에 소스가 연결되어 있는 트랜지스터(Xh)와 노드(N)에 드레인이 연결되어 있는 트랜지스터(Xl)가 Y 전극에 연결되어 있는 유지 방전 구동 회로(410)에서 선택 회로(Scan IC)의 두 트랜지스터(Sch, Scl)에 각각 대응한다.
한편, 도 8에서 유지 방전 구동 회로(513)를 도 5에 도시된 유지 방전 구동 회로(410)와 유사하게 도시하였지만, 도 4의 구동 파형을 생성해야 할 경우에는 리셋 기간의 동작을 위해 트랜지스터(Xs, Xg)만 있으면 된다.
다음으로, 도 8의 구동 회로(510)로부터 X 전극에 리셋 파형이 인가되는 과정을 도 9 및 도 10을 참조하여 설명한다.
도 9는 본 발명의 제4 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이며, 도 10은 도 9에 도시된 리셋 기간의 파형을 생성하기 위한 구동 회로(510)의 동작을 나타낸 도면이다. 먼저, 리셋 기간의 하강 기간이 동작하기 전에 트랜지스터(Xg, Xpp, Xpn)이 턴온되어 X 전극에 0V 전압이 인가되어 있는 것으로 가정한다.
도 9 및 도 10에 나타낸 바와 같이, 리셋 기간의 하강 기간에서 트랜지스터(Xfr)가 턴온되어, 패널 커패시터(Cp)의 X 전극, 다이오드(D5), 트랜지스터(Xfr) 및 전원(Vnf)의 경로를 통하여 X 전극의 전압을 Vnf 전압까지 점진적으로 감소시킨다(①). 이때, 도 7d에 도시된 경로를 통하여 Y 전극에 Vs/2 전압이 인가된다(④).
리셋 기간의 상승 기간에서 트랜지스터(Xg, Xh, Xpp, Xnp)가 턴온되고 트랜지스터(Xfr)가 턴오프되어, 접지단(0), 트랜지스터(Xg), 트랜지스터(Xh, Xpp, Xnp) 및 패널 커패시터(Cp)의 X 전극의 경로를 통하여 X 전극에 0V 전압이 인가된다(②). 이어서, 트랜지스터(Xrr)가 턴온되고 트랜지스터(Xpp)가 턴오프되어, 접지단(0), 트랜지스터(Xg, Xl), 커패시터(Cset), 트랜지스터(Xrr, Xpn) 및 패널 커패시터(Cp)의 X 전극의 경로를 통하여 X 전극의 전압을 Vset 전압까지 점진적으로 증가시킨다(③). 이때, 도 7a에 도시된 경로를 통하여 Y 전극에 -Vs/2 전압이 인가될 수 있다(①).
어드레스 기간에서 트랜지스터(Xb)가 턴온되고 트랜지스터(Xs, Xh, Xrr)가 턴오프되어, 전원(Vb), 트랜지스터(Xb, Xpn) 및 패널 커패시터(Cp)의 X 전극의 경로를 통하여 X 전극에 Vb 전압이 인가된다(④). 이때, 도 7a에 도시된 경로를 통하여 켜질 셀의 Y 전극에 VscL(=-Vs/2) 전압을 인가하며(①), 접지단(0), 트랜지스터(Yg, Sch) 및 패널 커패시터(Cp)의 Y 전극의 경로를 통하여 켜지지 않을 셀의 Y 전극에 VscH(=0V) 전압을 인가할 수 있다.
유지 기간에서의 동작은 도 7a 내지 도 7f에서 설명한 바와 동일한 경로를 통하여 X 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스를 Y 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가될 수 있다.
그리고 리셋 기간 및 어드레스 기간에서 Y 전극에 인가되는 전압은 도 5에 도시된 유지 방전 구동 회로(410)를 이용하여 구현할 수 있다.
한편, 도 9의 구동 파형과 다른 형태의 플라즈마 표시 장치의 구동 파형에 대해 도 11 및 도 12를 참조하여 상세하게 설명한다.
도 11 및 도 12는 각각 본 발명의 제5 및 제6 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.
도 11에 나타낸 바와 같이, 켜질 셀의 Y 전극에 VscH(=Vs/2) 전압을 인가하고 켜지지 않을 셀의 Y 전극에 VscL(=0V) 전압을 인가할 수 있다. 이 경우에는 도 9에서 Y 전극과 X 전극에 인가된 전압의 극성을 변경한 파형과 동일하다. 그러면, Y 전극과 X 전극의 전압 차의 크기는 도 9와 동일하고 극성은 반대로 된다.
또한 도 12에 나타낸 바와 같이, 본 발명의 제6 실시 예에 따른 구동 파형은 리셋 기간과 어드레스 기간에서 도 9에 도시된 Y 전극과 X 전극을 Vs/2 전압만큼 낮춘 파형과 동일하다. Y 전극과 X 전극을 동시에 Vs/2 전압만큼 낮췄으므로, Y 전극과 X 전극의 전압 차는 도 9와 동일해진다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, 유지 방전 구동 회로에서 낮은 내압의 트랜지스터를 사용할 수 있다.

Claims (19)

  1. 복수의 제1 전극,
    상기 복수의 제1 전극과 함께 표시 동작을 수행하는 복수의 제2 전극,
    제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터의 제1단이 각각 복수의 제1 전극에 연결되어 있으며, 어드레스 기간 동안 상기 제2 트랜지스터를 통하여 상기 복수의 제1 전극에 순차적으로 주사 전압을 인가하는 주사 집적 회로,
    제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제3 트랜지스터,
    상기 제1 트랜지스터의 제2단에 제1단이 연결되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제4 트랜지스터,
    제1단이 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점에 연결되어 있는 제1 커패시터,
    상기 제2 전원과 상기 커패시터의 제2단 사이에 연결되어 있으며, 상기 제1 트랜지스터의 턴온 시에 상기 커패시터를 충전하기 위한 충전 경로,
    상기 제1 전압과 상기 제2 전압 사이의 제3 전압을 공급하는 제3 전원과 상기 제3 및 제4 트랜지스터의 접점 사이에 연결되어 상기 복수의 제1 전극의 전압을 상승시키기 위한 제1 상승 경로,
    상기 제3 전원과 상기 제3 및 제4 트랜지스터의 접점 사이에 연결되어 상기 복수의 제1 전극의 전압을 하강시키기 위한 제1 하강 경로, 그리고
    상기 복수의 제2 전극에 연결되어 있으며, 리셋 기간 동안 상기 복수의 제2 전극의 전압을 점진적으로 변경하는 리셋 구동 회로를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 리셋 구동 회로는,
    상기 복수의 제2 전극과 제4 전압을 공급하는 제4 전원에 연결되어 상기 복수의 제2 전극의 전압이 점진적으로 증가하도록 동작하는 제5 트랜지스터, 그리고
    상기 복수의 제2 전극과 제5 전압을 공급하는 제5 전원에 연결되어 상기 복수의 제2 전극의 전압이 점진적으로 감소하도록 동작하는 제6 트랜지스터를 포함하는 플라즈마 표시 장치.
  3. 제2항에 있어서,
    상기 충전 경로는 상기 제2 전원에 캐소드가 연결되고 상기 커패시터의 제2단에 애노드가 연결되어 있는 제1 다이오드를 포함하는 플라즈마 표시 장치.
  4. 제3항에 있어서,
    상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점에 제1단이 연결되어 있는 인덕터를 더 포함하며,
    상기 제1 상승 경로는 상기 제3 전원과 상기 인덕터의 제2단 사이에 직렬로 연결되어 있는 제7 트랜지스터 및 제2 다이오드를 포함하며,
    상기 제1 하강 경로는 상기 제3 전원과 상기 인덕터의 제2단 사이에 직렬로 연결되어 있는 제8 트랜지스터 및 제3 다이오드를 포함하는 플라즈마 표시 장치.
  5. 제3항에 있어서,
    상기 제1 상승 경로는 상기 제3 전원과 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점 사이에 직렬로 연결되어 있는 제1 인덕터, 제7 트랜지스터 및 제2 다이오드를 포함하며,
    상기 제1 하강 경로는 상기 제3 전원과 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점 사이에 직렬로 연결되어 있는 제2 인덕터, 제8 트랜지스터 및 제3 다이오드를 포함하는 플라즈마 표시 장치.
  6. 제4항 또는 제5항에 있어서,
    유지 기간에서,
    상기 제2 및 제4 트랜지스터가 턴온되어 상기 제2 전압과 상기 제1 커패시터에 충전되어 있는 전압의 차에 해당하는 전압이 인가된 상태에서,
    상기 제7 트랜지스터가 턴온되고 상기 제4 트랜지스터가 턴오프되어 상기 제1 전극의 전압이 증가된 후,
    상기 제1 트랜지스터가 턴온되고 상기 제2 트랜지스터가 턴오프되어 상기 제1 전극의 전압이 더 증가되고,
    상기 제3 트랜지스터가 턴온되어 상기 제1 전극에 상기 제1 전압이 인가되는 플라즈마 표시 장치.
  7. 제4항 또는 제5항에 있어서,
    유지 기간에서,
    상기 제1 및 제3 트랜지스터가 턴온되어 상기 제1 전극에 상기 제1 전압이 인가된 상태에서,
    상기 제8 트랜지스터가 턴온되고 상기 제3 트랜지스터가 턴오프되어 상기 제1 전극의 전압이 감소된 후,
    상기 제2 트랜지스터가 턴온되고 제1 트랜지스터가 턴오프되어 상기 제1 전극의 전압이 더 감소되고,
    상기 제4 트랜지스터가 턴온되고 상기 제8 트랜지스터가 턴오프되어 상기 제1 전극에 상기 제2 전압과 상기 제1 커패시터에 충전되어 있는 전압의 차에 해당하는 전압이 인가되는 플라즈마 표시 장치.
  8. 제2항에 있어서,
    상기 복수의 제2 전극에 제1단이 연결되고 상기 제1 전원에 제2단이 연결되어 있는 제7 트랜지스터,
    제1단이 상기 제7 트랜지스터의 제1단에 연결되고 제2단이 상기 제2 전원에 연결되어 있는 제8 트랜지스터,
    제1단이 상기 제7 트랜지스터와 상기 제8 트랜지스터의 접점에 연결되어 있는 제2 커패시터,
    상기 복수의 제2 전극과 상기 제2 커패시터의 제2단 사이에 연결되어 있는 제9 트랜지스터,
    상기 복수의 제2 전극과 상기 제2 커패시터의 제1단 사이에 연결되어 있는 제10 트랜지스터,
    상기 제1 전원과 상기 제2 커패시터의 제2단 사이에 연결되어 있으며, 상기 제8 트랜지스터의 턴온 시에 상기 제2 커패시터를 충전하기 위한 충전 경로,
    상기 제3 전원과 상기 제7 및 제8 트랜지스터의 접점 사이에 연결되어 상기 복수의 제2 전극의 전압을 상승시키기 위한 제2 상승 경로, 그리고
    상기 제3 전원과 상기 제7 및 제8 트랜지스터의 접점 사이에 연결되어 상기 복수의 제2 전극의 전압을 하강시키기 위한 제2 하강 경로를 더 포함하는 플라즈마 표시 장치.
  9. 제4항 또는 제5항에 있어서,
    상기 제1 전압은 양의 전압이며, 상기 제2 전압은 접지 전압인 플라즈마 표시 장치.
  10. 제4항 또는 제5항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 양의 전압이며, 상기 제1 전압이 상기 제 2 전압보다 큰 전압인 플라즈마 표시 장치.
  11. 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,
    리셋 기간에서 상기 제1 전극에 제1 전압을 인가한 상태에서 상기 제2 전극의 전압을 점진적으로 변경시키는 단계,
    어드레스 기간에서 상기 복수의 제1 전극에 순차적으로 주사 펄스를 인가하는 단계,
    유지 기간에서,
    제2 전압을 공급하는 제1 전원과 제3 전압을 충전하고 있는 제1 커패시터를 통하여 상기 제1 전극에 제4 전압을 인가하는 단계,
    상기 제1 커패시터, 상기 제2 전압보다 높은 제5 전압을 공급하는 제2 전원 및 제1 인덕터를 포함하는 제1 공진 경로를 통하여 상기 제1 전극의 전압을 증가시키는 단계,
    상기 제2 전원 및 상기 제1 공진 경로를 통하여 상기 제1 전극의 전압을 더 증가시키는 단계,
    상기 제5 전압보다 높은 제6 전압을 공급하는 제3 전원을 통하여 상기 제1 전극에 상기 제6 전압을 인가하는 단계,
    제2 인덕터를 포함하는 제2 공진 경로 및 상기 제2 전원을 통하여 상기 제1 전극의 전압을 감소시키는 단계, 그리고
    상기 제1 커패시터, 상기 제2 공진 경로 및 상기 제2 전원을 통하여 상기 제1 전극의 전압을 더 감소시키는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  12. 제11항에 있어서,
    상기 제1 전극에 상기 제6 전압을 인가하는 단계는,
    상기 제3 전원을 통하여 상기 제1 커패시터에 상기 제3 전압을 충전하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  13. 제12항에 있어서,
    상기 제1 공진 경로는 상기 제3 전원과 상기 제1 인덕터 사이에 직렬로 연결되어 있는 제1 트랜지스터 및 제1 다이오드를 더 포함하며,
    상기 제2 공진 경로는 상기 제3 전원과 상기 제2 인덕터 사이에 직렬로 연결되어 있는 제2 트랜지스터 및 제2 다이오드를 더 포함하는 플라즈마 표시 장치의 구동 방법.
  14. 제12항에 있어서,
    상기 유지 기간에서,
    제7 전압을 공급하는 제4 전원과 제8 전압을 충전하고 있는 제2 커패시터를 통하여 상기 제2 전극에 제9 전압을 인가하는 단계,
    상기 제2 커패시터, 상기 제7 전압보다 높은 제10 전압을 공급하는 제5 전원 및 제3 인덕터를 포함하는 제3 공진 경로를 통하여 상기 제2 전극의 전압을 증가시키는 단계,
    상기 제5 전원 및 상기 제2 공진 경로를 통하여 상기 제1 전극의 전압을 더 증가시키는 단계,
    상기 제10 전압보다 높은 제11 전압을 공급하는 제6 전원을 통하여 상기 제2 전극에 상기 제11 전압을 인가하는 단계,
    제4 인덕터를 포함하는 제4 공진 경로 및 상기 제5 전원을 통하여 상기 제2 전극의 전압을 감소시키는 단계, 그리고
    상기 제2 커패시터, 상기 제4 공진 경로 및 상기 제5 전원을 통하여 상기 제2 전극의 전압을 더 감소시키는 단계를 플라즈마 표시 장치의 구동 방법.
  15. 제14항에 있어서,
    상기 유지 기간에서,
    상기 제1 전극에 상기 제4 전압이 인가되는 동안 상기 제2 전극에 상기 제11 전압이 인가되며, 상기 제1 전극에 상기 제6 전압이 인가되는 동안 상기 제2 전극에 상기 제9 전압이 인가되는 플라즈마 표시 장치의 구동 방법.
  16. 제15항에 있어서,
    상기 제2 전압과 상기 제9 전압은 동일한 전압이며, 상기 제6 전압과 상기 제11 전압은 동일한 전압인 플라즈마 표시 장치의 구동 방법.
  17. 제12항에 있어서,
    상기 제1 인덕터 및 상기 제2 인덕터는 동일한 인덕터인 플라즈마 표시 장치의 구동 방법.
  18. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 리셋 기간에서 상기 제2 전극의 전압을 점진적으로 감소시키는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  19. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 리셋 기간에서 상기 제2 전극의 전압을 점진적으로 증가시키는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
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