KR100778455B1 - 플라즈마 표시 장치 및 그 구동 장치 - Google Patents

플라즈마 표시 장치 및 그 구동 장치 Download PDF

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Abstract

플라즈마 표시 장치 및 그 구동 장치에서, 주사 전극에 음의 전압이 인가되는 동안, 음의 전압보다 높은 전압 레벨의 전압을 공급하는 전원으로 전류가 흐르는 것을 방지하기 위하여, 메인 스위치가 구성된다.
이때, 유지 기간에서의 전력 회수 및 접지 전압을 인가하기 위하여 형성되는 전류 경로에서만 메인 스위치가 포함된다. 이와 같이 하면, 메인 스위치를 통과하는 전류량이 낮아져서 발열이 감소하므로, 메인 스위치의 파손 또는 손상을 방지할 수 있다. 또한 유지 기간에서의 유지 전압 또는 리셋 기간에서의 리셋 상승 파형 인가시에 발생하는 전류 경로에 메인 스위치가 포함되지 않으므로, 구동 파형의 왜곡을 방지할 수 있다.
플라즈마 표시 장치, PDP, 주사 전극, 메인 스위치, main path

Description

플라즈마 표시 장치 및 그 구동 장치{PLASMA DISPLAY DEVICE AND DRIVING APPARATUS THEREOF}
도 1은 일반적인 플라즈마 표시 장치의 구동 회로에서 주사 전극 구동부를 나타낸 것이다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 개념도를 나타낸 것이다.
도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 주사 전극 구동부(400)를 나타낸 것이다.
도 5는 본 발명의 실시예에 따른 도 4의 주사 전극 구동부(400)에서 리셋 기간에서의 각 트랜지스터의 타이밍도를 나타낸 것이다.
도 6은 본 발명의 실시예에 따른 도 4의 주사 전극 구동부(400)에서 리셋 기간 중 상승 기간에서의 구동 동작을 나타낸 것이다.
도 7은 본 발명의 실시예에 따른 도 4의 주사 전극 구동부(400)에서 리셋 기간 중 하강 기간에서의 구동 동작을 나타낸 것이다.
도 8은 본 발명의 실시예에 따른 도 4의 주사 전극 구동부(400)에서 유지 기간에서의 구동 동작을 나타낸 것이다.
본 발명은 플라즈마 표시 장치 및 그 구동 장치에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치이다. 플라즈마 표시 장치의 표시 패널에는 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀(이하 "셀"이라 함)이 매트릭스(matrix)형태로 배열되어 있다.
이러한 플라즈마 표시 장치는 한 프레임을 각각의 계조 가중치를 갖는 복수의 서브필드로 분할하여 구동한다. 이때, 셀의 휘도는 복수의 서브필드 중 해당하는 셀이 발광하는 서브필드의 가중치를 합한 값에 의해 결정된다.
또한 각각의 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다. 리셋기간은 방전 셀의 상태를 초기화시키는 기간이며, 어드레스 기간은 방전 셀 중 발광 셀과 비발광 셀을 선택하기 위해 어드레싱 동작을 수행하는 기간이다. 유지기간은 어드레스 기간에서 발광 셀 상태로 설정된 셀을 해당 서브필드의 가중치에 해당하는 기간동안 유지방전시켜 화상을 표시하는 기간이다.
일반적으로 플라즈마 표시 장치의 표시 패널은, 복수의 주사 전극, 복수의 유지 전극이 같은 방향으로 배열되고, 주사 전극과 유지 전극에 교차하는 방향으로 복수의 어드레스 전극이 배열되어 있으며, 주사 전극, 유지 전극 및 어드레스 전극이 교차하는 부분에 셀이 형성된다. 플라즈마 표시 장치는 주사 전극, 유지 전극 및 어드레스 전극에 각각 연결되는 주사 전극 구동부, 유지 전극 구동부 및 어드레스 전극 구동부를 포함한다.
주사 전극 구동부는 리셋 기간에서 주사 전극에 리셋 최고 전압까지 점진적으로 상승하는 전압 파형을 인가한 후, 리셋 최저 전압까지 점진적으로 하강하는 파형을 인가한다. 그리고 어드레스 기간에서 복수의 주사 전극에 순차적으로 음의 전압레벨을 갖는 주사 전압을 순차적으로 인가하고, 유지 기간에서 주사 전극에 유지 전압과 기준전압의 유지 방전 펄스를 유지 전극에 인가되는 유지 방전 펄스와는 반대 위상으로 인가한다.
도 1은 일반적인 플라즈마 표시 장치의 구동 회로에서 주사 전극 구동부를 나타낸 것이다.
도 1에 도시한 바와 같이, 주사 전극 구동부는 선택회로, 다이오드(DscH), 커패시터(CscH), 트랜지스터(YscL), 트랜지스터(Ynp), 트랜지스터(Yrr), 트랜지스터(Yfr), 트랜지스터(Ys), 트랜지스터(Yg) 및 전력 회수부(②)를 포함한다.
트랜지스터(Ys)는 유지 전압을 공급하는 Vs 전원에 드레인이 연결되고, 유지 기간에서 턴온하면, Vs 전원, 트랜지스터(Ys), 트랜지스터(Ynp), 선택회로(①)의 트랜지스터(Scl) 및 주사 전극으로 형성되는 전류 경로를 통해, 주사 전극에 유지 전압이 인가된다
트랜지스터(Yg)는 기준 전압을 공급하는 GND 전원에 소스가 연결되고, 유지 기간에서 턴온하면, 주사 전극, 선택회로(①)의 트랜지스터(Scl), 트랜지스터(Ynp), 트랜지스터(Yg) 및 GND 전원으로 형성되는 전류 경로를 통해, 주사 전극 에 기준 전압이 인가된다.
일반적으로 리셋 최고 전압은 상승 시작 전압과 상승 전압의 합으로 설정된다. 여기서 상승 시작 전압은 커패시터(CscH)에 충전되는 주사 전압과 비주사 전압의 전압차로 설정될 수 있다.
트랜지스터(Yrr)는 상승 전압을 공급하는 Vset 전원에 드레인이 연결되고, 리셋 기간의 상승 기간에서 턴온하면, Vset 전원, 트랜지스터(Yrr), 트랜지스터(Ynp), 커패시터(CscH), 선택회로(①)의 트랜지스터(Sch) 및 주사 전극으로 형성되는 전류 경로를 통해 주사 전극의 전압을 상승시킨다. 이때, 트랜지스터(Yrr)은 턴온과 턴오프를 반복하여, 주사 전극의 전압을 상승 시작 전압부터 리셋 최고 전압까지 점진적으로 상승시킨다.
도 1에서 상세히 도시하지 않았으나, 전력 회수부(②)는, 전력 회수용 인덕터 및 Vs 전압과 0V 전압 사이의 전압을 충전하고 있는 전력회수용 커패시터를 포함하여, 주사 전극과 유지 전극에 의해 발생하는 용량성 성분인 패널 커패시터, 전력 회수용 인덕터 및 전력 회수용 커패시터에 의한 LC 공진 전류를 발생시켜서, 주사 전극의 전압을 상승시키거나 또는 하강시킨다. 이때, 전력 회수부(②)의 동작 중에 발생하는 LC 공진 전류는 트랜지스터(Ynp)를 통과한다.
이상과 같이, 일반적인 주사 전극 구동부에서는, 유지 전압의 인가, 기준 전압의 인가 및 점진적으로 상승하는 전압 파형을 인가하기 위한 전류 및 전력 회수부(②)에 의한 LC 공진 전류의 전류 경로는 트랜지스터(Ynp)를 포함한다.
이에 따라 트랜지스터(Ynp)를 통과하는 전류량이 많아서, 트랜지스터(Ynp)에 서 높은 열이 발생하게 되므로, 소자의 손상 또는 파손이 발생될 수 있다. 또한 주사 전극에 유지 전압 또는 점진적으로 상승하는 전압 파형을 인가하기 위해 발생시키는 전류 경로에 트랜지스터(Ynp)가 포함되어, 전압 파형의 왜곡이 발생될 수 있다.
본 발명은 종래 기술의 문제점을 해결하기 위한 것으로 구동 회로의 신뢰성을 향상시킬 수 있는 플라즈마 표시 장치 및 그 구동 장치를 제공하는 것을 그 기술적 과제로 한다.
본 발명의 한 특징에 따르면, 플라즈마 표시 장치는 복수의 전극을 포함하는 플라즈마 표시 패널 및 상기 복수의 전극에 구동 전압을 인가하는 구동부를 포함한다. 여기서 상기 구동부는, 유지 기간에서 상기 복수의 전극에 인가되는 제1 전압을 공급하는 제1 전원에 제1단이 연결되는 제1 트랜지스터, 상기 유지 기간에서 상기 복수의 전극에 인가되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제1단이 연결되는 제2 트랜지스터, 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제1단이 연결되는 제3 트랜지스터 및 상기 제1 트랜지스터의 제2단과 상기 제3 트랜지스터의 제2단의 접점에 제1단이 연결되고, 상기 제2 트랜지스터의 제2단에 제2단이 연결되며, 상기 복수의 전극에 상기 제2 전압보다 낮은 전압이 인가되는 동안 턴오프 동작하는 제4 트랜지스터를 포함한다.
그리고 상기 구동부는, 제4 전압을 공급하는 제4 전원에 제1단이 연결되고, 상기 제4 트랜지스터의 제1단에 제2단이 연결되며, 리셋 기간 중 제1 기간에서 상기 제4 트랜지스터의 제1단의 전압이 상기 제3 전압까지 점진적으로 상승되도록 동작하는 제5 트랜지스터를 더 포함한다. 이때 상기 제4 전압은 상기 제1 전압과 동일한 전압레벨일 수 있다. 또한 상기 제5 트랜지스터가 턴온되면, 상기 제4 전원, 제5 트랜지스터 및 복수의 전극으로 전류 경로가 형성된다.
상기 구동부는, 상기 제4 트랜지스터의 제1단에 캐소드가 연결되는 제너 다이오드 및 상기 제너 다이오드의 애노드에 제1단이 연결되고, 상기 제3 전원에 제2단이 연결되며, 상기 리셋 기간 중 제2 기간에서 상기 제4 트랜지스터의 제1단의 전압이 상기 제3 전압보다 높은 제5 전압까지 점진적으로 하강되도록 동작하는 제6 트랜지스터를 더 포함한다. 여기서 상기 제5 전압은 상기 제3 전압보다 상기 제너 다이오드의 항복 전압만큼 높은 전압이며, 상기 제6 트랜지스터가 턴온되면, 상기 제3 전원, 제6 트랜지스터, 제너 다이오드 및 복수의 전극으로 전류 경로가 형성된다.
그리고 상기 제1 트랜지스터가 턴온되면, 상기 제1 전원, 제1 트랜지스터 및 복수의 전극으로 전류 경로가 형성되며, 상기 제2 트랜지스터 및 제4 트랜지스터를 턴온되면, 상기 제2 전원, 제2 트랜지스터, 제4 트랜지스터 및 복수의 전극으로 전류 경로가 형성된다.
또한 상기 제2 트랜지스터는 드레인에 캐소드가 연결되고 소스에 애노드가 연결되는 바디 다이오드를 포함한다.
그리고 본 발명의 다른 특징에 따르면, 복수의 전극을 포함하는 플라즈마 표 시 장치를 구동하는 장치는, 유지 기간에서 상기 복수의 전극에 인가되는 제1 전압을 공급하는 제1 전원에 제1단이 연결되는 제1 트랜지스터, 제2 전압을 공급하는 제2 전원에 제1단이 연결되고, 리셋 기간 중 제1 기간에서 제2단의 전압이 상기 제2 전압까지 점진적으로 상승하도록 동작하는 제2 트랜지스터, 유지 기간에서 상기 복수의 전극에 인가되고 상기 제1 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제1단이 연결되는 제3 트랜지스터 및 상기 제1 트랜지스터의 제2단 및 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 상기 제3 트랜지스터의 제2단에 제2단이 연결되며, 상기 복수의 전극에 상기 제3 전압보다 낮은 전압이 인가되는 동안 턴오프되는 제4 트랜지스터를 포함한다.
여기서 상기 제4 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 동작중에 턴오프된다.
그리고 상기 제3 트랜지스터 및 제4 트랜지스터를 턴온하여 상기 제3 전원, 제3 트랜지스터, 제4 트랜지스터 및 복수의 전극으로 전류 경로를 발생시켜, 상기 복수의 전극에 상기 제2 전압을 인가시킨다.
또한 상기 본 발명의 다른 특징에 따른 플라즈마 표시 장치의 구동 장치는 상기 제3 전압보다 낮은 제4 전압을 공급하는 제4 전원에 제1단이 연결되고, 상기 제4 트랜지스터의 제1단에 제2단이 연결되는 제5 트랜지스터, 상기 제4 트랜지스터의 제1단에 캐소드가 연결되는 제너 다이오드, 상기 제너 다이오드의 애노드에 제1단이 연결되고, 상기 제4 전원에 제2단이 연결되며, 상기 리셋 기간 중 제2 기간에서 상기 제4 트랜지스터의 제1단의 전압이 상기 제4 전압보다 높은 제5 전압까지 점진적으로 하강하도록 동작한다. 여기서 상기 제5 전압은 상기 제4 전압과 상기 제너 다이오드의 항복 전압의 합에 해당한다.
그리고 상기 제3 트랜지스터는 드레인에 캐소드가 연결되고, 소스에 애노드가 연결되는 바디 다이오드를 포함하며, 상기 제2 전압은 상기 제1 전압과 동일한 전압 레벨이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 개념도를 나타낸 것이다.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다. 플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(A1-Am)(이하 "A 전극"이라 함), 그리고 행 방향으로 뻗어 있는 복수의 유지 전극(X1-Xn) (이하 "X 전극"이라 함) 및 복수의 주사 전극(Y1-Yn) (이하 "Y 전극"이라 함)을 포함한다. 복수의 Y 전극(Y1-Yn) 및 X 전극(X1-Xn)은 서로 쌍을 이루며 배열되어 있다. 그리고 인접하는 Y 전극(Y1-Yn)과 X 전극(X1-Xn) 및 A 전극(A1-Am)이 교차하는 곳에 방전 셀(12)이 형성된다.
제어부(200)는 외부로부터 영상신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 하나의 프레임을 각각의 가중치를 가지는 복수의 서브필드로 분할하여 구동한다.
어드레스 전극 구동부(300)는 제어부(200)로부터 어드레스 전극 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 신호를 각 A 전극(A1-Am)에 인가한다. 주사 전극 구동부(400)는 제어부(200)로부터 주사 전극 구동 제어 신호를 수신하여 Y 전극(Y1-Yn)에 구동 전압을 인가하고, 유지 전극 구동부(500)는 제어부(200)로부터 유지 전극 구동 제어 신호를 수신하여 X 전극(X1-Xn)에 구동 전압을 인가한다.
다음, 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 알아본다. 아래에서는 편의상 하나의 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다.
도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸도면이다.
도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸도면이다.
도 3에 나타낸 바와 같이, 리셋 기간의 상승 기간에서는, A 전극 및 X 전극에 기준 전압(도 3에서는, "0V"로 도시하고, 이하 "0V 전압"이라 함)을 인가한 상태에서 Y 전극에 소정의 전압(도 3에서 'dVscH'으로 도시하고, 이하에서 '상승시작전압'이라 함)에서 리셋최고전압(도 3에서, '(dVscH+Vset)'으로 도시함)까지 점진적으로 상승하는 전압 파형(이하, "리셋 상승 파형"이라 함)을 인가한다. 여기서 상승 시작 전압으로 이용되는 dVscH 전압은 비주사 전압과 주사 전압 사이의 전압차이다.
이와 같이 Y 전극에 리셋 상승 파형을 인가하는 동안, Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어난다. 이에 따라 Y 전극에 인가하는 리셋 상승 파형에 의해 발생하는 약 방전에 의해, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다.
리셋 기간의 하강 기간에서는, A 전극과 X 전극에 각각 0V 전압과 바이어스 전압(도 3에서, 'Ve'으로 도시하고, 이하, 'Ve 전압'이라 함)을 인가한 상태에서, Y 전극에 소정의 전압(도 3에서, 'dVscH'으로 도시하고, 이하, '하강 시작 전압'이라 함)에서 리셋최저전압(도 3에서, 'Vnf'으로 도시함)까지 점진적으로 하강하는 전압 파형(이하, "리셋 하강 파형"이라 함)을 인가한다. 이와 같이 Y 전극에 리셋 하강 파형을 인가하는 동안, Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거된다.
일반적으로 리셋최저전압과 바이어스 전압 사이의 전압차(Vnf-Ve)는 Y 전극과 X 전극 사이의 방전 개시 전압(Vfxy) 근처로 설정된다. 이때 Y 전극과 X 전극 사이의 방전 개시 전압(Vfxy)은, Y 전극과 X 전극 사이의 벽 전압이 0V라고 가정한 상태에서, X 전극과 Y 전극 사이에서 방전이 발생되기 시작하는 전압을 의미한다. 이와 같이 리셋최저전압과 바이어스 전압 사이의 전압차(Vnf-Ve)을 Y 전극과 X 전극 사이의 방전 개시 전압(Vfxy) 근처로 설정하면, Y 전극과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 일어나지 않은 셀이 유지 기간에서 오방전하는 것을 방지할 수 있다.
따로 도시하지는 않았으나, 리셋 하강 파형을 리셋시작전압을 인가한 후 0V 전압을 인가한 뒤, 0V 전압에서 리셋최저전압까지 점진적으로 하강하는 파형으로 구성하면, 벽 전하 상태를 초기화시키는 데에 소요되는 시간을 줄일 수 있어 콘트라스트가 향상될 뿐만 아니라, 리셋 하강 파형의 기울기가 급해짐으로 인해 강방전이 발생되는 것도 방지할 수 있다.
또한 도 3에서는 리셋 상승 파형의 시작 전압 및 리셋 하강 파형의 시작 전압을 dVscH 전압으로 도시하였으나, 본 발명의 실시예에 따른 리셋 상승 파형의 시작 전압 또는 리셋 하강 파형의 시작전압은, 유지 전압등과 같은 Y 전극과 X 전극 사이의 방전 개시 전압(Vfxy)보다 낮은 어떠한 전압으로도 설정될 수 있다.
어드레스 기간에서는, 켜질 셀을 선택하기 위해서, X 전극에 Ve 전압을 인가한 상태에서, 복수의 Y 전극에 0V 전압보다 낮은 주사 전압(도 3에서는 "VscL 전압"으로 도시하고, 이하에서 "VscL 전압"이라 함)을 순차적으로 인가한다. 이때, Y 전극에 의해 VscL 전압이 인가된 복수의 방전 셀 중에서 선택하고자 하는 방전 셀을 통과하는 A 전극에 어드레스 전압(도 3에서는 "Va 전압"으로 도시하고, 이하에서 "Va 전압"이라 함)을 인가한다. 이와 같이 하면, Va 전압이 인가된 A 전극과 VscL 전압이 인가된 Y 전극 사이 및 VscL 전압이 인가된 Y 전극과 Ve 전압이 인가된 X 전극 사이에 어드레스 방전이 일어나서, Y 전극에 (+) 벽 전하, A 전극 및 X 전극에 각각 (-) 벽 전하가 형성된다. 여기서, VscL 전압은 Vnf 전압과 같거나 낮은 전압레벨로 설정될 수 있다. 그리고 VscL 전압을 인가하지 않은 적어도 하나의 Y 전극에 VscL 전압보다 높은 비주사 전압(도 3에서 'VscH'으로 도시하고, 이하에서 'VscH 전압'이라 함)을 인가하고, 선택되지 않는 방전 셀의 A 전극에는 0V 전압을 인가한다.
유지 기간에서는 Y 전극과 X 전극에 유지 전압(도 3에서 "Vs 전압"으로 도시하고, 이하에서 "Vs 전압"이라 함)과 0V 전압을 반대 위상으로 인가하여 Y 전극과 X 전극 사이에서 유지 방전을 일으킨다. 즉, Y 전극에 Vs 전압을 인가하는 동시에 X 전극에 0V 전압을 인가하는 과정과, Y 전극에 0V 전압을 인가하는 동시에 X 전극에 Vs 전압을 인가하는 과정을 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복한다.
도 3에서는 간결한 설명을 위하여, 리셋 기간에서 Y 전극에 인가되는 리셋 상승 파형 또는 리셋 하강 파형을 램프 파형의 형태로 도시 및 설명하였으나, 본 발명의 실시예는 리셋 상승 파형 또는 리셋 하강 파형을 RC파형, 점진적으로 상승(또는 하강)하면서 플로팅되는 파형 등과 같이 점진적으로 상승하거나 하강하는 파형이면 어떤 것이든지 적용할 수 있다.
또한 도 3에서는, 리셋최고전압을 (dVscH+Vset) 전압으로 도시하였으나, Vset 전압은 Vs 전압으로 대체될 수 있다. 즉, Vset 전압을 Vs 전압과 동일한 전압 레벨로 설정하여, Vset 전압을 공급하는 전원을 생략할 수 있다. Vset 전압을 공급하는 전원을 생략하고, Vs 전원으로부터 공급되는 Vs 전압으로 리셋최고전압을 생성하는 방법은 당업자가 용이하게 알 수 있으므로, 이에 대한 자세한 설명은 생략한다.
다음, 도 3에 도시한 Y 전극의 구동 파형을 생성하는 주사 전극 구동부(400)에 있어서, 소자의 손상 또는 파손을 방지할 수 있는 본 발명의 실시예에 대하여 상세하게 설명한다.
도 4는 본 발명의 실시예에 따른 주사 전극 구동부(400)를 나타낸 것이다.
도 4에서, 모든 스위치는 바디 다이오드(도시하지 않음)를 갖는 n-채널 전계 효과 트랜지스터(FET)로 도시하였으나, 이는 단지 예시일 뿐이며, 본 발명의 실시예에서 트랜지스터는 n-채널 전계 효과 트랜지스터와 동일 또는 유사한 기능을 수행할 수 있는 다른 소자로 대체될 수 있다. 또한 도 4에서 X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.
도 4에 도시한 것과 같이, 주사 전극 구동부(400)는 유지 구동부(410), 리셋 구동부(420) 및 주사 구동부(430)를 포함한다.
유지 구동부(410)는 전력 회수부(411), 트랜지스터(Ys) 및 트랜지스터(Yg)를 포함한다. 유지 구동부(410)는 유지 기간에서 Y 전극에 Vs 전압과 GND 전압을 교대로 인가한다.
유지 구동부(410)에서, 전력 회수부(411)는 전력 회수용 커패시터, 전력 회수용 인덕터, 상승 경로를 형성하는 트랜지스터 및 하강 경로를 형성하는 트랜지스터를 포함한다. 전력 회수용 커패시터는 Vs 전압과 0V 전압 사이의 전압(예를 들면 "Vs/2 전압"일 수 있음)으로 충전된다. 여기서 상승 경로 또는 하강 경로를 형성하는 트랜지스터를 턴온하면, 전력 회수용 커패시터, 전력 회수용 인덕터 및 패널 커패시터(Cp)사이에 LC 공진 전류 경로가 형성되어, 패널 커패시터(Cp)의 전압을 상승 또는 하강시킨다. 전력 회수부(411)는 본 발명의 실시예와 직접적인 관련이 적으므로, 전력 회수부(411)에 대한 설명 및 도시는 생략하였다.
또한 트랜지스터(Ys)는 Vs 전압을 공급하는 Vs 전원에 드레인이 연결되고, 트랜지스터(Ynp)의 소스에 소스가 연결되며, 유지 기간에서 턴온하면, Y 전극에 Vs 전압을 인가시킨다. 그리고 트랜지스터(Yg)는 0V 전압을 공급하는 GND 전원에 소스가 연결되고, 트랜지스터(Ynp)의 드레인에 드레인이 연결되며, 유지 기간에서 턴온하면, Y 전극에 0V 전압을 인가시킨다.
리셋 구동부(420)는 트랜지스터(Yrr, Ynp, Yfr)와 제너 다이오드(ZD)를 포함한다. 리셋 구동부(420)는 리셋 기간에서 Y 전극에 리셋 상승 파형 및 리셋 하강 파형을 인가한다.
도 4에 도시한 바와 같이, 리셋 구동부(420)에서, 트랜지스터(Yrr)는 Vset 전압을 공급하는 Vset 전원에 드레인이 연결되고, 트랜지스터(Ynp)의 소스에 소스가 연결된다. 리셋 기간의 상승 기간에서, 트랜지스터(Yrr)가 턴온 동작과 턴오프 동작을 소정의 주기로 반복하면, 트랜지스터(Ynp)의 소스전압은 Vset 전압까지 점진적으로 상승된다. 이때 트랜지스터(Yrr)의 턴온 동작의 주기가 클수록 Y 전극에 인가되는 리셋 상승 파형의 기울기가 급해진다.
또한, 도 4에 도시되지는 않았으나, Vset 전압을 Vs 전압과 동일한 전압 레벨로 설정하는 경우에는, 트랜지스터(Yrr)의 제1단은 Vs 전원에 연결될 수 있다. 이와 같이 하면, Vset 전원을 생략할 수 있고, Vset 전원과 Vs 전원 사이에 불필요한 전류 경로가 형성되는 것을 방지하기 위한 소자들을 생략할 수 있으므로, 주사 전극 구동부(400)의 회로를 더욱 간단하게 설계할 수 있다.
그리고 트랜지스터(Yfr)은 VscL 전압을 공급하는 VscL 전원에 소스가 연결되고, 제너 다이오드(ZD)의 캐소드에 드레인이 연결된다. 그리고 제너 다이오드(ZD)의 애노드는 트랜지스터(Ynp)의 소스에 연결된다. 별도로 도시하지 않았으나, 제너 다이오드(ZD)와 트랜지스터(Yfr)의 위치는 서로 바뀔 수 있다. 즉, 제너 다이오드의 캐소드는 VscL 전원에 연결되고, 제너 다이오드의 애노드는 트랜지스터(Yfr)의 소스에 연결되며, 트랜지스터(Yfr)의 드레인은 트랜지스터(Ynp)의 소스에 연결될 수도 있다.
리셋 기간의 하강 기간에서, 트랜지스터(Yfr)는 턴온 동작과 턴오프 동작을 소정의 주기로 반복하여, 트랜지스터(Ynp)의 소스전압은 VscL 전압에서 제너 다이오드(ZD)의 항복 전압만큼 높은 Vnf 전압까지 점진적으로 하강된다. 이때 트랜지스터(Yfr)의 턴온 동작의 주기가 클수록 Y 전극에 인가되는 리셋 하강 파형의 기울기가 급해진다.
도 4에 도시한 바와 같이, 트랜지스터(Ynp)는 전력 회수부(411) 및 트랜지스터(Yg)의 드레인에 드레인이 연결되고, 트랜지스터(Ys)의 소스, 트랜지스터(Yrr)의 소스, 제너 다이오드(ZD)의 애노드의 접점에 소스가 연결된다. 트랜지스터(Yg)는 드레인에 캐소드가 연결되고 소스에 애노드가 연결된 바디 다이오드를 포함하므로, Y 전극에 0V 전압보다 낮은 전압인 VscL 전압 또는 Vnf 전압이 인가되는 동안 GND 전원에서 VscL 전원쪽으로 전류가 흐를 수 있다. 이를 방지하기 위하여, Y 전극에 0V 전압보다 낮은 레벨을 갖는 전압을 인가할 때, 트랜지스터(Ynp)를 턴오프하여 GND 전원쪽으로 전류가 흐르는 것을 방지한다.
이와 같이 트랜지스터(Ynp)를 연결하면, 트랜지스터(Yg)의 턴온동작시 및 전력 회수부의 동작을 위하여 발생되는 전류 경로에만 트랜지스터(Ynp)가 포함되고, 그 외 다른 트랜지스터(Ys, Yrr)의 동작을 위한 전류 경로에서는 트랜지스터(Ynp)를 포함하지 않는다. 이에 따라 트랜지스터(Ynp)를 통과하는 전류량이 줄어들어 높은 열이 발생되는 것이 방지되므로, 트랜지스터(Ynp)의 파손 또는 손상이 방지될 수 있다.
주사 구동부(430)는 다이오드(DscH), 커패시터(CscH), 트랜지스터(YscL) 및 선택회로(431)를 포함한다. 이러한 주사 구동부(430)는 복수의 Y 전극(Y1~Yn)에 순 차적으로 VscL 전압을 인가하고, 주사 전압을 인가하지 않는 나머지 적어도 하나의 Y 전극에 VscH 전압을 인가한다.
트랜지스터(YscL)는 VscL 전원에 소스가 연결되고, 트랜지스터(Ynp)의 소스에 드레인이 연결되어, 어드레스 기간에서 턴온하면, 트랜지스터(Ynp)의 소스전압을 VscL 전압으로 유지시킨다.
커패시터(CscH)는 트랜지스터(Ynp)의 소스에 제1단이 연결되고, 다이오드(DscH)의 캐소드에 제2단이 연결되며, 다이오드(DscH)의 애노드는 VscH 전압을 공급하는 VscH 전원에 연결된다. 이와 같이 구성되는 다이오드(DscH)는 Y 전극에 VscH 전압보다 낮은 전압레벨을 갖는 전압이 인가되는 동안, VscH 전원을 포함하는 전류 경로가 발생되는 것을 방지한다. 그리고 커패시터(CscH)는 플라즈마 표시 장치의 초기 구동시에 트랜지스터(YscL)의 턴온 동작을 통해, VscH 전압과 VscL 전압의 차이(VscH-VscL)에 해당하는 dVscH 전압으로 충전된다.
또한 선택회로(431)는 트랜지스터(Sch) 및 트랜지스터(Scl)를 포함한다. 트랜지스터(Sch)는 커패시터(CscH)의 제2단에 드레인이 연결되고, Y 전극에 소스가 연결된다. 그리고 트랜지스터(Scl)는 트랜지스터(YscL)의 드레인에 소스가 연결되고, Y 전극에 드레인이 연결된다. 도 4에서는 하나의 Y 전극에 연결되는 선택회로(431)만을 도시하였으나, 복수의 Y 전극에는 각각 대응하는 선택회로가 연결되며, 이러한 선택회로(431)는 복수 개가 연결된 IC 형태로 구성되는 것이 일반적이다.
다음으로, 도 4의 주사 전극 구동부(300)에서 도 3의 구동 파형을 생성하는 동작을 설명한다.
도 5는 본 발명의 실시예에 따른 도 4의 주사 전극 구동부(400)에서 리셋 기간에서의 각 트랜지스터의 타이밍도를 나타낸 것이다. 그리고 도 6은 본 발명의 실시예에 따른 도 4의 주사 전극 구동부(400)에서 리셋 기간 중 상승 기간에서의 구동 동작을 나타낸 것이다. 도 7은 본 발명의 실시예에 따른 도 4의 주사 전극 구동부(400)에서 리셋 기간 중 하강 기간에서의 구동 동작을 나타낸 것이다.
우선 플라즈마 표시 장치의 초기 구동시에, 트랜지스터(YscL)를 턴온하여 커패시터(CscH)에 VscH 전압과 VscL 전압의 차이(VscH-VscL)에 해당하는 dVscH 전압을 충전하는 것으로 가정한다.
도 5에 도시한 것과 같이, 모드 1(M1)에서, 우선 트랜지스터(Sch), 트랜지스터(Yg) 및 트랜지스터(Ynp)를 턴온한다. 이와 같이 하면 도 6에 도시한 것과 같이, GND 전원, 트랜지스터(Yg), 트랜지스터(Ynp), 커패시터(CscH), 트랜지스터(Sch) 및 패널 커패시터(Cp)의 전류 경로(①)를 통해, Y 전극에 dVscH 전압을 인가한다.
이어서 모드 2(M2)에서, 트랜지스터(Yg) 및 트랜지스터(Ynp)를 턴오프하고 트랜지스터(Yrr)를 턴온한다. 이와 같이 하면, 도 6에 도시한 것과 같이, Vs 전원, 트랜지스터(Yrr), 커패시터(CscH), 트랜지스터(Sch) 및 패널 커패시터(Cp)의 전류 경로(②)가 발생하여, Y 전극의 전압은 (dVscH+Vset) 전압까지 점진적으로 상승한다.
그리고 모드 3(M3)에서, 트랜지스터(Yrr)를 턴오프하고, 트랜지스터(Yg) 및 트랜지스터(Ynp)를 턴온한다. 이와 같이 하면, 도 7에 도시한 것과 같이, 패널 커 패시터(Cp), 트랜지스터(Sch), 커패시터(CscH), 트랜지스터(Ynp), 트랜지스터(Yg) 및 GND 전원의 전류 경로(③)를 통해 Y 전극에 dVscH 전압을 인가한다.
다음, 모드 4(M4)에서, 트랜지스터(Sch), 트랜지스터(Yg) 및 트랜지스터(Ynp)를 턴오프하고, 트랜지스터(Yfr) 및 트랜지스터(Scl)를 턴온한다. 이와 같이 하면, 도 7에 도시한 바와 같이, 패널 커패시터(Cp), 트랜지스터(Scl), 제너 다이오드(ZD), 트랜지스터(Yfr) 및 VscL 전원의 전류 경로(④)를 통해, Y 전극에 리셋 하강 파형을 인가한다. 이러한 전류 경로(④)에 의해, Y 전극의 전압은 GND 전압에서 Vnf 전압까지 점진적으로 하강한다. 이때 Vnf 전압은 음의 전압인 VscL 전압보다 제너 다이오드(ZD)의 항복 전압에 해당하는 전압만큼 높은 전압 레벨을 갖는다.
한편, 리셋 기간에 할당하는 시간을 줄이면서도 강방전을 방지하기 위하여, 리셋 기간의 하강 기간에서 Y 전극에 dVscH 전압을 인가하고, 0V 전압을 인가한 후, 0V 전압에서 Vnf 전압까지 점진적으로 하강하는 경우에는, 모드 3(M3)과 모드 4(M4) 사이에 추가적으로 모드 5(M5)를 포함할 수 있다. 모드 5(M5)는 트랜지스터(Yg), 트랜지스터(Ynp) 및 트랜지스터(Scl)를 턴온하여 패널 커패시터(Cp), 트랜지스터(Scl), 트랜지스터(Ynp), 트랜지스터(Yg) 및 GND 전원의 전류 경로를 발생시키고, 이와 같이 발생한 전류 경로를 통해 Y 전극에 0V 전압이 인가된다.
그리고, 도 8은 본 발명의 실시예에 따른 도 4의 주사 전극 구동부(400)에서 유지 기간에서의 구동 동작을 나타낸 것이다.
도 8에 도시한 바와 같이, 트랜지스터(Ys) 및 트랜지스터(Scl)를 턴온하면, Vs 전원, 트랜지스터(Ys), 트랜지스터(Scl) 및 패널 커패시터(Cp)의 전류 경로(⑤)를 통해, Y 전극의 전압이 Vs 전압으로 유지된다.
또한 트랜지스터(Yg), 트랜지스터(Ynp) 및 트랜지스터(Scl)를 턴온하면, 패널 커패시터(Cp), 트랜지스터(Scl), 트랜지스터(Ynp), 트랜지스터(Yg) 및 GND 전원의 전류 경로(⑥)를 통해, Y 전극의 전압이 0V 전압으로 유지된다.
이상과 같이, 본 발명의 실시예에 따르면, Y 전극의 전압이 기준 전압보다 낮은 전압으로 유지될 수 있도록 불필요한 전류 경로의 형성을 방지하는 트랜지스터(Ynp)는 트랜지스터(Ys), 트랜지스터(Yrr) 및 제너 다이오드(ZD)의 접점에 제1단이 연결되고, 트랜지스터(Yg)에 제2단이 연결되어, Y 전극에 리셋 상승 파형, 리셋 하강 파형 및 Vs 전압을 인가하는 동안 동작하지 않으므로, 트랜지스터(Ynp)를 구성하는 소자에서 발생하는 발열을 줄일 수 있다. 이에 따라 트랜지스터(Ynp)의 손상 또는 파손이 발생하는 것을 방지하여 회로의 신뢰성을 향상시킬 수 있다. 또한 트랜지스터(Ynp)를 통과하는 전류량이 감소하여 트랜지스터(Ynp)를 용량이 작은 소자로 구성할 수 있으므로, 플라즈마 표시 장치의 제조비용을 절감할 수 있다. 또한 Y 전극에 Vs 전압 또는 리셋 상승 파형을 인가하기 위한 전류 경로에 트랜지스터(Ynp)가 포함되지 않으므로, Y 전극에 인가되는 파형의 왜곡을 방지하여, 플라즈마 표시 장치가 유지 기간 및 어드레스 기간에서 안정적으로 구동될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따르면, 회로의 신뢰성을 향상시킬 수 있고, 구동 파형의 왜곡을 방지하여 플라즈마 표시 장치가 더욱 안정적으로 구동될 수 있다.

Claims (17)

  1. 복수의 전극을 포함하는 플라즈마 표시 패널 및
    상기 복수의 전극에 구동 전압을 인가하는 구동부를 포함하고,
    상기 구동부는,
    유지 기간에서 상기 복수의 전극에 인가되는 제1 전압을 공급하는 제1 전원에 제1단이 연결되는 제1 트랜지스터,
    상기 유지 기간에서 상기 복수의 전극에 인가되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제1단이 연결되는 제2 트랜지스터,
    상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제1단이 연결되는 제3 트랜지스터 및
    상기 제1 트랜지스터의 제2단과 상기 제3 트랜지스터의 제2단의 접점에 제1단이 연결되고, 상기 제2 트랜지스터의 제2단에 제2단이 연결되며, 상기 복수의 전극에 상기 제2 전압보다 낮은 전압이 인가되는 동안 턴오프 동작하는 제4 트랜지스터를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 구동부는,
    제4 전압을 공급하는 제4 전원에 제1단이 연결되고, 상기 제4 트랜지스터의 제1단에 제2단이 연결되며, 리셋 기간 중 제1 기간에서 상기 제4 트랜지스터의 제1 단의 전압이 상기 제3 전압까지 점진적으로 상승되도록 동작하는 제5 트랜지스터를 더 포함하는 플라즈마 표시 장치.
  3. 제2항에 있어서,
    상기 제4 전압은 상기 제1 전압과 동일한 전압레벨인 플라즈마 표시 장치.
  4. 제2항에 있어서,
    상기 제5 트랜지스터가 턴온되면, 상기 제4 전원, 제5 트랜지스터 및 복수의 전극으로 전류 경로가 형성되는 플라즈마 표시 장치.
  5. 제2항에 있어서,
    상기 제4 트랜지스터의 제1단에 캐소드가 연결되는 제너 다이오드 및
    상기 제너 다이오드의 애노드에 제1단이 연결되고, 상기 제3 전원에 제2단이 연결되며, 상기 리셋 기간 중 제2 기간에서 상기 제4 트랜지스터의 제1단의 전압이 상기 제3 전압보다 높은 제5 전압까지 점진적으로 하강되도록 동작하는 제6 트랜지스터를 더 포함하는 플라즈마 표시 장치.
  6. 제5항에 있어서,
    상기 제5 전압은 상기 제3 전압보다 상기 제너 다이오드의 항복 전압만큼 높은 전압인 플라즈마 표시 장치.
  7. 제5항에 있어서,
    상기 제6 트랜지스터가 턴온되면, 상기 제3 전원, 제6 트랜지스터, 제너 다이오드 및 복수의 전극으로 전류 경로가 형성되는 플라즈마 표시 장치.
  8. 제1항에 있어서,
    상기 제1 트랜지스터가 턴온되면, 상기 제1 전원, 제1 트랜지스터 및 복수의 전극으로 전류 경로가 형성되는 플라즈마 표시 장치.
  9. 제1항에 있어서,
    상기 제2 트랜지스터 및 제4 트랜지스터를 턴온되면, 상기 제2 전원, 제2 트랜지스터, 제4 트랜지스터 및 복수의 전극으로 전류 경로가 형성되는 플라즈마 표시 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터는 드레인에 캐소드가 연결되고 소스에 애노드가 연결되는 바디 다이오드를 포함하는 플라즈마 표시 장치.
  11. 복수의 전극을 포함하는 플라즈마 표시 장치를 구동하는 장치에 있어서,
    유지 기간에서 상기 복수의 전극에 인가되는 제1 전압을 공급하는 제1 전원 에 제1단이 연결되는 제1 트랜지스터,
    제2 전압을 공급하는 제2 전원에 제1단이 연결되고, 리셋 기간중 제1 기간에서 제2단의 전압이 상기 제2 전압까지 점진적으로 상승하도록 동작하는 제2 트랜지스터,
    유지 기간에서 상기 복수의 전극에 인가되고 상기 제1 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제1단이 연결되는 제3 트랜지스터 및
    상기 제1 트랜지스터의 제2단 및 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 상기 제3 트랜지스터의 제2단에 제2단이 연결되며, 상기 복수의 전극에 상기 제3 전압보다 낮은 전압이 인가되는 동안 턴오프되는 제4 트랜지스터를 포함하는 플라즈마 표시 장치의 구동 장치.
  12. 제11항에 있어서,
    상기 제4 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 동작중에 턴오프되는 플라즈마 표시 장치의 구동 장치.
  13. 제12항에 있어서,
    상기 제3 트랜지스터 및 제4 트랜지스터를 턴온하여 상기 제3 전원, 제3 트랜지스터, 제4 트랜지스터 및 복수의 전극으로 전류 경로를 발생시켜, 상기 복수의 전극에 상기 제2 전압을 인가시키는 플라즈마 표시 장치의 구동 장치.
  14. 제11항에 있어서,
    상기 제3 전압보다 낮은 제4 전압을 공급하는 제4 전원에 제1단이 연결되고, 상기 제4 트랜지스터의 제1단에 제2단이 연결되는 제5 트랜지스터,
    상기 제4 트랜지스터의 제1단에 캐소드가 연결되는 제너 다이오드,
    상기 제너 다이오드의 애노드에 제1단이 연결되고, 상기 제4 전원에 제2단이 연결되며, 상기 리셋 기간 중 제2 기간에서 상기 제4 트랜지스터의 제1단의 전압이 상기 제4 전압보다 높은 제5 전압까지 점진적으로 하강하도록 동작하는 플라즈마 표시 장치의 구동 장치.
  15. 제14항에 있어서,
    상기 제5 전압은 상기 제4 전압과 상기 제너 다이오드의 항복 전압의 합에 해당하는 플라즈마 표시 장치의 구동 장치.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터는 드레인에 캐소드가 연결되고, 소스에 애노드가 연결되는 바디 다이오드를 포함하는 플라즈마 표시 장치의 구동 장치.
  17. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 제2 전압은 상기 제1 전압과 동일한 전압 레벨인 플라즈마 표시 장치의 구동 장치.
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