KR100670149B1

KR100670149B1 - 플라즈마 표시 장치 및 그 구동 장치와 구동 방법

Info

Publication number: KR100670149B1
Application number: KR1020050074778A
Authority: KR
Inventors: 정성준; 양진호; 정우준; 김태성; 박석재; 김승민
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-08-16
Filing date: 2005-08-16
Publication date: 2007-01-16

Abstract

어드레스 기간에서, 플라즈마 표시 장치의 복수의 주사 전극에 음극성의 주사 전압이 순차적으로 인가되고, 주사 전압이 인가되지 않은 주사 전극에는 주사 전압보다 높은 비주사 전압이 인가된다. 비주사 전압보다 높은 고정 전압을 공급하는 전원과 주사 전압을 공급하는 전원 사이에 연결된 전압 분배 회로가, 두 전원의 전압을 분압하여 비주사 전압을 공급한다. 그러면 비주사 전압을 공급하는 전원을 제거할 수 있다.

PDP, 주사, 분압, 어드레스기간, 전원

Description

플라즈마 표시 장치 및 그 구동 장치와 구동 방법 {PLASMA DISPLAY AND DRIVING DEVICE AND DRIVING METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이고,

도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이고,

도 3은 본 발명의 제1 실시예에 따른 주사 전극 구동부의 일부 회로를 개략적으로 나타내는 도면이고,

도 4는 본 발명의 제2 실시예에 따른 주사 전극 구동부의 일부 회로를 개략적으로 나타내는 도면이고,

도 5는 도 4의 구동 회로의 신호 타이밍도이다.

본 발명은 플라즈마 표시 장치 및 그 구동 장치와 구동 방법에 관한 것으로, 특히 주사 전극 구동 회로에 관한 것이다.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수백 만개 이상의 방전 셀(이하, "셀"이라 함)이 행렬 형태로 배열되어 있다. 이러한 플라즈마 표시 장치는 한 프레임이 각각의 휘도 가중치를 가지는 복수의 구동 서브필드로 분할되어 구동되며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다. 리셋 기간은 각 방전 셀의 상태를 초기화시키는 기간이며, 어드레스 기간은 이어지는 유지 기간에서 발광할 셀과 비발광할 셀을 구분하는 기간이다. 유지 기간은 화상을 표시하기 위해 어드레스 기간에서 발광할 셀로 선택된 셀을 유지 방전시키는 기간이다.

그리고 플라즈마 표시 장치에서 방전을 일으키기 위해서는 양 전극 사이의 전압차를 일정 전압 이상으로 크게 설정하여야 한다. 이때, 양극성의 전압만 사용되면 방전 전압이 너무 높아지므로, 최근 음극성의 전압을 사용하여 방전 전압을 낮추는 경향이 있다. 그러나 음극성의 전압을 사용하여 방전 전압을 낮출 수는 있지만 리셋 기간, 어드레스 기간 및 유지 기간에서 사용되는 전압의 레벨이 다르므로, 전원의 개수가 많이 필요하다는 문제점이 있다.

본 발명이 이루고자는 하는 기술적 과제는 전원의 개수를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 장치에 관한 것이다.

이러한 과제를 해결하기 위해, 본 발명의 한 실시예에 따른 플라즈마 표시 장치는 복수의 주사 전극, 복수의 선택 회로, 커패시터, 제1 및 제2 트랜지스터, 제1 및 제2 저항을 포함한다. 복수의 선택 회로는 복수의 주사 전극에 각각 연결되어 있으며, 각각 제1 노드 및 제2 노드의 전압을 복수의 주사 전극 중 대응하는 주사 전극에 선택적으로 인가한다. 커패시터는 제1 노드와 제2 노드 사이에 연결되어 있으며, 제1 트랜지스터는 제2 노드와 제1 전압을 공급하는 제1 전원 사이에 연결되어 있다. 제2 트랜지스터는 제2 전압을 공급하는 제2 전원에 연결되어 있는 드레인과 제1 노드에 연결되어 있는 소스를 가진다. 그리고 제1 저항은 제2 전원과 제2 트랜지스터의 게이트 사이에 연결되어 있으며, 제2 저항은 제2 트랜지스터의 게이트와 제3 전원 사이에 연결되어 있다.

이때, 제3 전원은 제1 전원과 동일할 수 있다.

본 발명의 다른 실시예에 따르면, 복수의 주사 전극, 복수의 주사 전극에 각각 연결되어 있으며 제1단 및 제2단으로부터의 전압을 복수의 주사 전극에 선택적으로 인가하는 복수의 선택 회로 및 제1단과 제2단 사이에 연결되어 있는 커패시터를 포함하는 플라즈마 표시 장치의 구동 방법이 제공된다. 이 구동 방법은 제1단에 소스가 연결되어 있는 트랜지스터를 제공하는 단계, 트랜지스터의 게이트에 제1 전압과 제1 전압보다 높은 제2 전압의 분압을 인가하는 단계, 제2단에 제1 전압을 인가하여 제1 트랜지스터를 턴온하는 단계, 제1 트랜지스터를 통하여 제2 전압을 제1단에 인가하는 단계, 제1단 전압이 제3 전압으로 될 때까지 커패시터를 충전하여 트랜지스터를 턴오프하는 단계, 그리고 선택 회로의 제1단과 제2단을 통하여 제3 전압과 제1 전압을 주사 전극에 선택적으로 인가하는 단계를 포함한다.

본 발명의 또다른 실시예에 따르면, 복수의 주사 전극 및 복수의 주사 전극 에 각각 전기적으로 연결되어 있으며 제1단 및 제2단으로부터의 전압을 주사 전극에 선택적으로 인가하는 복수의 선택 회로를 포함하는 플라즈마 표시 장치의 구동하는 장치가 제공된다. 이 구동 장치는 제1단과 제2단 사이에 연결되어 있는 커패시터, 제2단과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터, 그리고 제1 전원과 제2 전압을 공급하는 제2 전원 사이에 연결되어 제2 전압보다 낮은 제3 전압을 제1단으로 출력하는 전압 분배 회로를 포함한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다.

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이다. 도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이 하 "A 전극"이라 함)(A₁-A_m), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X₁-X_n) 및 주사 전극(이하, "Y 전극"이라 함)(Y₁-Y_n)을 포함한다. 일반적으로 X 전극(X₁-X_n)은 각 Y 전극(Y₁-Y_n)에 대응해서 형성되어 있다. Y 전극(Y₁-Y_n)과 X 전극(X₁-X_n)은 A 전극(A₁-A_m)과 직교하도록 배치된다. 이때, A 전극(A₁-A_m)과 X 및 Y 전극(X₁-X_n, Y₁-Y_n)의 교차부에 있는 방전 공간이 셀을 형성한다.

제어부(200)는 외부로부터 영상 신호를 수신하여 구동 제어 신호를 출력하며, 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하여 구동한다. A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 제어부(200)로부터의 구동 제어 신호에 따라 각각 A 전극(A₁-A_m), X 전극(X₁-X_n) 및 Y 전극(Y₁-Y_n)에 구동 전압을 인가한다.

다음, 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 도 2를 참조하여 설명한다.

도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 도 2에서는 한 프레임을 형성하는 복수의 서브필드 중 한 서브필드의 구동 파형을 도시하였다. 그리고 아래에서는 편의상 하나의 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다.

도 2에 도시한 바와 같이, 한 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다. 리셋 기간에서, A 전극 및 X 전극 구동부(300, 400)는 각각 A 전극과 X 전극을 접지 전압으로 바이어스하고, Y 전극 구동부(500)는 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시킨다. Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다.

다음, X 전극 구동부(400)는 X 전극의 전압을 Ve 전압으로 바이어스하고, Y 전극 구동부(500)는 Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 그러면 Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 일정량만큼 소거된다.

이와 같이 해서, 리셋 기간에서는 셀에 형성된 벽 전하가 초기화될 수 있다. 그리고 도 2에서는 Y 전극의 전압을 점진적으로 증가시킨 후에 감소시키는 형태로 셀을 초기화하는 리셋 기간을 도시하였지만, 이와는 달리 다른 방법으로 셀을 초기화할 수도 있다.

어드레스 기간에서, Y 전극 및 A 전극 구동부(500, 300)는 발광 셀을 선택하기 위해 Y 전극과 A 전극에 각각 VscL 전압을 가지는 주사 펄스 및 Va 전압을 가지는 어드레스 펄스를 인가한다. 그러면 주사 펄스와 어드레스 펄스가 인가된 셀에서 방전이 일어나서 셀에 벽 전하가 기입되어 발광 셀로 설정된다. 또한, Y 전극 구동부(500)는 선택되지 않는 Y 전극을 VscL 전압보다 높은 VscH 전압으로 바이어스하 고, A 전극 구동부(300)는 선택되지 않은 A 전극을 접지 전압으로 바이어스한다. 그리고 본 발명의 실시예에서는 VscH 전압과 VscL 전압으로 음극성의 전압을 사용한다.

구체적으로, Y 전극 및 A 전극 구동부(500, 300)는 첫 번째 행의 Y 전극(도 1의 Y1)에 VscL 전압의 주사 펄스를 인가하는 동시에 첫 번째 행 중 발광 셀에 위치하는 A 전극에 V_a 전압의 어드레스 펄스를 인가한다. 그러면 첫 번째 행의 Y 전극과 Va 전압이 인가된 A 전극 사이에서 방전이 일어나고 이어서 Y 전극과 X 전극 사이에 방전이 일어나서, Y 전극에 (+) 벽 전하, A 및 X 전극에 각각 (-) 벽 전하가 형성된다. 이어서, Y 전극 및 A 전극 구동부(500, 300)는 두 번째 행의 Y 전극(도 1의 Y2)에 주사 펄스를 인가하면서 두 번째 행 중 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가한다. 그러면 앞에서 설명한 것처럼 Va 전압이 인가된 A 전극과 두 번째 행의 Y 전극에 의해 형성되는 셀에서 어드레스 방전이 일어나서 셀에 앞서 설명한 것처럼 벽 전하가 형성된다. 마찬가지로 Y 전극 및 A 전극 구동부(500, 300)는 나머지 행의 Y 전극에 대해서도 순차적으로 주사 펄스를 인가하면서 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가하여 벽 전하를 형성한다.

어드레스 기간에서 어드레스 방전이 일어난 셀(발광 셀)에는 X 전극에 대한 Y 전극의 벽 전압이 높은 전압으로 형성되었으므로, 유지 기간에서 Y 전극 및 X 전극 구동부(500, 400)는 Y 전극에 Vs 전압을 가지는 펄스를 인가하고 X 전극에 접지 전압을 인가하여 Y 전극과 X 전극 사이에서 유지방전을 일으킨다. 유지방전의 결과 Y 전극에 (-) 벽 전하가 형성되고 X 전극과 A 전극에 (+) 벽 전하가 형성되어, Y 전극에 대한 X 전극의 벽 전압이 높은 전압으로 형성된다.

이어서 Y 전극 및 X 전극 구동부(500, 400)는 Y 전극에 접지 전압을 인가하고 X 전극에 Vs 전압을 가지는 펄스를 인가하여 Y 전극과 X 전극 사이에서 유지방전을 일으킨다. 그 결과 Y 전극에 (+) 벽 전하가 형성되고 X 전극과 A 전극에 (-) 벽 전하가 형성되어 Y 전극에 Vs 전압이 인가될 때 유지방전이 일어날 수 있는 상태로 된다. 이후, Y 전극에 Vs 전압의 유지방전 펄스가 인가되는 과정과 X 전극에 Vs 전압의 유지방전 펄스가 인가되는 과정이 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복되어 화상이 표시된다.

그리고 도 2에서는 Vs 전압의 유지방전 펄스를 Y 전극과 X 전극에 교대로 인가하는 것으로 도시하였다. 도 2와 달리 Y 전극과 X 전극의 전압차가 교대로 Vs 전압과 -Vs 전압을 가지게 하는 유지방전 펄스가 Y 전극 및/또는 X 전극에 인가될 수도 있다. 예를 들어, X 전극이 접지 전압으로 바이어스된 상태에서, Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지방전 펄스가 인가될 수도 있다.

또한, 도 2에서는 리셋 기간에서 셀의 벽 전하를 소거하여 셀을 비발광 셀로 초기화한 후 어드레스 기간에서 방전을 통하여 셀을 발광 셀로 설정하였다. 이와는 달리 리셋 기간에서 셀에 벽 전하를 기입하여 셀을 발광 셀로 설정한 후 어드레스 기간에서 방전을 통하여 셀을 비발광 셀로 설정할 수도 있다.

다음, 도 2의 구동 파형 중 어드레스 기간에서 Y 전극에 인가되는 구동 파형을 생성할 수 있는 구동 회로에 대해서 도 3을 참조하여 설명한다.

도 3은 본 발명의 제1 실시예에 따른 Y 전극 구동부(500)의 일부 회로를 개략적으로 나타내는 도면이다. 도 3에서는 스위치로서 n채널의 전계 효과 트랜지스터를 도시하였지만, 아래에서 설명하는 동작을 수행할 수 있는 다른 스위치를 사용할 수도 있다. 그리고 도 3에서는 트랜지스터의 게이트를 구동하는 게이트 구동부의 도시를 생략하였다. 또한 도 3에서는 리셋 기간에서 Y 전극에 리셋 파형을 인가하는 회로와 유지 기간에서 Y 전극에 유지방전 펄스를 인가하는 회로의 도시를 생략하였으며, 이러한 회로는 일반적으로 도 3의 N2에 연결된다.

도 3에 도시한 바와 같이, Y 전극 구동부(500)는 복수의 Y 전극(Y₁-Y_n)에 각각 연결되어 있는 복수의 선택 회로(510₁-510_n)와 주사 구동 회로(520)를 포함한다. 그리고 도 3에서는 도시의 편의상 i번째 선택 회로(510_i)와 i번째 Y 전극(Y_i)만을 도시하였다.

각 선택 회로(510_i)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어 있으며, 두 트랜지스터(M1, M2)를 포함한다. 그리고 두 트랜지스터(M1, M2)의 접점이 대응하는 Y 전극(Y_i)에 연결되어 있다. 즉, 비주사 트랜지스터(M1)의 소스와 주사 트랜지스터(M1)의 드레인이 Y 전극(Y_i)에 연결되어 있다. 그리고 선택 회로(510_i)의 비주사 트랜지스터(M1)의 드레인이 제1 노드(N1)에 연결되고, 선택 회로(510_i)의 주사 트랜지스터(M2)의 소스가 제2 노드(N2)에 연결되어 있다.

주사 구동 회로(520)는 커패시터(C1), 트랜지스터(YscL) 및 전압 분배 회로 (521)를 포함한다. 구체적으로, 커패시터(C1)의 제1단은 제1 노드(N1)에 공통으로 연결되고, 커패시터(C1)의 제2단은 선택 회로(510₁-510_n)의 제2 노드(N2)에 공통으로 연결되어 있다. 그리고 선택 회로(510₁-510_n)의 제2 노드(N2)에는 트랜지스터(YscL)의 드레인이 연결되고, 트랜지스터(YscL)의 소스는 VscL 전압을 공급하는 전원(VscL)에 연결되어 있다.

전압 분배 회로(521)는 출력단이 커패시터(C1)의 제1단(N1)에 연결되어 있으며, VscH 전압보다 높은 전압을 공급하는 전원(Vsc)과 VscL 전원의 전압을 분압하여 출력단으로 출력한다. 이때, 전압 분배 회로(521)에서 전원(Vsc)방향으로 형성되는 전류 경로를 차단하기 위해 다이오드(D1)가 전원(Vsc)과 전압 분배 회로(521) 사이에 연결될 수도 있다.

다음, 본 발명의 제2 실시예에 따른 Y 전극 구동부(500)에 대해서 도 4 및 도 5를 참조하여 설명한다.

도 4는 본 발명의 제2 실시예에 따른 Y 전극 구동부(500)의 일부 회로를 개략적으로 나타내는 도면이며, 도 5는 도 4의 구동 회로의 신호 타이밍도이다. 도 4에서는 접지단(0)을 전원(Vsc)으로 사용하였으며, 도 5에서 하이 레벨은 트랜지스터의 턴온 상태를 나타내고 로우 레벨은 트랜지스터의 턴오프 상태를 나타낸다.

도 4에 도시한 바와 같이, 제2 실시예에서 전압 분배기(521)는 저항(R1, R2)과 트랜지스터(M3)를 포함한다. 트랜지스터(M3)의 소스는 커패시터(C1)의 제1단(N1)에 연결되며, 트랜지스터(M3)의 드레인은 접지단(0)에 연결되어 있다. 그리고 트랜지스터(M3)의 게이트와 드레인 사이에 저항(R1)이 연결되고, 트랜지스터(M3)의 소스와 게이트 사이에 저항(R2)이 연결되어 있다. 이때, 트랜지스터(M3)의 드레인에서 소스로 흐르는 전류의 양을 제한하기 위해 접지단(0)과 트랜지스터(M3)의 드레인 사이에 저항(R3)이 연결될 수도 있다.

다음, 도 5에 도시한 바와 같이, 먼저 어드레스 기간에서 트랜지스터(YscL)가 턴온되어 커패시터(C1)의 제2단(N2) 전위가 VscL 전압으로 된다. 이때, 트랜지스터(M3)의 게이트 전압(Vg)은 수학식 1과 같이 두 저항(R1, R2)에 의해 접지 전압(0V)과 VscL 전압이 분압된 전압이다. 그리고 만약, 커패시터(C1)에 전압이 충전되어 있지 않은 상태라면 커패시터(C1)의 제1단(N1) 전위도 VscL 전압이 되므로, 트랜지스터(M3)의 소스 전압은 VscL 전압으로 된다. 따라서 트랜지스터(M3)의 게이트-소스 전압(Vgs)은 수학식 2와 같이 된다. 트랜지스터(M3)는 n채널 트랜지스터이므로 양의 게이트-소스 전압(Vgs)에 의해 턴온되어, 접지단(0), 다이오드(D1), 저항(R3), 트랜지스터(M3), 커패시터(C1), 트랜지스터(YscL) 및 전원(VscL)의 경로로 커패시터(C1)가 충전된다.

다음, 커패시터(C1)가 충전되어서 수학식 3과 같이 트랜지스터(M3)의 게이트 -소스 전압(Vgs)이 트랜지스터(M3)의 문턱 전압(V_TH)보다 낮아지면 트랜지스터(M3)는 턴오프된다. 따라서 커패시터(C1)의 제1단(N1) 전압(V_N1)은 수학식 4와 같이 결정되며, 이 전압(V_N1)이 VscH 전압으로 된다. 그리고 커패시터(C1)가 방전이 되어 커패시터(C1)의 제1단(N1) 전압이 낮아지면 트랜지스터(M3)가 다시 턴온되므로, 트랜지스터(YscL)가 턴온되어 있는 어드레스 기간 동안 커패시터(C1)는 원하는 전압으로 계속 충전되어 있을 수 있다.

여기서, 커패시터(C1)가 충전되는 시간은 저항(R3)의 크기를 조절함으로써 결정될 수 있다. 그리고 저항(R1, R2) 중 적어도 하나의 저항을 가변 저항으로 형성하고 가변 저항의 크기를 조절함으로써 VscH 전압의 레벨을 결정할 수 있다.

그리고 도 4에서는 Vsc 전원으로 접지단(0)을 사용하였지만, 도 2의 구동 파형에서 Va 전압, Ve 전압 또는 Vs 전압을 공급하는 전원을 Vsc 전원으로 사용할 수 있다. 또한 도 4에서는 저항(R2)을 VscL 전원에 연결하였지만, 저항(R2)을 VscL 전원 이외에 VscH 전압보다 낮은 전압을 공급하는 다른 전원에 연결할 수도 있다.

이상, 본 발명의 실시예에 의하면 VscH 전압을 공급하는 전원을 별도로 사용 하지 않으면서 어드레스 기간에서 VscH 전압을 Y 전극(Y₁-Y_n)에 공급할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같이 본 발명의 실시예에 의하면, VscH 전압을 공급하는 전원을 추가로 형성하지 않으면서 VscH 전압을 생성할 수 있으므로, 플라즈마 표시 장치에서 전원의 개수를 줄일 수 있다.

Claims

복수의 주사 전극,

상기 복수의 주사 전극에 각각 연결되어 있으며, 각각 제1 노드 또는 제2 노드의 전압을 상기 복수의 주사 전극 중 대응하는 주사 전극에 선택적으로 인가하는 복수의 선택 회로,

상기 제1 노드와 상기 제2 노드 사이에 연결되어 있는 커패시터,

상기 제2 노드와 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터,

제2 전압을 공급하는 제2 전원에 드레인이 연결되고 상기 제1 노드에 소스가 연결되어 있는 제2 트랜지스터,

상기 제2 전원과 상기 제2 트랜지스터의 게이트 사이에 연결되어 있는 제1 저항, 그리고

상기 제2 트랜지스터의 게이트와 제3 전원 사이에 연결되어 있는 제2 저항

을 포함하는 플라즈마 표시 장치.
제1항에 있어서,

상기 제3 전원은 상기 제1 전원과 동일한 플라즈마 표시 장치.
제2항에 있어서,

상기 제2 트랜지스터는 n채널 트랜지스터이며, 상기 제2 전압이 상기 제1 전압보다 높은 플라즈마 표시 장치.
제3항에 있어서,

상기 제1 전압은 음극성의 전압이며, 상기 제2 전압은 접지 전압인 플라즈마 표시 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 제1 저항 및 상기 제2 저항 중 적어도 하나의 저항은 가변 저항인 플라즈마 표시 장치.
제5항에 있어서,

상기 제2 전원과 상기 제2 트랜지스터의 드레인 사이에 직렬로 연결되어 있는 다이오드 및 제3 저항을 더 포함하며,

상기 제1 저항은 상기 다이오드와 상기 제3 저항의 접점과 상기 제2 트랜지스터의 게이트 사이에 연결되어 있는 플라즈마 표시 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 각 선택 회로는 상기 제1 노드와 상기 대응하는 주사 전극 사이에 연결되어 있는 제3 트랜지스터 및 상기 대응하는 주사 전극과 상기 제2 노드 사이에 연 결되어 있는 제4 트랜지스터를 포함하는 플라즈마 표시 장치.
제7항에 있어서,

어드레스 기간에서,

상기 제1 트랜지스터가 턴온되고,

상기 복수의 선택 회로의 상기 제4 트랜지스터가 선택적으로 턴온되고, 상기 제4 트랜지스터가 턴온되지 않는 선택 회로는 상기 제3 트랜지스터가 턴온되는 플라즈마 표시 장치.
복수의 주사 전극, 상기 복수의 주사 전극에 각각 연결되어 있으며 제1단 또는 제2단으로부터의 전압을 상기 복수의 주사 전극에 선택적으로 인가하는 복수의 선택 회로 및 상기 제1단과 상기 제2단 사이에 연결되어 있는 커패시터를 포함하는 플라즈마 표시 장치의 구동 방법에 있어서,

상기 제1단에 소스가 연결되어 있는 트랜지스터를 제공하는 단계,

상기 트랜지스터의 게이트에 제1 전압과 상기 제1 전압보다 높은 제2 전압의 분압을 인가하는 단계,

상기 제2단에 상기 제1 전압을 인가하여 상기 트랜지스터를 턴온하는 단계,

상기 트랜지스터를 통하여 상기 제2 전압을 상기 제1단에 인가하는 단계,

상기 제1단 전압이 제3 전압으로 될 때까지 상기 커패시터를 충전하여 상기 트랜지스터를 턴오프하는 단계, 그리고

상기 선택 회로의 상기 제1단과 제2단을 통하여 상기 제3 전압과 상기 제1 전압을 상기 주사 전극에 선택적으로 인가하는 단계

를 포함하는 구동 방법.
제9항에 있어서,

상기 제2 전압은 상기 제3 전압보다 높은 전압인 구동 방법.
제10항에 있어서,

상기 제1 전압은 음극성의 전압이며, 상기 제2 전압은 접지 전압인 구동 방법.
제9항 내지 제11항 중 어느 한 항에 있어서,

상기 제3 전압과 상기 제1 전압을 상기 주사 전극에 선택적으로 인가하는 단계는,

상기 복수의 주사 전극에 순차적으로 상기 제1 전압을 인가하며, 상기 제1 전압이 인가되는 주사 전극 이외의 주사 전극에 상기 제3 전압을 인가하는 구동 방법.
복수의 주사 전극 및 상기 복수의 주사 전극에 각각 전기적으로 연결되어 있으며 제1단 또는 제2단으로부터의 전압을 상기 주사 전극에 선택적으로 인가하는 복수의 선택 회로를 포함하는 플라즈마 표시 장치의 구동 장치에 있어서,

상기 제1단과 상기 제2단 사이에 연결되어 있는 커패시터,

상기 제2단과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터, 그리고

상기 제1 전원과 제2 전압을 공급하는 제2 전원 사이에 연결되어 상기 제2 전압보다 낮은 제3 전압을 상기 제1단으로 출력하는 전압 분배 회로

를 포함하는 구동 장치.
제13항에 있어서,

상기 전압 분배 회로는,

상기 제1단에 소스가 연결되고 상기 제2 전원에 드레인이 연결되어 있는 제2 트랜지스터,

상기 제2 트랜지스터의 게이트와 드레인 사이에 연결되어 있는 제1 저항, 그리고

상기 제2 트랜지스터의 게이트와 소스 사이에 연결되어 있는 제2 저항

을 포함하는 구동 장치.
제13항 또는 제14항에 있어서,

어드레스 기간에서 상기 제1 트랜지스터가 턴온되는 구동 장치.
제15항에 있어서,

상기 제1 전압은 음극성의 전압이며, 상기 제2 전압은 접지 전압인 구동 장치.