KR20050036229A - 보호 회로를 구비한 플라즈마 디스플레이 패널의 어드레스구동 회로 - Google Patents

보호 회로를 구비한 플라즈마 디스플레이 패널의 어드레스구동 회로 Download PDF

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Abstract

본 발명은 표시 데이터 신호의 선택 어드레스 전압을 전원 전압 단자로부터 인가받아 플라즈마 디스플레이 패널의 어드레스 전극 라인들을 구동하는 구동 신호를 출력하는 어드레스 구동 회로로서, 선택된 어드레스 전극 라인들에 구동 신호를 인가하기 위하여, 상부 스위치의 일단이 상기 전원 전압 단자와 연결되고 상부 스위치의 타단이 하부 스위치의 일단과 연결되며, 하부 스위치의 타단은 접지된, 각 한쌍으로 이루어지는 복수의 스위치들; 및 상기 각 한쌍의 스위치들 중 적어도 하나의 상부 스위치와 하부 스위치의 타단 사이에서, 상기 스위치의 내압 전위 이상의 전위가 발생한 경우에 그 전위를 상기 내압 전위 이하로 되게 하는 보호 회로를 구비하여 이루어지며, 상기 보호 회로는 상기 스위치의 내압 전위 이상의 전위를 접지 전위로 낮추거나 소정의 내압 전위 이상을 초과하지 않게 한다.

Description

보호 회로를 구비한 플라즈마 디스플레이 패널의 어드레스 구동 회로{Circuit for driving address line of plasma display panel with protection circuit}
본 발명은, 보호 회로를 구비한 플라즈마 디스플레이 패널의 어드레스 구동 회로에 관한 것으로서, 더욱 상세하게는, 플라즈마 디스플레이 패널의 동작 중 발생하는 순간적 과전압으로 인해 유발되는 칩온필름(Chip On Film)의 파괴를 방지하기 위하여 어드레스 구동 회로내의 각 구동용 상부 트랜지스터 및 하부 트랜지스터의 보호회로를 구비한 어드레스 구동 회로에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., AGm, A Bm), 유전층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm )과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은, 격벽(17)들 사이에서 형성된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(16)이 여기되어 빛이 발생된다.
여기서, 상기 단위 서브-필드들이 단위 프레임에 여러개 포함됨으로써, 각 서브-필드의 디스플레이 유지 시간들에 의하여 원하는 계조가 디스플레이될 수 있다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다. 어드레스-디스플레이 분리 구동 방법은 미국 특허 제5,541,618에 개시되어 있다.
어드레스-디스플레이 분리 구동 방법의 일례로서 도 3을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브-필드(SF1, ..., SF8)는 어드레스 주기(A1, ..., A8)와 디스플레이 유지 주기(S1, ..., S8)로 분할된다.
각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 디스플레이 유지 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A6)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 디스플레이 유지 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 디스플레이 유지 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브-필드(SF1)의 디스플레이 유지 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브-필드(SF2)의 디스플레이 유지 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브-필드(SF3)의 디스플레이 유지 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브-필드(SF4)의 디스플레이 유지 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브-필드(SF5)의 디스플레이 유지 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브-필드(SF6)의 디스플레이 유지 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브-필드(SF7)의 디스플레이 유지 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브-필드(SF8)의 디스플레이 유지 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브-필드들중에서 표시될 서브-필드를 적절히 선택하면, 어느 서브-필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
위와 같은 어드레스-디스플레이 분리 구동 방법에 의하면, 단위 프레임에서 각 서브-필드(SF1, ..., SF8)의 시간 영역이 분리되어 있으므로, 각 서브-필드(SF1, ..., SF8)에서 어드레스 주기와 표시 주기의 시간 영역도 서로 분리되어 있다. 따라서, 어드레스 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 결국 각 서브-필드에 대하여 어드레스 주기가 차지하는 시간이 길어져 표시 주기가 상대적으로 짧아지므로, 플라즈마 디스플레이 패널로부터 출사되는 빛의 휘도가 상대적으로 낮아지는 문제점이 있다. 이러한 문제점을 개선하기 위하여 알려진 방법이 도 4에 도시된 바와 같은 어드레스-디스플레이 동시(Address-While-Display) 구동 방법이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 동시(Address-While-Display) 구동 방법을 보여준다. 도 4를 참조하면, 단위 프레임은 시분할 계조 표시를 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 구분된다. 여기서, 각 단위 서브-필드는 구동되는 Y 전극 라인들(Y1, ..., Yn)을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레스 단계의 수행을 위하여 각 디스플레이 방전용 펄스 사이에 어드레스용 시간 슬롯이 설정된다.
각 서브-필드에서는 리셋, 어드레스 및 디스플레이 유지 단계들이 수행되고, 각 서브-필드에 할당되는 시간은 계조에 상응하는 디스플레이 방전 시간에 의하여 결정된다. 예를 들어, 8 비트 영상 데이터로써 프레임 단위로 256 계조를 표시하는 경우에 단위 프레임(일반적으로 1/60초)이 255 단위 시간으로 이루어진다면, 최하위 비트(Least Significant Bit)의 영상 데이터에 따라 구동되는 제1 서브-필드(SF1)는 1(20) 단위 시간, 제2 서브-필드(SF2)는 2(21 ) 단위 시간, 제3 서브-필드(SF3)는 4(22) 단위 시간, 제4 서브-필드(SF4)는 8(23 ) 단위 시간, 제5 서브-필드(SF5)는 16(24) 단위 시간, 제6 서브-필드(SF6)는 32(25 ) 단위 시간, 제7 서브-필드(SF7)는 64(26) 단위 시간, 그리고 최상위 비트(Most Significant Bit)의 영상 데이터에 따라 구동되는 제8 서브-필드(SF8)는 128(27) 단위 시간을 각각 가진다. 즉, 각 서브-필드들에 할당된 단위 시간들의 합은 255 단위 시간이므로, 255 계조 표시가 가능하며, 여기에 어느 서브-필드에서도 디스플레이 방전이 되지 않는 계조를 포함하면 256 계조 표시가 가능하다.
도 5는 도 1의 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치를 보여준다.
도 5를 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(66), 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX )을 발생시킨다. 어드레스 구동부(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, S X)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, A Bm)에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY )를 처리하여 Y 전극 라인들에 인가한다.
도 6은 도 5의 장치의 어드레스 구동부(63)에 포함된 통상적인 전력 회생 회로(63b)를 보여준다. 도 1, 5 및 6을 참조하면, 어드레스 구동 회로(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(S A)를 처리하여 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 인가한다. 이 어드레스 구동 회로(63)의 전원 전압(Va) 즉, 선택된 어드레스 전극 라인들에 인가될 선택 어드레스 전압은 전력 회생 회로(63b)의 동작에 의하여 제어된다. 그 이유는, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 종료되는 시간에서 플라즈마 디스플레이 패널(1)의 디스플레이 셀들에 불필요하게 남아 있는 전하들을 수집하고, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 시작되는 시간에서 상기 수집된 전하들을 디스플레이 셀들에 인가하기 위함이다. 통상적인 전력 회생 회로(63b)에서 공진 코일(LPR)의 인덕턴스는 플라즈마 디스플레이 패널(1)의 평균 동작 캐페시턴스에 대하여 공진을 수행할 수 있도록 설정된다.
도 7은 도 5의 장치의 어드레스 구동부(63)에 포함된 통상적인 어드레스 구동 회로(도 6의 63a)를 보여준다. 도 8은 도 6의 통상적인 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)와의 관계를 보여준다.
그런데, 이와 같은 어드레스 구동 회로에서 일반적으로 다수의 N채널 공핍형 MOSFET의 스위칭 작용에 의해 선택 어드레스 전극 라인에 구동 신호(SSEL)를 출력하는데 있어서, 플라즈마 디스플레이 패널의 동작상의 특성상 수 많은 온/오프 점멸 및 순간적 과전압 발생으로 인해 칩온필름(Chip On Film)이 파괴되어 버릴 수 있다. 단 하나의 MOSFET이라도 파괴되는 경우에는, 어드레스 구동 회로가 손상됨은 물론 그에 그치지 않고 고가의 플라즈마 디스플레이 패널로 입력되는 이상 신호로 인해 패널 전체가 손상을 입을 수 있기 때문에, 어드레스 구동 회로의 각 트랜지스터에 내압 이상의 과전압이 걸릴 경우 이를 보호하는 회로가 필요하다.
본 발명의 목적은, 플라즈마 디스플레이 패널의 어드레스 구동 회로내의 복수의 구동용 트랜지스터를 내압 전압 이상의 과전압으로부터 보호하는 회로를 구비한 어드레스 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은, 내압 전압 이상의 과전압으로 발생할 수 있는 어드레스 구동 회로의 손상 및 플라즈마 디스플레이 패널의 손상을 방지할 수 있는 보호 회로를 구비한 어드레스 구동 회로를 제공하는 것이다.
본 발명은 상기 목적을 달성하기 위하여 안출된 것으로, 표시 데이터 신호의 선택 어드레스 전압을 전원 전압 단자로부터 인가받아 플라즈마 디스플레이 패널의 어드레스 전극 라인들을 구동하는 구동 신호를 출력하는 어드레스 구동 회로에 있어서, 선택된 어드레스 전극 라인들에 구동 신호를 인가하기 위하여, 상부 스위치의 일단이 상기 전원 전압 단자와 연결되고 상부 스위치의 타단이 하부 스위치의 일단과 연결되며, 하부 스위치의 타단은 접지된, 각 한쌍으로 이루어지는 복수의 스위치들; 및 상기 각 한쌍의 스위치들 중 적어도 하나의 상부 스위치와 하부 스위치의 타단 사이에서, 상기 스위치의 내압 전위 이상의 전위가 발생한 경우에 그 전위를 상기 내압 전위 이하로 되게 하는 보호 회로를 구비하여 이루어진다.
그리고, 상기 어드레스 구동 회로의 각 한쌍의 스위치들은 한쌍의 전계 효과 트랜지스터로 이루어진다. 즉 상기 어드레스 구동 회로는, 선택된 어드레스 전극 라인들에 구동 신호를 인가하기 위하여, 상부의 드레인이 상기 전원 전압 단자와 연결되고 소스가 하부의 드레인과 연결되며 하부의 소스는 접지된, 각 한쌍으로 이루어지는 복수의 전계 효과 트랜지스터; 및 상기 각 한쌍의 전계 효과 트랜지스터의 상부의 드레인과 하부의 소스 사이에서, 상기 전계 효과 트랜지스터의 내압 전위 이상의 전위가 발생한 경우에 접지되는 보호 회로를 구비한다.
상기 보호 회로는 베이스 전압에 의해 제어되는 트랜지스터 회로 또는 제너 다이오드 회로를 통해 이루어질 수 있으며, 베이스 전압에 의해 제어되는 트랜지스터 회로는 이미터 접지 회로의 경우 콜렉터가 어드레스 구동 전압을 인가받고 콜렉터 접지 회로의 경우 이미터가 어드레스 구동 전압을 인가받도록 구성될 수 있다. 그리고, 제너 다이오드는 보호 회로에 병렬로 애노드는 접지되고 캐소드는 어드레스 구동 전압에 연결되어 결합될 수 있다.
그리고, 상기 보호 회로는, 상기 각 한쌍의 전계 효과 트랜지스터의 상부의 드레인이 콜렉터와 접속되고, 이미터는 접지되며, 베이스는 상기 상부의 드레인과 제1 저항을 통해 연결되고 제2 저항을 통해 접지 단자와 연결되는 트랜지스터 회로를 포함할 수 있다.
그리고, 상기 보호 회로는, 상기 각 한쌍의 전계 효과 트랜지스터의 상부의 드레인이 이미터와 접속되고, 콜렉터는 접지되며, 베이스는 상기 상부의 소스와 제1 저항을 통해 연결되고 제2 저항을 통해 접지 단자와 연결되는 트랜지스터 회로를 포함할 수 있다.
그리고, 상기 트랜지스터 회로는, 상기 선택 어드레스 전압이 상기 제1 저항과 상기 제2 저항에 의해 분배되어 상기 베이스에 인가되고, 상기 선택 어드레스 전압이 적어도 상기 전계 효과 트랜지스터의 내압 전위 이상이 되는 경우에, 분배된 상기 선택 어드레스 전압에 따라 상기 콜렉터-이미터의 도통 여부를 결정할 수 있다.
그리고, 상기 보호 회로는, 상기 각 한쌍의 스위치들 중 적어도 하나의 상부 스위치와 하부 스위치의 타단 사이에서, 상기 스위치의 내압 전위를 항복전압으로 하는 제너 다이오드를 포함할 수 있다. 즉, 상기 각 한쌍의 전계 효과 트랜지스터의 상부의 상기 드레인과 하부의 상기 게이트 사이에서, 상기 전계 효과 트랜지스터의 내압 전위를 항복전압으로 가지는 제너 다이오드를 포함할 수 있다. 필요에 따라, 회로 안전성을 확보하기 위하여 상기 스위치의 내압 전위보다 소정치 낮은 전위를 항복전압으로 가지는 제너 다이오드를 포함하는 것도 바람직하다. 따라서, 제너 다이오드의 항복전압 이상의 과전압이 발생하더라도 그 전압은 항복전압을 한계로 하여 차단된다.
이하에서는 도면을 참조하면서 본 발명에 의한 보호 회로를 구비한 어드레스 구동 회로에 대하여 더욱 자세히 설명한다.
도 9는 본 발명에 따라 구동 회로내의 한쌍의 전계 효과 트랜지스터의 양단에 보호 회로를 병렬로 연결한 모습을 보여주는 회로도이다. 구동 회로에는 이러한 한쌍의 전계 효과 트랜지스터(예컨대, N채널 공핍형 MOSFET)가 어드레스 라인의 수만큼 배열되어 있다.
도 9에서 한쌍의 전계 효과 트랜지스터에 인가되는 전원 전압 단자(Vpp)에는 도 8에 도시한 바와 같이, 예컨대 t0~t1에서 0 [V], t1~t3에서 회생 회로에 의한 램프 전압, t3~t4 에서 Va [V], t4~t6에서 회생 회로에 의한 램프 전압, t6~t7에서 0 [V]의 어드레스 구동 전압이 인가된다.
그런데, Vpp에 인가되는 어드레스 구동 전압은 전력 회생 회로 또는 플라즈마 디스플레이 패널의 이상 기타 노이즈의 원인으로 인해 순간적으로 100V 내지 수백V 이상의 이상 과전압이 발생하는 경우가 있으며, 이러한 이상 과전압이 어드레스 구동 회로의 구동용 트랜지스터에 입력되는 경우에는 트랜지스터의 손상은 물론, 그에 그치지 않고 어드레스 라인을 통해 플라즈마 디스플레이 패널 전체가 손상을 입게 될 우려가 있다.
도 9의 한쌍의 전계 효과 트랜지스터는 상부의 드레인은 전원 전압 단자(Vpp)와 연결되고 하부의 소스는 접지 전위에 연결되어 있다. 그리고, 상부의 드레인과 전집 전위 간에는 트랜지스터 내압 전위를 초과하는 전압을 차단하기 위한 보호 회로의 양단이 연결된다. 즉, 상부의 드레인 단자 및 전원 전압 단자(Vpp)는 트랜지스터(QR1)의 콜렉터에 연결되고, 트랜지스터(QR1)의 이미터는 접지되며, 베이스와 전원 전압 단자(Vpp)는 제1 저항(R1)을 통해 연결되고, 베이스와 접지 전위 사이에는 제2 저항(R2)가 결합되어 있다.
트랜지스터로 이루어진 상기 보호 회로는 전원 전압 단자(Vpp)로부터 입력되는 어드레스 구동 전압이 분배되어 베이스에 입력됨에 따라, 어드레스 구동 전압이 어드레스 구동 회로의 내압 전위 이상인 경우에 어드레스 구동 전압을 차단하여 접지되도록 한다.
예컨대,
(R1은 제1 저항, R2는 제2 저항, Va는 어드레스 구동 전압, VIC는 어드레스 구동 회로의 내압 전위)의 전압이 트랜지스터(Q1)의 베이스-이미터간에 발생하는 경우(이때,콜렉터-이미터 사이에서는 )콜렉터와 이미터간을 도통시켜 전원 전압 단자가 접지되도록 할 수 있다.
도 10은 상기 보호 회로를 구동 회로내의 각각의 전계 효과 트랜지스터에 연결한 모습을 보여주는 회로도이다. 여기에서 각각의 MOSFET 쌍의 양단에 상기 보호 회로가 구비되어 있음을 볼 수 있다. 또, 도 11은 상기 보호 회로를 구동 회로내의 모든 전계 효과 트랜지스터에 공통으로 연결한 모습을 보여주는 회로도이다. 강건한 회로 구축을 위하여는 도 10의 보호 회로가 바람직한 반면에, 저렴하고 전력 소모가 적은 회로 구축을 위하여는 도 11의 보호 회로가 바람직하다.
상기 실시예는 npn형 트랜지스터를 사용한 보호 회로를 구비한 어드레스 구동 회로의 경우이고, pnp형 트랜지스터를 사용한 보호 회로의 경우에는 트랜지스터의 이미터를 전원 전압 단자(Vpp)에 연결하고 콜렉터를 접지 단자에 연결하며, 베이스-이미터간에는 제1 저항(R1), 베이스-접지간에는 제2 저항(R2)가 연결된다. 그 동작은 상기 실시예와 동일하므로 그 구체적인 설명은 생략한다.
도 12는 구동 회로내의 한쌍의 전계 효과 트랜지스터의 양단에 제너 다이오드를 병렬로 연결한 모습을 보여주는 회로도이다. 제너 다이오드(ZR1)는 보호 회로에 병렬로 애노드는 접지되고 캐소드는 어드레스 구동 전압에 연결되어 결합되어 있다. 이때, 제너 다이오드(ZR1)는 역전압 부분에서의 항복 전압(VZ)을 어드레스 구동 회로의 내압 전위(VIC)와 동일하거나 약간 작은 것(즉, |VZ| < VIC )을 사용하는 것이 바람직하다. 필요에 따라 제너 다이오드(ZR1)의 항복 전압(VZ)을 조절하기 위하여, 저항에 의한 전압 증폭 또는 전압 분배 회로를 제너 다이오드(ZR1)에 결합시킬 수도 있다.
도 13은 도 12의 제너 다이오드를 구동 회로내의 각각의 전계 효과 트랜지스터에 연결한 모습을 보여주는 회로도이다. 여기에서 각각의 MOSFET 쌍의 양단에 제너 다이오드(ZR1 ... ZBm)을 포함하는 보호 회로가 구비되어 있음을 볼 수 있다. 도 14는 도 12의 제너 다이오드를 구동 회로내의 모든 전계 효과 트랜지스터에 공통으로 연결한 모습을 보여주는 회로도이다. 강건한 회로 구축을 위하여는 도 13의 보호 회로가 바람직한 반면에, 저렴하고 전력 소모가 적은 회로 구축을 위하여는 도 14의 보호 회로가 바람직하다. 제너 다이오드의 항복 전압은, 어드레스 구동 회로내의 트랜지스터들의 내압 전위를 항복 전압으로 가지는 것을 채택할 수 있다. 필요에 따라, 어드레스 구동 회로내의 트랜지스터들의 내압 전위보다 소정치만큼 낮은 전압을 항복 전압으로 가지는 것을 채택할 수도 있다. 이로써, 스위치 소자들의 내압 전위보다 높은 과전압이 발생하더라도 제너 다이오드의 역전압 작용에 의해 내압 전위(또는 내압 전위보다 소정치만큼 낮은 전압) 이상으로 초과하지 않게 된다.
필요에 따라, 트랜지스터 보호 회로는 도 11과 같이 공통으로 연결시키고 제너 다이오드는 각 전계 효과 트랜지스터 쌍에 각각 연결 시킬 수도 있다. 또, 필요에 따라, 트랜지스터 보호 회로는 도 10과 같이 각각 연결시키고 제너 다이오드는 각 전계 효과 트랜지스터 쌍에 각각 연결 시킬 수도 있다.
지금까지, 본 발명을 가장 바람직한 실시예를 기준으로 설명하였으나, 상기 실시예는 본 발명의 이해를 돕기 위한 것일 뿐이며, 본 발명의 내용이 그에 한정되는 것이 아니다. 본 발명의 구성에 대한 일부 구성요소의 부가, 삭감, 변경, 수정 등이 있더라도 첨부된 특허청구범위에 의하여 정의되는 본 발명의 기술적 사상에 속하는 한, 본 발명의 범위에 해당된다.
이상 설명된 바와 같이, 본 발명에 따른 보호 회로를 구비한 플라즈마 디스플레이 패널의 어드레스 구동 회로에 의하면, 제품의 제조 공정단계에서 또는 판매 후 사용에 따른 이상 전위가 어드레스 구동 전압에 발생하더라도, 고가의 칩온필름(Chip On Film)의 파손 및 플라즈마 디스플레이 패널의 손상을 방지할 수 있다. 따라서, 제품의 제조 공정단계에서 제품 불량률을 낮추어 생산비를 크게 저감시킬 수 있는 동시에, 판매 후 수명이 긴 제품으로서 소비자의 신뢰도를 향상시킬 수 있다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여주는 단면도이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여주는 타이밍도이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 동시(Address-While-Display) 구동 방법을 보여주는 타이밍도이다.
도 5는 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.
도 6은 도 5의 장치의 어드레스 구동부에 포함된 통상적인 전력 회생(recovery) 회로를 보여주는 도면이다.
도 7은 도 5의 장치의 어드레스 구동부에 포함된 통상적인 어드레스 구동 회로를 보여주는 도면이다.
도 8은 도 6의 통상적인 전력 회생 회로의 출력 신호 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호와의 관계를 보여주는 타이밍도이다.
도 9는 본 발명에 따라 구동 회로내의 한쌍의 전계 효과 트랜지스터의 양단에 보호 회로를 병렬로 연결한 모습을 보여주는 회로도이다.
도 10은 도 9의 보호 회로를 구동 회로내의 각각의 전계 효과 트랜지스터에 연결한 모습을 보여주는 회로도이다.
도 11은 도 9의 보호 회로를 구동 회로내의 모든 전계 효과 트랜지스터에 공통으로 연결한 모습을 보여주는 회로도이다.
도 12는 본 발명에 따라 구동 회로내의 한쌍의 전계 효과 트랜지스터의 양단에 제너 다이오드를 병렬로 연결한 모습을 보여주는 회로도이다.
도 13은 도 12의 제너 다이오드를 구동 회로내의 각각의 전계 효과 트랜지스터에 연결한 모습을 보여주는 회로도이다.
도 14는 도 12의 제너 다이오드를 구동 회로내의 모든 전계 효과 트랜지스터에 공통으로 연결한 모습을 보여주는 회로도이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인, SF1, ...SF8...서브-필드,
62...논리 제어부, 63..어드레스 구동부,
64...X 구동부, 65...Y 구동부,
66...영상 처리부, 63a...어드레스 구동 회로,
63b...전력 회생 회로, Va...선택 어드레스 전압.
Vpp...전원 전압 단자, QR1...보호 회로의 트랜지스터,
ZR1...보호 회로의 제너 다이오드, FR1U...상부 트랜지스터,
FR1L...하부 트랜지스터, R1...제1 저항,
R2...제2 저항

Claims (7)

  1. 표시 데이터 신호의 선택 어드레스 전압을 전원 전압 단자로부터 인가받아 플라즈마 디스플레이 패널의 어드레스 전극 라인들을 구동하는 구동 신호를 출력하는 어드레스 구동 회로에 있어서,
    선택된 어드레스 전극 라인들에 구동 신호를 인가하기 위하여, 상부 스위치의 일단이 상기 전원 전압 단자와 연결되고 상부 스위치의 타단이 하부 스위치의 일단과 연결되며, 하부 스위치의 타단은 접지된, 각 한쌍으로 이루어지는 복수의 스위치들; 및
    상기 각 한쌍의 스위치들 중 적어도 하나의 상부 스위치와 하부 스위치의 타단 사이에서, 상기 스위치의 내압 전위 이상의 전위가 발생한 경우에 그 전위를 상기 내압 전위 이하로 되게 하는 보호 회로를 구비하는 것을 특징으로 하는 어드레스 구동 회로.
  2. 제1항에 있어서,
    상기 각 한쌍으로 이루어지는 복수의 스위치들은 복수의 전계 효과 트랜지스터들로서, 선택된 어드레스 전극 라인들에 구동 신호를 인가하기 위하여, 상부의 드레인이 상기 전원 전압 단자와 연결되고 소스가 하부의 드레인과 연결되며 하부의 소스는 접지되고,
    상기 각 한쌍의 전계 효과 트랜지스터의 상부의 드레인과 하부의 소스 사이에서, 상기 전계 효과 트랜지스터의 내압 전위 이상의 전위가 발생한 경우에 접지되는 것을 특징으로 하는 어드레스 구동 회로.
  3. 제2항에 있어서,
    상기 보호 회로는,
    상기 각 한쌍의 전계 효과 트랜지스터의 상부의 드레인이 콜렉터와 접속되고, 이미터는 접지되며, 베이스는 상기 상부의 소스와 제1 저항을 통해 연결되고 제2 저항을 통해 접지 단자와 연결되는 트랜지스터 회로를 포함하는 것을 특징으로 하는 어드레스 구동 회로.
  4. 제2항에 있어서,
    상기 보호 회로는,
    상기 각 한쌍의 전계 효과 트랜지스터의 상부의 드레인이 이미터와 접속되고, 콜렉터는 접지되며, 베이스는 상기 상부의 드레인과 제1 저항을 통해 연결되고 제2 저항을 통해 접지 단자와 연결되는 트랜지스터 회로를 포함하는 것을 특징으로 하는 어드레스 구동 회로.
  5. 제3항 또는 제4항에 있어서,
    상기 트랜지스터 회로는, 상기 선택 어드레스 전압이 상기 제1 저항과 상기 제2 저항에 의해 분배되어 상기 베이스에 인가되고, 상기 선택 어드레스 전압이 적어도 상기 전계 효과 트랜지스터의 내압 전위 이상이 되는 경우에, 분배된 상기 선택 어드레스 전압에 따라 상기 콜렉터-이미터의 도통 여부를 결정하는 것을 특징으로 하는 어드레스 구동 회로,
  6. 제1항 또는 제2항에 있어서,
    상기 보호 회로는,
    상기 각 한쌍의 스위치들 중 적어도 하나의 상부 스위치와 하부 스위치의 타단 사이에서, 상기 스위치의 내압 전위를 항복전압으로 하는 제너 다이오드를 포함하는 것을 특징으로 하는 어드레스 구동 회로.
  7. 제1항 또는 제2항에 있어서,
    상기 보호 회로는,
    상기 각 한쌍의 스위치들 중 적어도 하나의 상부 스위치와 하부 스위치의 타단 사이에서, 상기 스위치의 내압 전위보다 소정치 낮은 전압을 항복전압으로 하는 제너 다이오드를 포함하는 것을 특징으로 하는 어드레스 구동 회로.
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