KR20080046032A - 효율적인 히트-싱크를 가진 방전 표시 장치 - Google Patents

효율적인 히트-싱크를 가진 방전 표시 장치 Download PDF

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KR20080046032A
KR20080046032A KR1020060115455A KR20060115455A KR20080046032A KR 20080046032 A KR20080046032 A KR 20080046032A KR 1020060115455 A KR1020060115455 A KR 1020060115455A KR 20060115455 A KR20060115455 A KR 20060115455A KR 20080046032 A KR20080046032 A KR 20080046032A
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이명규
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Abstract

본 발명에 따른 방전 표시 장치는 방전 표시 패널과 그 구동 장치를 포함한다. 방전 표시 패널에서는, 주사 전극 라인들과 어드레스 전극 라인들이 교차하고 이 교차 영역들에서 표시 셀들이 형성된다. 구동 장치는 Y-구동부 및 어드레스 구동부를 포함한다. Y-구동부는 주사 전극 라인들을 구동한다. 어드레스 구동부는 어드레스 전극 라인들을 구동한다. Y-구동부는 회로 기판 및 히트-싱크(heat-sink)를 포함한다. 히트-싱크는 기둥-판과 날개-판들을 포함한다. 표면실장소자들로서 제조된 Y-구동부의 스위칭 소자들은 히트-싱크의 날개-판에 부착된다.

Description

효율적인 히트-싱크를 가진 방전 표시 장치{Discharge display apparatus having efficient heatsink}
도 1은 본 발명의 일 실시예에 의한 방전 표시 장치에 포함된 플라즈마 표시 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 표시 셀의 예를 보여주는 단면도이다.
도 3은 도 1의 플라즈마 표시 패널의 구동 방법을 보여주는 타이밍도이다.
도 4는 도 1의 플라즈마 표시 패널의 구동 장치를 보여주는 블록도이다.
도 5는 도 3의 단위 서브-필드에서 도 1의 패널에 인가되는 구동 신호들을 보여주는 타이밍도이다.
도 6은 도 5의 리셋 주기에서 주사 전극 라인들에 점진적인 상승 전위가 인가된 직후 시점에서의 어느 한 표시 셀의 벽전하 분포를 보여주는 단면도이다.
도 7은 도 5의 리셋 주기의 종료 시점에서의 어느 한 표시 셀의 벽전하 분포를 보여주는 단면도이다.
도 8은 도 4의 구동 장치에 포함된 Y-구동부를 보여주는 도면이다.
도 9는 도 8의 리셋/유지 회로를 보여주는 도면이다.
도 10은 도 4의 구동 장치에 포함된 Y-구동부의 회로 기판 및 히트-싱크를 보여주는 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 표시 패널, 10...앞쪽 글라스 기판,
11, 15...유전층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...유지 전극 라인, Y1, ..., Yn...주사 전극 라인,
A1, ..., Am...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인, SF1, ...SF8...서브-필드,
SY1, ..., SYn...Y 전극 구동 신호, VG...접지 전위,
SX1, ..., SXn...X 전극 구동 신호, SF...단위 서브-필드,
SAR1..ABm...표시 데이터 신호들, 62...논리 제어부,
63..어드레스 구동부, 64...X-구동부,
65...Y-구동부, 66...영상 처리부,
RSC...리셋/유지 회로, AC...주사 구동 회로,
SIC...스위칭 출력 회로, DU...다이오드,
CSP...캐페시터, SSCL...접지용 트랜지스터,
HS...히트-싱크, 45P...회로 기판,
101...기둥-판, 102 내지 104...제1측 날개-판들,
105 내지 109...제2측 날개-판들, STR...표면실장소자들,
STL...대형 스위칭 소자들, SC1, SC2...나사들.
본 발명은, 방전 표시 장치에 관한 것으로서, 보다 상세하게는, 주사 전극 라인들과 어드레스 전극 라인들이 교차하고 이 교차 영역들에서 표시 셀들이 형성되는 방전 표시 패널, 및 이 방전 표시 패널의 구동 장치를 포함하는 방전 표시 장치에 관한 것이다.
통상적인 방전 표시 장치 예를 들어, 미국 특허 제5,541,618호의 플라즈마 표시 장치에서는, 단위 프레임이 시분할 계조 표시를 위한 복수의 서브필드들로 구분되고, 서브필드들 각각이 리셋 주기, 어드레싱 주기, 및 유지 주기를 포함한다. 서브필드들 각각은 고유한 계조 가중값을 가지며, 이 계조 가중값에 비례하여 유지 주기가 설정된다. 한편, 통상적인 방전 표시 장치는 주사 전극 라인들을 구동하는 Y-구동부 및 어드레스 전극 라인들을 구동하는 어드레스 구동부를 포함한다.
상기와 같은 통상적인 방전 표시 장치의 Y-구동부는 회로 기판 및 히트-싱크를 포함한다. 회로 기판은, 평판 표시 패널로서의 방전 표시 패널의 뒷면인 한정된 공간에 부착되어야 하므로, 회로 기판에 실장될 회로 소자들의 개수에 제한이 따르고 있다. 이에 따라, 어느 한 대전력용 스위칭 소자의 기능을 위하여 충분히 많은 스위칭 소자들을 병렬로 연결하여 사용할 수 없다.
따라서, 다음과 같은 문제점들이 있다.
첫째, 주사 전극 라인들을 구동하는 Y-구동부의 동작이 불안정해지거나, Y-구동부의 수명이 짧아질 수 있다.
둘째, Y-구동부의 회로 기판에 실장될 스위칭 소자들의 정격 전력이 커질 수 밖에 없으므로, Y-구동부의 제조 단가가 높아진다.
본 발명의 목적은, Y-구동부의 동작을 보다 안정되게 하고, Y-구동부의 수명을 보다 연장시키며, Y-구동부의 제조 단가가 낮아질 수 있는 방전 표시 장치를 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 방전 표시 장치는 방전 표시 패널과 그 구동 장치를 포함한다. 상기 방전 표시 패널에서는, 주사 전극 라인들과 어드레스 전극 라인들이 교차하고 이 교차 영역들에서 표시 셀들이 형성된다. 상기 구동 장치는 Y-구동부 및 어드레스 구동부를 포함한다. 상기 Y-구동부는 상기 주사 전극 라인들을 구동한다. 상기 어드레스 구동부는 상기 어드레스 전극 라인들을 구동한다. 상기 Y-구동부는 회로 기판 및 히트-싱크(heat-sink)를 포함한다. 상기 히트-싱크는 기둥-판과 날개-판들을 포함한다. 표면실장소자들로서 제조된 상기 Y-구동부의 스위칭 소자들은 상기 히트-싱크의 날개-판에 부착된다.
본 발명의 상기 방전 표시 장치에 의하면, 상기 주사 전극 라인들을 구동하 는 상기 Y-구동부에 있어서, 상기 Y-구동부의 스위칭 소자들의 일부가 표면실장소자들로서 제조됨에 따라, 상기 스위칭 소자들의 일부가 상기 히트-싱크의 날개-판에 부착될 수 있다. 즉, 상기 기둥-판의 여유 영역에 대형 스위칭 소자들이 부착될 뿐만 아니라, 표면실장소자들로서 제조된 스위칭 소자들이 상기 히트-싱크의 날개-판에도 부착된다. 이에 따라, 제한된 회로 기판에 보다 많은 스위칭 소자들이 실장될 수 있다. 이에 따라, 어느 한 대전력용 스위칭 소자의 기능을 위하여 충분히 많은 스위칭 소자들을 병렬로 연결하여 사용할 수 있다.
따라서, 다음과 같은 효과들이 있다.
첫째, 주사 전극 라인들을 구동하는 Y-구동부의 동작이 보다 안정되고, Y-구동부의 수명이 보다 연장될 수 있다.
둘째, Y-구동부의 회로 기판에 실장될 스위칭 소자들의 정격 전력이 낮아지므로, Y-구동부의 제조 단가가 낮아진다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 1은 본 발명의 일 실시예에 의한 방전 표시 장치에 포함된 플라즈마 표시 패널(1)의 구조를 보여준다. 도 2는 도 1의 패널(1)의 한 표시 셀의 예를 보여준다.
도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 표시 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm), 유전층(11, 15), 주사 전극 라인들(Y1, ..., Yn), 유지 전극 라인들(X1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 표시 셀의 방전 영역을 구획하고 각 표시 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은, 격벽(17)들 사이에서 형성된다.
유지 전극 라인들(X1, ..., Xn)과 주사 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 표시 셀을 설정한다. 각 유지 전극 라인(X1, ..., Xn)과 각 주사 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전층(11)은 유지 전극 라인들(X1, ..., Xn)과 주사 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예 를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
도 3은 도 1의 플라즈마 표시 패널(1)의 구동 방법을 보여준다. 도 3을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 어드레스 주기(A1, ..., A8)와 유지 주기(S1, ..., S8)로 분할된다.
각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호들이 인가됨과 동시에 각 주사 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호들이 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 유지 주기(S1, ..., S8)에서는, 모든 주사 전극 라인들(Y1, ..., Yn)과 모든 유지 전극 라인들(X1, ..., Xn)에 표시 방전용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A6)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 표시 패널의 휘도는 단위 프레임에서 차지하는 유지 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기에서, 제1 서브필드(SF1)의 유지 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 유지 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 유지 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 유지 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 유지 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 유지 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브필드(SF7)의 유지 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF8)의 유지 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
도 4를 참조하면, 도 1의 플라즈마 표시 패널(1)의 구동 장치는 영상 처리부(41), 제어부(42), 어드레스 구동부(43), X-구동부(44) 및 Y-구동부(45)를 포함한다.
영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다.
논리 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다.
어드레스 구동부(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레싱 제어 신호들(SA)에 따라 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)을 구동한다.
X-구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호들(SX)에 따라 유지 전극 라인들로서의 X 전극 라인들을 구동한다.
Y-구동부(65)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호들(SY)에 따라 주사 전극 라인들로서의 Y 전극 라인들을 구동한다.
도 5는 도 3의 단위 서브-필드(SF)에서 도 1의 패널(1)에 인가되는 구동 신호들을 보여준다. 도 5에서 수평 방향은 시간을, 그리고 수직 방향은 전위를 각각 가리킨다. 도 5에서 참조부호 SAR1 .. ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, SX1 .. Xn은 유지 전극 라인들로서의 X 전극 라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn은 각 주사 전극 라인으로서의 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호들을 가리 킨다. 도 6은 도 5의 리셋 주기(PR)에서 Y 전극 라인들(Y1, ...Yn)에 점진적인 상승 전위가 인가된 직후 시점에서의 어느 한 표시 셀의 벽전하 분포를 보여준다. 도 7은 도 5의 리셋 주기(PR)의 종료 시점에서의 어느 한 표시 셀의 벽전하 분포를 보여준다. 도 6 및 7에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.
도 5를 참조하면, 단위 서브-필드(SF)의 리셋 주기(PR)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전위를 접지 전위(VG)로부터 제2 전위(VS) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기에서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A1, ..., Am) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.
다음에, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전위(VS) 예를 들어, 155 볼트(V)부터 제2 전위(VS)보다 제3 전위(VSET)만큼 더 높은 최고 전위(VSET+VS) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기에서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인 가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이에 더욱 약한 방전이 일어난다. 여기에서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 6 참조).
다음에, X 전극 라인들(X1, ..., Xn)에 인가되는 전위가 제2 전위(VS)로 유지된 상태에서, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전위가 제2 전위(VS)로부터 접지 전위(VG)까지 지속적으로 하강된다. 여기에서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인가된다. 이에 따라, 주사 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들이 적절히 삭감되고, X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 적절히 증가한다(도 7 참조).
이에 따라, 이어지는 어드레싱 주기(PA)에서, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호들이 인가되고, 제2 전위(VS)보다 낮은 제4 전위(VSCAN)로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전위(VG)의 주사 펄스가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호들은, 선택된 표시 셀들에 대하여 정극성 어드레스 전위(VA)를 갖고, 선택되지 않은 표시 셀들에 대하여 접지 전위(VG)가 인가된다. 이에 따라, 접지 전위(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레스 전위(VA)의 표시 데이터 신호들이 인가되면 상응하는 표시 셀들에서 어드레스 방전에 의하여 설정 벽전위가 형성되며, 그렇지 않은 표시 셀들에서는 설정 벽전위가 형성되지 않는다. 여기에서, X 전극 라인들(X1, ...Xn)에 제2 전위(VS)가 인가됨에 따라, 어드레스 방전의 정확도가 높아질 수 있고, X 전극 라인들(X1, ...Xn) 주위의 부극성 벽전하들이 유지 주기(PS)에서의 유지 방전에 일조한다.
이어지는 유지 주기(PS)에서는, 모든 주사 전극 라인들(Y1, ...Yn)과 유지 전극 라인들(X1, ...Xn)에 제2 전압(VS)의 유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(PA)에서 설정 벽전위가 형성된 표시 셀들에서 유지 방전을 일으 킨다.
도 8을 참조하면, 도 4의 구동 장치에 포함된 Y-구동부(45)는 리셋 유지 회로(RSC), 주사 구동 회로(AC), 및 스위칭 출력 회로(SIC)를 포함한다.
리셋/유지 회로(RSC)는 리셋 주기(PR) 및 유지 주기(PS)에서 Y 전극 라인들(Y1, ...Yn)에 인가될 구동 신호들을 발생시킨다.
주사 구동 회로(AC)는 어드레싱 주기(PA)에서 Y 전극 라인들(Y1, ...Yn)에 인가될 구동 신호들을 발생시킨다.
스위칭 출력 회로(SIC)에서는, 위쪽 트랜지스터들(YU1, ..., YUn) 및 아래쪽 트랜지스터들(YL1, ..., YLn)이 배열되어, 각 위쪽 트랜지스터 및 각 아래쪽 트랜지스터의 공통 출력 라인이 각각의 Y 전극 라인(Y1, ..., Yn)에 대응되도록 연결되어 있다.
리셋 주기(도 5의 PR)에 사용되는 리셋/유지 회로(RSC)로부터의 구동 신호, 어드레싱 주기(도 5의 PA)에서 사용되는 주사 펄스, 및 유지 주기(도 5의 PS)에서 사용되는 리셋/유지 회로(RSC)로부터의 유지 펄스는 스위칭 출력 회로(SIC)를 통하여 각각의 Y 전극 라인(Y1, ..., Yn)에 인가된다.
주사 구동 회로(AC)에 포함된 캐페시터(CSP)는 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인과 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 공통 전원 라인 사이에 연결된다. 여기에서, 캐페시터(CSP)의 충전에 의한 전압이 스위칭 출력 회로의 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가된다.
주사 구동 회로(AC)에 있어서, 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인과 주사용 바이어스 전압(VSCAN)의 단자 사이에는 일방향 전류 제어 소자로서의 다이오드(DU)가 연결된다. 이에 따라, 다이오드(DU)를 통하여 캐페시터(CSP)가 충전되며, 이 충전에 의한 주사용 바이어스 전압(VSCAN)이 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가된다. 또한, 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 공통 전원 라인과 접지 라인 사이에 접지용 트랜지스터(SSCL)가 연결된다.
도 8 및 5를 참조하여, 도 8의 Y-구동부의 동작 과정을 상세히 살펴보면 다음과 같다.
주사 시간(어드레싱 시간, PA)을 제외한 시간 즉, 리셋 주기(PR) 및 유지 주기(PS)에 있어서, 접지용 트랜지스터(SSCL)가 턴 오프(turn off)되고, 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)이 턴 온(turn on)된다. 이에 따라, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)이 모든 아래쪽 트랜지스터들(YL1, ..., YLn)을 통하여 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다.
주사 시간 즉, 어드레싱 주기(PA)에 있어서, 캐페시터(CSP)의 충전에 의한 주사용 바이어스 전위(VSCAN)가 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가된다. 또한, 접지용 트랜지스터(SSCL)가 턴 온(turn on)되므로, 접지 전위(VG)가 접지용 트랜지스터(SSCL)를 통하여 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)에 인가된다. 여기에서, 주사될 한 Y 전극 라인에 연결된 아래쪽 트랜지스터가 턴 온(turn on)되고 위쪽 트랜지스터가 턴 오프(turn off)된다. 또한, 주사되지 않을 나머지 모든 Y 전극 라인들에 연결된 아래쪽 트랜지스터들이 턴 오프(turn off)되고 위쪽 트랜지스터들이 턴 온(turn on)된다. 이에 따라, 주사될 한 Y 전극 라인에는 주사용 접지 전위(VG)가 인가되고, 주사되지 않을 나머지 모든 Y 전극 라인들에는 주사용 바이어스 전위(VSCAN)가 인가된다.
어드레싱 주기(PA)에 있어서, 주사될 한 Y 전극 라인에 주사용 접지 전위(VG)가 인가되는 시점, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호들이 인가되는 시점, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호들의 인가가 종료되는 시점, 및 주사될 한 Y 전극 라인에 주사용 접지 전위(VG)의 인가됨이 종료되는 시점에서의 전류 통로들을 살펴보면 다음과 같다.
첫째, 주사될 한 Y 전극 라인에 주사용 접지 전위(VG)가 인가되는 시점에서 는, 주사될 한 Y 전극 라인에 연결된 표시 셀들(전기적 캐페시터들)로부터 스위칭 출력 회로(SIC)의 한 아래쪽 트랜지스터 및 주사 구동 회로(AC)의 접지용 트랜지스터(SSCL)를 통하여 접지 단자로 전류가 흐른다.
둘째, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호들이 인가되는 시점에서는, 선택 전위(VA)가 인가된 어드레스 전극 라인들로부터 주사중인 한 Y 전극 라인으로 방전 전류가 흐를 뿐만 아니라, 주사되지 않은 나머지 모든 Y 전극 라인들, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, 주사 구동 회로(AC)의 캐페시터(CSP) 및 접지용 트랜지스터(SSCL)를 통하여 접지 단자로 전류가 흐른다.
셋째, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호들의 인가가 종료되는 시점에서는, 주사 구동 회로(AC)의 캐페시터(CSP)로부터 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, Y 전극 라인들을 통하여 어드레스 전극 라인들(AR1, ..., ABm)로 전류가 흐른다.
그리고 넷째, 주사될 한 Y 전극 라인에 주사용 접지 전위(VG)가 인가됨이 종료되는 시점에서는, 주사 구동 회로(AC)의 캐페시터(CSP)로부터 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, Y 전극 라인들을 통하여 표시 셀들(전기적 캐페시터들)로 전류가 흐른다.
상기와 같은 리셋 주기(PR), 어드레싱 주기(PA) 및 유지 주기(PS)에 있어서, 캐페시터(CSP)에 일정한 전압이 유지되면서 작용하므로, 구동이 불안정해지지 않고 소비 전력이 높아지지 않는다.
도 9는 도 8의 리셋/유지 회로(RSC)를 보여준다. 도 9에서 제3 내지 제6 트랜지스터들(ST3, ..., ST6)은 리셋 주기(도 5의 PR)에서 주사 전극 라인들에 인가될 구동 신호(ORS)를 발생시킨다. 또한, 전력 재생용 캐페시터(CSY), 제1 내지 제5 트랜지스터들(ST1, ..., ST5) 및 동조 코일(LY)은 유지 주기(도 5의 PS)에서 주사 전극 라인들에 인가될 구동 신호(ORS)를 발생시킨다. 도 9 및 5를 참조하여 도 9의 리셋/유지 회로(RSC)의 동작을 설명하면 다음과 같다.
단위 서브-필드(SF)의 리셋 주기(PR)에 있어서, X 전극 라인들(X1, ..., Xn)에 인가되는 전위가 접지 전위(VG)로부터 제2 전위(VS) 예를 들어, 155 볼트(V)까지 지속적으로 상승되는 시간 동안에는 제4 및 제5 트랜지스터들(ST4, ST5)만이 턴 온(turn on)된다. 이에 따라, 모든 주사 전극 라인들(Y1, ..., Yn)에는 접지 전압(VG)이 인가된다.
다음에, 제3 및 제6 트랜지스터들(ST3, ST6)만이 턴 온(turn on)되고, 제6 트랜지스터(ST6)의 드레인(Drain)에는 제3 전위(VSET)가 인가된다. 여기에서, 제6 트랜지스터(ST6)의 게이트에 지속적으로 상승되는 제어 전압이 인가되므로, 제6 트랜지스터(ST6)의 채널 저항값은 지속적으로 줄어든다. 또한, 제3 트랜지스터(ST3) 의 소오스(Source)에 제2 전압(VS)이 인가되어 있으므로, 제3 트랜지스터(ST3)의 소오스(Source)와 제6 트랜지스터(ST6)의 드레인(Drain) 사이에 연결된 캐페시터(CSR)의 작용으로 인하여, 제6 트랜지스터(ST6)의 드레인(Drain)에는 제2 전위(VS)로부터 최고 전위(VSET+VS)까지 지속적으로 상승되는 전위가 인가된다. 이에 따라, 모든 주사 전극 라인들(Y1, ..., Yn)에는 제2 전위(VS)으로부터 최고 전위(VSET+VS) 예를 들어, 355 볼트(V)까지 지속적으로 상승되는 전위가 인가된다.
다음에, 제3 및 제5 트랜지스터들(ST3, ST5)만이 턴 온(turn on)되어 제2 전위(VS)가 모든 주사 전극 라인들(Y1, ..., Yn)에 인가된다.
다음에, 제5 및 제7 트랜지스터들(ST5, ST7)만이 턴 온(turn on)되되, 제7 트랜지스터(ST7)의 게이트에 지속적으로 상승되는 제어 전위가 인가되므로, 제7 트랜지스터(ST7)의 채널 저항값은 지속적으로 줄어든다. 이에 따라, 모든 주사 전극 라인들(Y1, ..., Yn)에 인가되는 전위가 제2 전위(VS)로부터 접지 전위(VG)까지 지속적으로 하강된다.
이어지는 어드레싱 주기(PA)에서는 리셋/유지 회로(RSC)의 모든 트랜지스터들(ST3, ..., ST6)이 턴 오프(turn off)되어, 리셋/유지 회로(RSC)의 출력이 전기적인 플로팅(floating) 상태가 된다.
이어지는 유지 주기(PS)에서 모든 주사 전극 라인들(Y1, ..., Yn)에 인가되 는 단위 펄스에 있어서, 제2 전위(VS)로부터 접지 전위(VG)까지 하강하는 시간에서 제2 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 표시 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSY)에 수집된다. 이와 같이 수집된 전하들은 접지 전위(VG)로부터 제2 전위(VS)까지 상승하는 시간에서 모든 주사 전극 라인들(Y1, ..., Yn)에 인가되어 재활용된다. 이에 대하여 단계적으로 설명하면 다음과 같다.
유지 주기(PS)에서 모든 주사 전극 라인들(Y1, ..., Yn)에 인가되는 단위 펄스에 있어서, 접지 전위(VG)로부터 제2 전위(VS)까지 상승하는 시간에서 제1 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 전력 재생용 캐페시터(CSY)에 수집되었던 전하들이 모든 주사 전극 라인들(Y1, ..., Yn)에 인가된다.
다음에, 제3 및 제5 트랜지스터들(ST3, ST5)만이 턴 온(turn on)되어, 제2 전위(VS)가 모든 주사 전극 라인들(Y1, ..., Yn)에 인가된다.
다음에, 제2 전위(VS)로부터 접지 전위(VG)까지 하강하는 시간에서 제2 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 표시 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSY)에 수집된다.
최종적으로, 제4 및 제5 트랜지스터들(ST4, ST5)만이 턴 온(turn on)되어, 접지 전위(VG)가 모든 주사 전극 라인들(Y1, ..., Yn)에 인가된다.
도 8 내지 10을 참조하여 도 4의 구동 장치에 포함된 Y-구동부(45, 도 8 및 9 참조)의 회로 기판(45P) 및 히트-싱크(HS)를 설명하면 다음과 같다.
히트-싱크(HS)는 기둥-판(101), 제1측 날개-판들(102 내지 104), 및 제2측 날개-판들(105 내지 109)을 포함한다. 여기에서, 표면실장소자들로서 제조된 Y-구동부(45)의 스위칭 소자들(STR)은 히트-싱크(HS)의 한 날개-판(109)에 부착된다.
즉, Y-구동부(도 4의 45, 도 8 및 9 참조)의 스위칭 소자들의 일부(STR)가 표면실장소자들로서 제조됨에 따라, 스위칭 소자들의 일부(STR)가 히트-싱크의 날개-판(109)에 부착될 수 있다. 즉, 기둥-판(101)의 여유 영역에 대형 스위칭 소자들(STL)이 부착될 뿐만 아니라, 표면실장소자들로서 제조된 스위칭 소자들(STR)이 히트-싱크(HS)의 날개-판(109)에도 부착된다. 이에 따라, 제한된 회로 기판(45P)에 보다 많은 스위칭 소자들이 실장될 수 있다. 이에 따라, 어느 한 대전력용 스위칭 소자의 기능을 위하여 충분히 많은 스위칭 소자들을 병렬로 연결하여 사용할 수 있다.
따라서, 다음과 같은 효과들이 있다.
첫째, 주사 전극 라인들(도 1의 Y1, ..., Yn)을 구동하는 Y-구동부(도 4의 45, 도 8 및 9 참조)의 동작이 보다 안정되고, Y-구동부(45)의 수명이 보다 연장될 수 있다.
둘째, Y-구동부(45)의 회로 기판(45P)에 실장될 스위칭 소자들의 정격 전력이 낮아지므로, Y-구동부(45)의 제조 단가가 낮아진다.
보다 상세하게는, 히트-싱크(HS)의 기둥-판(101)과 날개-판들은 일체형으로 형성된다. 이 히트-싱크(HS)는 나사들(SC1,SC2)에 의하여 회로 기판(45P)에 부착된다.
히트-싱크(HS)의 기둥-판(101)은 회로 기판(45P)에 대하여 수직 방향으로 세워진다. 히트-싱크(HS)의 기둥-판(101)으로부터 회로 기판(45P)과 평행한 방향으로 제1측 날개-판들(102 내지 104) 및 제2측 날개-판들(105 내지 109)이 인출된다.
나사들((SC1,SC2))은 히트-싱크(HS)의 기둥-판(101)의 내부를 관통하여 회로 기판(45P)에 삽입된다. 이에 따라, 히트-싱크(HS)가 용이하게 회로 기판(45P)으로부터 분리될 수 있으므로, 날개-판(109)의 저면에 부착되어 있는 스위칭 소자들(STR)의 수리가 용이해질 수 있다.
제1측 날개-판들(102 내지 104)의 폭은 제2측 날개-판들(105 내지 109)의 폭보다 짧다. 제1측 날개-판들(102 내지 104)은 제2측 날개-판들(105 내지 109)보다 적게 형성되어, 기둥-판(101)의 제1측의 여유 영역에 Y-구동부(도 4의 45, 도 8 및 9 참조)의 또다른 스위칭 소자들(STL)이 부착된다.
Y-구동부(45, 도 8 및 9 참조)의 스위칭 소자들(STR)이 부착된 날개-판(109)의 두께(T2)는 다른 날개-판들 각각의 두께(T1)보다 크다. 이에 따라 방열 효과가 증배될 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 방전 표시 장치에 의하면, 주사 전극 라인들을 구동하는 Y-구동부에 있어서, Y-구동부의 스위칭 소자들의 일부가 표면실장소자들로서 제조됨에 따라, 스위칭 소자들의 일부가 히트-싱크의 날개-판에 부착될 수 있다. 즉, 기둥-판의 여유 영역에 대형 스위칭 소자들이 부착될 뿐만 아니라, 표면실장소자들로서 제조된 스위칭 소자들이 히트-싱크의 날개-판에도 부착된다. 이에 따라, 제한된 회로 기판에 보다 많은 스위칭 소자들이 실장될 수 있다. 이에 따라, 어느 한 대전력용 스위칭 소자의 기능을 위하여 충분히 많은 스위칭 소자들을 병렬로 연결하여 사용할 수 있다.
따라서, 다음과 같은 효과들이 있다.
첫째, 주사 전극 라인들을 구동하는 Y-구동부의 동작이 보다 안정되고, Y-구동부의 수명이 보다 연장될 수 있다.
둘째, Y-구동부의 회로 기판에 실장될 스위칭 소자들의 정격 전력이 낮아지므로, Y-구동부의 제조 단가가 낮아진다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (8)

  1. 주사 전극 라인들과 어드레스 전극 라인들이 교차하고 이 교차 영역들에서 표시 셀들이 형성되는 방전 표시 패널, 및 상기 방전 표시 패널의 구동 장치를 포함하는 방전 표시 장치에 있어서,
    상기 구동 장치가
    상기 주사 전극 라인들을 구동하는 Y-구동부, 및
    상기 어드레스 전극 라인들을 구동하는 어드레스 구동부를 포함하고,
    상기 Y-구동부가 회로 기판 및 히트-싱크를 포함하며,
    상기 히트-싱크가 기둥-판과 날개-판들을 포함하고,
    표면실장소자들로서 제조된 상기 Y-구동부의 스위칭 소자들이 상기 히트-싱크의 날개-판에 부착되는 방전 표시 장치.
  2. 제1항에 있어서,
    상기 히트-싱크의 기둥-판과 날개-판들이 일체형으로 형성된 방전 표시 장치.
  3. 제2항에 있어서,
    나사들에 의하여 상기 히트-싱크가 상기 회로 기판에 부착되는 방전 표시 장치.
  4. 제3항에 있어서,
    상기 히트-싱크의 기둥-판이 상기 회로 기판에 대하여 수직 방향으로 세워지고,
    상기 히트-싱크의 기둥-판으로부터 상기 회로 기판과 평행한 방향으로 상기 히트-싱크의 날개-판들이 인출되는 방전 표시 장치.
  5. 제4항에 있어서,
    상기 나사들이 상기 히트-싱크의 기둥-판의 내부를 관통하여 상기 회로 기판에 삽입되는 방전 표시 장치.
  6. 제5항에 있어서,
    상기 히트-싱크의 기둥-판을 중심으로 제1측 날개-판들과 제2측 날개-판들이 형성되되,
    상기 제1측 날개-판들의 폭이 상기 제2측 날개-판들의 폭보다 짧은 방전 표시 장치.
  7. 제6항에 있어서,
    상기 히트-싱크의 제1측 날개-판들이 상기 제2측 날개-판들보다 적게 형성되어,
    상기 기둥-판의 제1측의 여유 영역에 상기 Y-구동부의 또다른 스위칭 소자들이 부착된 방전 표시 장치.
  8. 제7항에 있어서,
    상기 Y-구동부의 스위칭 소자들이 부착된 상기 날개-판의 두께가 다른 날개-판들 각각의 두께보다 큰 방전 표시 장치.
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