KR100502355B1 - 어드레스 전극 라인들이 전기적으로 플로팅되는 플라즈마디스플레이 패널의 리셋팅 방법, 및 이 리셋팅 방법을사용한 플라즈마 디스플레이 패널의 구동 방법 - Google Patents

어드레스 전극 라인들이 전기적으로 플로팅되는 플라즈마디스플레이 패널의 리셋팅 방법, 및 이 리셋팅 방법을사용한 플라즈마 디스플레이 패널의 구동 방법 Download PDF

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Abstract

본 발명에 따른 플라즈마 디스플레이 패널의 리셋팅 방법은 벽전하 축적 단계 및 벽전하 배분 단계를 포함한다. 벽전하 축적 단계에서는, 제2 디스플레이 전극 라인들에 인가되는 전압이 제1 전압까지 지속적으로 상승된다. 벽전하 배분 단계에서는, 제1 디스플레이 전극 라인들에 인가되는 전압이 상기 제1 전압보다 낮은 제2 전압으로 유지된 상태에서 제2 디스플레이 전극 라인들에 인가되는 전압이 상기 제2 전압보다 낮은 제3 전압까지 지속적으로 하강되는 한편, 어드레스 전극 라인들이 전기적으로 플로팅된다.

Description

어드레스 전극 라인들이 전기적으로 플로팅되는 플라즈마 디스플레이 패널의 리셋팅 방법, 및 이 리셋팅 방법을 사용한 플라즈마 디스플레이 패널의 구동 방법{Method for resetting plasma display panel wherein address electrode ines are electrically floated, and method for driving plasma display panel using the resetting method}
본 발명은, 플라즈마 디스플레이 패널의 리셋팅 방법 및 이 리셋팅 방법을 사용한 플라즈마 디스플레이 패널의 구동 방법에 관한 것으로서, 보다 상세하게는, 3-전극 면방전 구조의 플라즈마 디스플레이 패널의 최소 구동 주기인 단위 서브-필드에서 최초로 수행되어, 모든 디스플레이 셀들의 전하들의 분포가 균일해짐과 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 하는 리셋팅 방법, 및 이 리셋팅 방법을 사용한 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, ..., ABm), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn ), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, ..., ABm )의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, ..., ABm)과 교차되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 기본적으로 적용되는 구동 방법에서는, 리셋팅(resetting), 어드레싱(addressing), 및 방전-유지(display-sustain) 단계들이 단위 서브-필드에서 순차적으로 수행된다. 리셋팅 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드레싱 단계에서는, 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 방전-유지 단계에서는, 모든 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써 어드레싱 단계에서 상기 벽전압이 형성된 디스플레이 셀들이 방전-유지 방전을 일으킨다. 이 방전-유지 단계에 있어서, 방전-유지 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(14) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(16)이 여기되어 빛이 발생된다.
도 3은 도 1의 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치를 보여준다. 도 3을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(66), 논리 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(63)는, 논리 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 논리 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(S Y)를 처리하여 Y 전극 라인들에 인가한다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여준다. 도 4를 참조하면, 모든 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브-필드(SF1, ..., SF8)는 리셋팅 시간(R1, ..., R8), 어드레싱 시간(A1, ..., A8), 및 방전-유지 시간(S1, ..., S8)로 분할된다.
모든 디스플레이 셀들의 방전 조건들은 각 리셋팅 시간(R1, ..., R8)에서 균일해지면서 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 된다.
각 어드레싱 시간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, ..., ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Y n)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 방전-유지 시간(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 방전-유지용 펄스가 교호하게 인가되어, 상응하는 어드레싱 시간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 방전-유지 시간(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 방전-유지 시간(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브-필드(SF1)의 방전-유지 시간(S1)에는 20에 상응하는 시간(1T)이, 제2 서브-필드(SF2)의 방전-유지 시간(S2)에는 21에 상응하는 시간(2T)이, 제3 서브-필드(SF3)의 방전-유지 시간(S3)에는 22에 상응하는 시간(4T)이, 제4 서브-필드(SF4)의 방전-유지 시간(S4)에는 23에 상응하는 시간(8T)이, 제5 서브-필드(SF5)의 방전-유지 시간(S5)에는 24에 상응하는 시간(16T)이, 제6 서브-필드(SF6)의 방전-유지 시간(S6)에는 25에 상응하는 시간(32T)이, 제7 서브-필드(SF7)의 방전-유지 시간(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브-필드(SF8)의 방전-유지 시간(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브-필드들중에서 표시될 서브-필드를 적절히 선택하면, 어느 서브-필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.
도 5는 종래의 리셋팅 방법에 따라 도 4의 단위 서브-필드에서 도 1의 플라즈마 디스플레이 패널(1)의 전극 라인들에 인가되는 구동 신호들을 보여준다. 도 5의 구동 방법에 포함된 종래의 리셋팅 방법은, 2000년 일본 공개 특허 공보 제214,823호와 동 제242,224호에 교시되어 있다. 도 5에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, SX1..Xn은 X 전극 라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 S Y1, ..., SYn은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다. 도 6은 도 5의 리셋팅 시간(R)에서 모든 Y 전극 라인들(Y1, ...Yn)에 점진적인 상승 전압이 인가된 직후 시점(t3)에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 7은 도 5의 리셋팅 시간(R)의 종료 시점(t4)에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 6 및 7에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.
도 5를 참조하면, 단위 서브-필드(SF)의 리셋팅 시간(R)의 제1 시간(t1 ~ t2)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전압을 접지 전압(V G)으로부터 제2 전압(VS) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., A Bm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1 , ..., Yn) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A 1, ..., Am) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.
벽전하 축적 시간으로서의 제2 시간(t2 ~ t3)에서는, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS) 예를 들어, 155 볼트(V)부터 제2 전압(VS)보다 제4 전압(VSET)만큼 더 높은 제1 전압(VSET+VS ) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., A Bm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn )과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn ) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., X n) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 6 참조).
벽전하 배분 시간으로서의 제3 시간(t3 ~ t4)에서는, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y 1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 제3 전압으로서의 접지 전압(V G)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다(도 7 참조). 이에 따라, X 전극 라인들(X1, ..., Xn)의 벽전위(wall electric-potential)가 어드레스 전극 라인들(AR1, ..., ABm)의 벽전위보다 낮고 Y 전극 라인들(Y1 , ..., Yn)의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 시간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(VA-VG)이 낮아질 수 있다. 한편, 모든 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가되므로, 어드레스 전극 라인들(AR1, ..., ABm)은 X 전극 라인들(X 1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 소멸한다(도 7 참조).
이어지는 어드레싱 시간(A)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전압(VS)보다 낮은 제5 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지 전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레싱 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전압(V S)이 유지된다.
이어지는 방전-유지 시간(S)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전압(VS)의 방전-유지 펄스들이 교호하게 인가되어, 상응하는 어드레싱 시간(A)에서 벽전하들이 형성된 디스플레이 셀들에서 방전-유지를 위한 방전을 일으킨다.
상기와 같은 종래의 리셋팅 방법에 의하면, 벽전하 배분 시간으로서의 제3 시간(t3 ~ t4)에서, 모든 어드레스 전극 라인들(AR1, ..., ABm)에 접지 전압(V G)이 인가되므로, 다음과 같은 문제점들이 있다.
첫째, 어드레스 전극 라인들(AR1, ..., ABm)이 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)에 대하여 불필요한 방전을 수행한다. 이에 따라, 플라즈마 표시 장치의 콘트라스트 성능이 저하된다.
둘째, 상기 불필요한 방전으로 인하여 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 소멸된다. 이에 따라, 벽전하들로 인하여 얻어진 어드레스 전극 라인들(AR1, ..., ABm)과 Y 전극 라인들(Y1, ..., Y n) 사이의 전압이 상대적으로 낮아지므로, 어드레싱 시간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(VA-VG)이 상대적으로 높아진다.
본 발명의 목적은, 플라즈마 표시 장치의 콘트라스트 성능을 증진하고, 요구되는 어드레싱 전압을 낮출 수 있는 플라즈마 디스플레이 패널의 리셋팅 방법, 및 이 리셋팅 방법을 사용한 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 패널의 리셋팅 방법은, 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 제1 및 제2 디스플레이 전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 제1 및 제2 전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널의 리셋팅 방법으로서, 벽전하 축적 단계 및 벽전하 배분 단계를 포함한다.
상기 벽전하 축적 단계에서는, 상기 제2 디스플레이 전극 라인들에 인가되는 전압이 제1 전압까지 지속적으로 상승된다. 상기 벽전하 배분 단계에서는, 상기 제1 디스플레이 전극 라인들에 인가되는 전압이 상기 제1 전압보다 낮은 제2 전압으로 유지된 상태에서 상기 제2 디스플레이 전극 라인들에 인가되는 전압이 상기 제2 전압보다 낮은 제3 전압까지 지속적으로 하강되는 한편, 상기 어드레스 전극 라인들이 전기적으로 플로팅된다.
본 발명의 상기 플라즈마 디스플레이 패널의 리셋팅 방법에 의하면, 상기 벽전하 배분 단계에서 상기 어드레스 전극 라인들이 전기적으로 플로팅됨에 따라, 다음과 같은 효과들이 있다.
첫째, 상기 벽전하 배분 단계에서 상기 어드레스 전극 라인들이 상기 제1 및 제2 디스플레이 전극 라인들에 대하여 방전을 수행하지 않는다. 이에 따라, 플라즈마 표시 장치의 콘트라스트 성능이 증진될 수 있다.
둘째, 상기 벽전하 배분 단계에서 상기 어드레스 전극 라인들이 방전을 수행하지 않으므로, 상기 벽전하 축적 단계에서 상기 어드레스 전극 라인들 주위에 형성된 정극성의 벽전하들이 상기 벽전하 배분 단계에서 소멸되지 않고 최대한 보존될 수 있다. 이에 따라, 상기 어드레스 전극 라인들의 정극성 벽전위가 낮아지지 않으므로, 리셋팅 시간에 이어지는 어드레싱 시간에서 선택된 어드레스 전극 라인들과 상기 제2 디스플레이 전극 라인들 사이의 대향 방전에 요구되는 어드레싱 전압이 높아지지 않는다.
상기 목적을 이루기 위한 본 발명의 구동 방법은, 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 제1 및 제2 디스플레이 전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 제1 및 제2 전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브-필드들로 구분되고, 상기 서브-필드들 각각에서 리셋팅, 어드레싱, 및 방전-유지 단계들이 수행되는 플라즈마 디스플레이 패널의 구동 방법으로서, 상기 복수의 서브-필드들중에서 적어도 한 서브-필드의 상기 리셋팅 단계가 상기 본 발명의 리셋팅 방법을 포함한다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 8은 본 발명의 일 실시예의 리셋팅 방법을 포함한 구동 방법에 따라 도 4의 단위 서브-필드에서 도 1의 플라즈마 디스플레이 패널(1)의 전극 라인들에 인가되는 구동 신호들을 보여준다. 도 8에서 도 5와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 도 9는 도 8의 리셋팅 시간(R)에서 제2 디스플레이 전극 라인들로서의 Y 전극 라인들(Y1, ...Yn)에 점진적인 상승 전압이 인가된 직후 시점(t3)에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 10은 도 8의 리셋팅 시간(R)의 종료 시점(t4)에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 9 및 10에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.
도 8을 참조하면, 단위 서브-필드(SF)의 리셋팅 시간(R)의 제1 시간(t1 ~ t2)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전압을 접지 전압(V G)으로부터 제2 전압(VS) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, 제2 디스플레이 전극 라인들로서의 Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, 제1 디스플레이 전극 라인들로서의 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A1, ..., A m) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.
벽전하 축적 시간으로서의 제2 시간(t2 ~ t3)에서는, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS) 예를 들어, 155 볼트(V)부터 제2 전압(VS)보다 제4 전압(VSET)만큼 더 높은 제1 전압(VSET+VS ) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., A Bm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn )과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn ) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., X n) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 9 참조).
벽전하 배분 시간으로서의 제3 시간(t3 ~ t4)에서는, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y 1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 제3 전압으로서의 접지 전압(V G)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다(도 10 참조). 이에 따라, X 전극 라인들(X1, ..., Xn)의 벽전위(wall electric-potential)가 어드레스 전극 라인들(AR1, ..., ABm)의 벽전위보다 낮고 Y 전극 라인들(Y1 , ..., Yn)의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 시간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(VA-VG)이 낮아질 수 있다.
한편, 벽전하 배분 시간으로서의 제3 시간(t3 ~ t4)에 있어서, 모든 어드레스 전극 라인들(AR1, ..., ABm)은 소정 시간(TAF) 동안에 전기적으로 플로팅됨에 따라, 다음과 같은 효과들이 있다(도 7 및 10 참조).
첫째, 상기 플로팅 시간(t3 ~ t4)에서 어드레스 전극 라인들(AR1, ..., ABm)이 X 전극 라인들(X1, ..., Xn) 및 Y 전극 라인들(Y1, ..., Yn )에 대하여 방전을 수행하지 않는다. 이에 따라, 플라즈마 표시 장치의 콘트라스트 성능이 증진될 수 있다.
둘째, 상기 플로팅 시간(t3 ~ t4)에서 어드레스 전극 라인들(AR1, ..., ABm)이 방전을 수행하지 않으므로, 벽전하 축적 시간으로서의 제2 시간(t2 ~ t3)에서 어드레스 전극 라인들(AR1, ..., ABm) 주위에 형성된 정극성의 벽전하들이 상기 플로팅 시간(t3 ~ t4)에서 소멸되지 않고 최대한 보존될 수 있다. 이에 따라, 어드레스 전극 라인들(AR1, ..., ABm)의 정극성 벽전위가 낮아지지 않으므로, 리셋팅 시간(R)에 이어지는 어드레싱 시간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압이 높아지지 않는다.
이어지는 어드레싱 시간(A)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전압(VS)보다 낮은 제5 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지 전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레싱 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전압(V S)이 유지된다.
이어지는 방전-유지 시간(S)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전압(VS)의 방전-유지 펄스들이 교호하게 인가되어, 상응하는 어드레싱 시간(A)에서 벽전하들이 형성된 디스플레이 셀들에서 방전-유지를 위한 방전을 일으킨다.
한편, 기본적으로, 어느 한 서브-필드의 방전-유지 시간(S)이 상대적으로 짧게 설정된 경우, 그 다음 서브-필드(SF)의 리셋팅 시간(R)에서 벽전하들이 상대적으로 불충분하게 형성된다. 이에 따라, 어드레싱 시간(A)에서 선택된 디스플레이 셀들에 벽전하들이 불충분하게 형성되고, 이로 인하여 방전-유지 시간(S)에서의 방전이 약해질 수 있다. 즉, 디스플레이의 균일성 및 안정성이 떨어질 수 있다. 이러한 근본적인 문제점도 본 발명에 따른 리셋팅 방법의 응용에 의하여 다음과 같이 개선될 수 있다.
도 11은 이전 서브-필드에서의 방전-유지 시간(S1 내지 S8)에 따라 도 8의 리셋팅 방법이 적절히 사용되는 경우를 보여준다. 도 11에서 도 4 및 8과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 도 11 및 8을 참조하면, 이전 서브-필드에서의 방전-유지 시간(S1 내지 S8)에 따라 현재 서브-필드에서의 어드레스 전극 라인들(AR1, ..., ABm)의 전기적 플로팅 여부가 설정된다.
이전 서브-필드의 방전-유지 시간(S5 내지 S8)이 상대적으로 긴 서브-필드들(SF6 내지 SF8, SF1)의 리셋팅 시간(R6 내지 R8, R1)에 있어서, 도 8의 벽전하 배분 시간(t3 ~ t4)중 일부 시간(TAF)에서 어드레스 전극 라인들(AR1, ..., ABm)이 전기적으로 플로팅된다. 또한, 이전 서브-필드의 방전-유지 시간(S1 내지 S4)이 상대적으로 짧은 서브-필드들(SF2 내지 SF5)의 리셋팅 시간(R2 내지 R5)에 있어서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 지속적으로 인가된다. 이에 따라, 이전 서브-필드의 방전-유지 시간(S1 내지 S8)이 현재 서브-필드의 동작에 대하여 보다 균일하게 영향을 미칠 수 있다.
도 12는 도 8의 리셋팅 방법에서의 플로팅 시간(TAF)이 이전 서브-필드의 방전-유지 시간(S1 내지 S8)에 비례하도록 설정되는 경우를 보여준다. 도 12에서 도 4 및 8과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 도 12 및 8을 참조하면, 서브-필드들(SF1 내지 SF8) 각각의 리셋팅 시간(R1 내지 R8)에 있어서, 벽전하 배분 시간(t3 ~ t4)에 포함된 플로팅 시간(TAF)이 이전 서브-필드(SF8, SF1 내지 SF7)의 방전-유지 시간(S8, S1 내지 S7)에 비례한다. 예를 들어, 이전 서브-필드(SF8)의 방전-유지 시간(S8)이 가장 긴 제1 서브-필드(SF1)의 리셋팅 시간(R1)에 있어서, 어드레스 전극 라인들(AR1, ..., ABm)의 플로팅 시간(TAF )이 벽전하 배분 시간(t3 ~ t4)의 전부를 차지한다. 또한, 이전 서브-필드(SF1)의 방전-유지 시간(S1)이 가장 짧은 제2 서브-필드(SF2)의 리셋팅 시간(R2)에 있어서, 어드레스 전극 라인들(AR1, ..., ABm)의 플로팅 시간(TAF)이 벽전하 배분 시간(t3 ~ t4) 안에서 존재하지 않는다. 이에 따라, 이전 서브-필드의 방전-유지 시간(S1 내지 S8)이 현재 서브-필드의 동작에 대하여 보다 균일하게 영향을 미칠 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 리셋팅 방법 및 이 리셋팅 방법을 사용한 플라즈마 디스플레이 패널의 구동 방법에 의하면, 상기 벽전하 배분 단계에서 어드레스 전극 라인들이 전기적으로 플로팅됨에 따라, 다음과 같은 효과들이 있다.
첫째, 상기 벽전하 배분 단계에서 어드레스 전극 라인들이 X 및 Y 전극 라인들에 대하여 방전을 수행하지 않는다. 이에 따라, 플라즈마 표시 장치의 콘트라스트 성능이 증진될 수 있다.
둘째, 상기 벽전하 배분 단계에서 어드레스 전극 라인들이 방전을 수행하지 않으므로, 상기 벽전하 축적 단계에서 어드레스 전극 라인들 주위에 형성된 정극성의 벽전하들이 상기 벽전하 배분 단계에서 소멸되지 않고 최대한 보존될 수 있다. 이에 따라, 어드레스 전극 라인들의 정극성 벽전위가 낮아지지 않으므로, 리셋팅 시간에 이어지는 어드레싱 시간에서 선택된 어드레스 전극 라인들과 Y 전극 라인들 사이의 대향 방전에 요구되는 어드레싱 전압이 높아지지 않는다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여주는 단면도이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.
도 5는 종래의 리셋팅 방법에 따라 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들의 파형도이다.
도 6은 도 5의 t3 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 7은 도 5의 t4 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 8은 본 발명의 일 실시예의 리셋팅 방법에 따라 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 파형도이다.
도 9는 도 8의 t3 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 10은 도 8의 t4 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 11은 이전 서브-필드에서의 방전-유지 시간에 따라 도 8의 리셋팅 방법이 적절히 사용되는 경우를 보여주는 도면이다.
도 12는 도 8의 리셋팅 방법에서의 플로팅 시간이 이전 서브-필드의 방전-유지 시간에 비례하도록 설정되는 경우를 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인, SF1, ...SF8...서브-필드,
SY...Y 구동 제어 신호, VG...접지 전압,
SX...X 구동 제어 신호, SA...어드레스 구동 제어 신호,
62...논리 제어부, 63...어드레스 구동부,
64...X 구동부, 65...Y 구동부,
66...영상 처리부, R1, ..., R8...리셋 주기.

Claims (8)

  1. 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 제1 및 제2 디스플레이 전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 제1 및 제2 전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널의 리셋팅 방법에 있어서,
    상기 제2 디스플레이 전극 라인들에 인가되는 전압을 제1 전압까지 지속적으로 상승시키는 벽전하 축적 단계; 및
    상기 제1 디스플레이 전극 라인들에 인가되는 전압을 상기 제1 전압보다 낮은 제2 전압으로 유지시킨 상태에서 상기 제2 디스플레이 전극 라인들에 인가되는 전압을 상기 제2 전압보다 낮은 제3 전압까지 지속적으로 하강시키는 한편, 상기 어드레스 전극 라인들을 전기적으로 플로팅시키는 벽전하 배분 단계를 포함한 플라즈마 디스플레이 패널의 리셋팅 방법.
  2. 제1항에 있어서, 상기 벽전하 배분 단계에서,
    상기 어드레스 전극 라인들의 전기적 플로팅 시간이 상기 벽전하 배분 단계의 수행 시간의 일부인 플라즈마 디스플레이 패널의 리셋팅 방법.
  3. 제1항에 있어서,
    상기 벽전하 축적 단계의 수행 직전에 상기 제1 디스플레이 전극 라인들에 인가되는 전압이 상기 제2 전압까지 지속적으로 상승되는 플라즈마 디스플레이 패널의 리셋팅 방법.
  4. 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 제1 및 제2 디스플레이 전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 제1 및 제2 전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브-필드들로 구분되고, 상기 서브-필드들 각각에서 리셋팅, 어드레싱, 및 방전-유지 단계들이 수행되는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    상기 복수의 서브-필드들중에서 적어도 한 서브-필드의 상기 리셋팅 단계가,
    상기 제2 디스플레이 전극 라인들에 인가되는 전압을 제1 전압까지 지속적으로 상승시키는 벽전하 축적 단계; 및
    상기 제1 디스플레이 전극 라인들에 인가되는 전압을 상기 제1 전압보다 낮은 제2 전압으로 유지시킨 상태에서 상기 제2 디스플레이 전극 라인들에 인가되는 전압을 상기 제2 전압보다 낮은 제3 전압까지 지속적으로 하강시키는 한편, 상기 어드레스 전극 라인들을 전기적으로 플로팅시키는 벽전하 배분 단계를 포함한 플라즈마 디스플레이 패널의 구동 방법.
  5. 제4항에 있어서, 상기 벽전하 배분 단계에서,
    상기 어드레스 전극 라인들의 전기적 플로팅 시간이 상기 벽전하 배분 단계의 수행 시간의 일부인 플라즈마 디스플레이 패널의 구동 방법.
  6. 제4항에 있어서,
    상기 벽전하 축적 단계의 수행 직전에 상기 제1 디스플레이 전극 라인들에 인가되는 전압이 상기 제2 전압까지 지속적으로 상승되는 플라즈마 디스플레이 패널의 구동 방법.
  7. 제4항에 있어서,
    이전 서브-필드에서의 상기 방전-유지 단계의 수행 시간에 따라 현재 서브-필드에서의 상기 어드레스 전극 라인들의 전기적 플로팅 여부가 설정되는 플라즈마 디스플레이 패널의 구동 방법.
  8. 제4항에 있어서,
    상기 서브-필드들 각각의 상기 벽전하 배분 단계에서 상기 어드레스 전극 라인들이 전기적으로 플로팅되는 시간이 이전 서브-필드의 상기 방전-유지 단계의 수행 시간에 비례한 플라즈마 디스플레이 패널의 구동 방법.
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