KR100830977B1 - 플라즈마 표시 장치 및 그 전압 발생기 - Google Patents

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Abstract

플라즈마 표시 장치에서, 트랜지스터의 제1 전극과 제2 전극이 각각 주사 전극과 스캔 전압을 공급하는 전원에 연결된다. 트랜지스터의 제1 전극과 제어 전극 사이에 제1 저항이 연결되어 있으며, 트랜지스터의 제어 전극과 스캔 전압을 공급하는 전원 사이에 제2 저항이 연결되어 있다. 이를 통해 스캔 전압을 생성하는 전원을 통해 리셋 기간의 최종 전압도 생성할 수 있다.
스캔 전압, 리셋 기간의 최종 전압, 전원, 전압 발생기

Description

플라즈마 표시 장치 및 그 전압 발생기{PLASMA DISPLAY AND VOLTAGE GENERATOR THEREOF}
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구성을 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 주사 전극 구동부를 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 ΔV 전압 발생기를 나타내는 도면이다.
도 5a, 5b, 5c는 각각 도 4에서 저항이 가변 저항으로 대체된 경우를 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 ΔV 전압 발생기를 나타내는 도면이다.
도 7은 본 발명의 제3 실시예에 따른 ΔV 전압 발생기를 나타내는 도면이다.
본 발명의 플라즈마 표시 장치 및 그 전압 발생기에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 복수의 방전 셀이 매트릭스 형태로 배열되어 있다.
이러한 플라즈마 표시 장치는 한 프레임이 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 각 서브필드는 리셋 기간(reset period), 어드레스 기간(address period) 및 유지 기간(sustain period)으로 이루어진다. 리셋 기간은 어드레스 방전을 안정적으로 수행하기 위해 방전 셀의 상태를 초기화하는 기간이며, 어드레스 기간은 복수의 방전 셀 중 켜질 셀과 켜지지 않을 셀을 선택하는 기간이다. 그리고 유지 기간은 실제로 화상을 표시하기 위해서 켜질 셀에 대해서 유지방전을 수행하는 기간이다.
일반적으로 리셋 기간에서는 방전 셀의 상태를 초기화 하기 위해, 주사 전극의 전압을 Vset 전압까지 점진적으로 증가시키고 Vnf 전압까지 점진적으로 감소시킨다. 그리고 어드레스 기간에서 켜질 방전 셀의 주사 전극과 어드레스 전극에 각각 스캔 전압(VscL)을 가지는 주사 펄스와 Va 전압을 가지는 어드레스 펄스가 인가된다. 여기서 일반적으로 VscL 전압을 Vnf 전압과 동일한 레벨로 설정된다. 이와 같이 Vnf 전압과 VscL 전압이 동일한 경우 적절한 어드레스 방전이 제대로 발생하지 않아 저방전이 발생하는 경우가 발생한다. 이러한 저방전을 발생을 방지하기 위해 어드레스 전압을 레벨을 높이는 경우에는 켜지지 않을 방전 셀에서 어드레스 방전이 발생하여, 오방전이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 저방전을 방지하는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
그리고 본 발명은 저방전을 방지하는 플라즈마 표시 장치에서 전원 수를 줄이는 전압 발생기를 제공하는 것이다.
본 발명의 특징에 따르면 플라즈마 표시 장치가 제공된다. 이 플라즈마 표시 장치는, 스캔 전압이 인가되는 주사 전극; 상기 스캔 전압을 공급하는 전원; 상기 주사 전극에 제1 전극이 전기적으로 연결되고 상기 전원에 제2 전극이 연결되는 제1 트랜지스터; 상기 주사 전극과 상기 제1 트랜지스터의 제어 전극 사이에 전기적으로 연결되는 적어도 하나의 제1 저항; 및 상기 제1 트랜지스터의 제어 전극과 상기 전원 사이에 전기적으로 연결되는 적어도 하나의 제2 저항을 포함한다. 여기서, 상기 제1 트랜지스터의 제1 전극의 전압은 상기 스캔 전압보다 높은 제1 전압이며, 상기 제1 전압은 리셋 기간에서 상기 주사 전극에 최종적으로 인가되는 전압이다.
그리고 상기 플라즈마 표시 장치는 상기 제1 트랜지스터의 제2 전극과 상기 전원 사이에 전기적으로 연결되는 제2 트랜지스터를 더 포함할 수 있다. 여기서, 상기 제2 트랜지스터는 램프 스위치 기능을 하며, 상기 제2 트랜지스터의 턴온에 의해 리셋 기간에서 상기 주사 전극의 전압이 상기 스캔 전압보다 높은 제1 전압까지 점진적으로 하강한다.
한편, 상기 플라즈마 표시 장치는 상기 주사 전극과 상기 전원 사이에 전기적으로 연결되는 제3 트랜지스터를 더 포함할 수 있으며, 상기 제3 트랜지스터의 턴온에 의해 상기 주사 전극에 상기 주사 전압이 인가된다.
또한 상기 제1 저항과 상기 제2 저항 중 적어도 하나의 저항은 가변 저항일 수 있으며, 상기 제1 저항과 상기 제2 저항 중 적어도 하나의 저항은 온도에 따라 가변되는 가변 저항일 수 있다.
본 발명의 다른 특징에 따르면, 제1 전압을 공급하는 전원을 이용하여, 상기 제1 전압보다 높은 제2 전압을 발생시키는 전압 발생기가 제공된다. 이 전압 발생기는, 상기 전원에 제1 전극이 전기적으로 연결되는 트랜지스터; 상기 트랜지스터의 제1 전극과 상기 트랜지스터의 제어 전극 사이에 전기적으로 연결되는 적어도 하나의 제1 저항; 및 상기 트랜지스터의 제어 전극과 상기 트랜지스터의 제2 전극 사이에 전기적으로 연결되는 적어도 하나의 제2 저항을 포함하며, 상기 트랜지스터의 제2 전극에 상기 제2 전압이 발생된다. 여기서, 상기 제1 저항과 상기 제2 저항 중 적어도 어느 하나의 저항은 가변 저항일 수 있다.
그리고 상기 제1 전압은 플라즈마 표시 장치의 주사 전극에 인가되는 스캔 전압일 수 있으며, 상기 제2 전압은 상기 플라즈마 표시 장치의 리셋 기간에서 최종적으로 인가되는 전압일 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사 한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 그리고 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서 언급하는 "벽 전하"란 셀의 벽(예를 들어, 유전체층) 상에서 각 전극에 가깝게 형성되는 전하를 말한다. 그리고 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명한다. "벽 전압"은 벽 전하에 의해서 셀의 벽에 형성되는 전위차를 말한다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 장치, 그 구동 방법 및 전압 발생기에 대하여 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구성을 나타내는 도면이다.
도 1에 나타낸 바와 같이 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(X1~Xn) 및 주사 전극(Y1~Yn)을 포함한다. 유지 전극 (X1~Xn)은 각 주사 전극(Y1~Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다. 그리고 플라즈마 표시 패널(100)은 유지 및 주사 전극(X1~Xn, Y1~Yn)이 배열된 기판(도시하지 않음)과 어드레스 전극(A1~Am)이 배열된 기판(도시하지 않음)으로 이루어진다. 두 기판은 주사 전극(Y1~Yn)과 어드레스 전극(A1~Am) 및 유지 전극(X1~Xn)과 어드레스 전극(A1~Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치된다. 이때, 어드레스 전극(A1~Am)과 유지 및 주사 전극(X1~Xn, Y1~Yn)의 교차부에 있는 방전 공간이 방전 셀을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 외부로부터 영상신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어신호 및 주사 전극 구동 제어신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
어드레스 구동부(300)는 제어부(200)로부터 어드레스 전극 구동 제어신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.
유지전극 구동부(400)는 제어부(200)로부터 유지전극 구동 제어신호를 수신하여 유지 전극에 구동 전압을 인가한다.
주사전극 구동부(500)는 제어부(200)로부터 주사전극 구동 제어신호를 수신하여 주사 전극에 구동 전압을 인가한다.
다음으로 도 2를 참조하여 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 알아본다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 아래에서는 편의상 하나의 방전 셀을 형성하는 주사 전극(이하, "Y 전극"이라 함), 유지 전극(이하, "X 전극"이라 함) 및 어드레스 전극(이하, "A 전극"이라 함)에 인가되는 구동 파형에 대해서만 설명한다.
도 2를 보면 하나의 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어지며, 리셋 기간은 상승 기간 및 하강 기간으로 이루어진다.
리셋 기간의 상승 기간에서는 A 전극 및 X 전극을 기준 전압(도 2에서는 0V)으로 유지한 상태에서 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시킨다. 도 4에서는 Y 전극의 전압이 램프 형태로 증가하는 것으로 도시하였다. Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다. 그리고 전극의 전압이 도 2와 같이 점진적으로 변하는 경우에는 방전 셀에 미약한 방전이 일어나면서 외부에서 인가된 전압과 방전 셀의 벽 전압의 합이 방전 개시 전압 상태를 유지하도록 벽전하가 형성된다. 이러한 원리에 대해서는 웨버(Weber)의 미국등록특허 제5,745,086에 개시되어 있다. 리셋 기간에서는 모든 방전 셀이 초기화하여야 하므로 Vset 전압은 모든 조건의 방전 셀에서 방전이 일어날 수 있을 정도의 높은 전압이다. 또한 Vs 전압은 일반적으로 유지 기간에서 Y 전극에 인가되는 전압과 동일한 전압이며 Y 전극과 X 전극 사이의 방전 개시 전압보다 낮은 전압이다.
이어서, 리셋 기간의 하강 기간에서는 A 전극을 기준 전압으로, X 전극을 Ve 전압을 바이어스 한 상태에서, Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 그러면 Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거된다. 일반적으로 Vnf 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 발생하지 않은 방전 셀이 유지 기간에서 오방전(Y 전극과 X 전극 사이의 오방전을 말함)하는 것을 방지할 수 있다. 그리고 A 전극은 기준 전압으로 유지되어 있으므로 Vnf 전압의 레벨에 의해 Y 전극과 A 전극 사이의 벽 전압이 결정된다.
다음, 어드레스 기간에서 X 전극에 Ve 전압을 유지한 상태에서, 켜지 방전 셀을 선택하기 위해 Y 전극과 A 전극에 각각 스캔 전압(VscL)을 가지는 주사 펄스 및 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 선택되지 않는 Y 전극은 VscL 전압보다 높은 VscH 전압으로 바이어스되며, 켜지지 않을 방전 셀의 A 전극에는 기준 전압을 인가한다. 그러면 Va 전압이 인가된 A 전극과 스캔 전압(VscL)이 인가된 Y 전극에 의해 형성되는 방전 셀에서는 어드레스 방전이 일어나 Y 전극에 (+) 벽 전하, A 전극 및 X 전극에 각각 (-) 벽 전하가 형성된다. 이러한 동작을 수행하기 위해, 주사 전극 구동부(400)는 주사 전극(Y1~Yn) 중 스캔 전압(VscL)의 주사 펄스가 인가된 Y 전극을 선택하여, 예를 들면 싱글 구동에서 세로 방향으로 배열된 순서대로 주사 전극을 선택할 수 있다. 그리고 어드레스 구동부(200)는 하나의 Y 전극이 선택될 때 해당 Y 전극에 의해 형성된 방전 셀을 통과하는 어드레스 전극(A1~Am) 중 Va 전압이 어드레스 펄스가 인가될 어드레스 전극을 선택한다.
구체적으로, 먼저 첫 번째 행의 주사 전극(도 1의 Y1)에 VscL 전압의 주사 펄스를 인가하는 동시에 첫 번째 행 중 켜질 방전 셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인가한다. 그러면 첫 번째 행의 Y 전극과 Va 전압이 인가된 A 전극 사이에서 방전이 일어나서, Y 전극에 (+) 벽 전하, A 및 X 전극에 각각 (-) 벽 전하가 형성된다. 그 결과 Y 전극과 X 전극 사이에 Y 전극의 전위가 X 전극의 전위에 대해 높도록 벽 전압(Vwxy)이 형성된다. 이어서, 두 번째 행의 Y 전극(도 2의 Y2)에 VscL 전압의 주사 펄스를 인가하면서 두 번째 행 중 표시하고자 하는 방전셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인가한다. 그러면 앞에서 설명한 것처럼 Va 전압이 인가된 A 전극과 두 번째 행의 Y 전극에 의해 형성되는 방전 셀에서 어드레스 방전이 일어나서 앞서 설명한 것처럼 방전셀에 벽 전하가 형 성된다. 마찬가지로 나머지 행의 Y 전극에 대해서도 순차적으로 VscL 전압의 주사 펄스를 인가하면서 켜질 방전셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인가하여 벽 전하를 형성한다.
본 발명의 실시예에 따르면 스캔 전압(VscL)은 리셋 기간에서 Y 전극에 인가되는 최종 전압인 Vnf 전압보다 ΔV 전압만큼 낮은 전압이다. 여기서, Vnf 전압보다 낮은 스캔 전압(VscL)이 낮은 경우에 Va 전압이 인가될 때 방전 셀에서 어드레스 방전이 일어나는 이유 및 저방전이 방지되는 이유에 대해서 설명한다.
리셋 기간에서 최종 전압인 Vnf 전압이 Y 전극에 인가되었을 때, A 전극과 Y 전극 사이의 벽 전압과 A 전극과 Y 전극 사이의 외부 인가 전압(Vnf)의 합은 A 전극과 Y 전극 사이의 방전 개시 전압(Vfay)으로 결정된다.
그런데 어드레스 기간에서 A 전극에 0V가 인가되고 Y 전극에 스캔 전압(VscL)이 인가되는 경우에 A 전극과 Y 전극 사이에는 Vfay 전압보다 높은 전압이 형성되므로 방전이 일어날 수 있다, 그러나, 이 경우의 방전 지연 시간이 주사 펄스와 어드레스 펄스 폭보다 길어서 방전이 일어나지 않는다.
A 전극에 Va 전압이 인가되고 Y 전극에 스캔 전압(VscL)이 인가되는 경우에는 A 전극과 Y 전극 사이에 Vfay 전압보다 높은 전압이 형성되어, 방전 지연 시간이 주사 펄스의 폭와 어드레스 펄스 폭보다 줄어들어서 방전이 일어날 수 있다. 일반적으로 Vnf 전압과 동일한 스캔 전압이 Y 전극에 인가되는 경우에도 A 전극과 Y 전극 사이에 Vfay 전압보다 높은 전압이 형성되어 방전이 일어날 수 있다. 그런데, 본 발명의 실시예와 같이 Vnf 전압보다 ΔV 전압만큼 낮은 VscL 전압을 Y 전극 에 인가하는 경우에는 A 전극과 Y 전극 사이의 전압이 더욱 높아져 방전 지연 시간이 더욱 줄어되게 되며, 이를 통해 어드레스 방전이 더욱 잘 일어난다. 이를 통해 어드레스 저방전을 방지할 수 있다.
유지 기간에서는 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)을 가지는 유지 방전 펄스를 Y 전극과 X 전극에 반대 위상으로 교대로 인가한다. 그러면 어드레스 기간에서 선택된 방전 셀에서 유지 방전이 발생한다. 여기서 유지 방전 펄스의 회수는 해당 서브필드의 표시하는 가중치에 대응한다.
일반적으로 본 발명의 실시예에 따른 구동 파형과 같이 리셋 기간의 최종 전압인 Vnf 전압과 어드레스 기간에 인가되는 스캔 전압인 VscL 전압을 다르게 설정하기 위해서는 Vnf 전압을 생성하는 전원과 VscL 전압을 생성하는 전원이 별도로 필요하다. 이하에서는 별도의 전원 추가 없이 하나의 전원으로 2개의 전압을 생성하는 주사 전극 구동부(400)에 대해서 알아본다.
도 3은 본 발명의 실시예에 따른 주사 전극 구동부(400)를 나타내는 도면이다.
도 3에 나타낸 바와 같이 주사 전극 구동부(400)는 복수의 스캔 IC(410), ΔV 전압 발생기(420), 트랜지스터(Yfr, Yscl) 및 기타 Y 전극 구동 회로(430)를 포함한다. 도 3에서는 각 트랜지스터를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터에는 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터로 사용될 수도 있다. 또한, 도 3에서는 트랜지스터를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수도 있다.
복수의 스캔 IC(410)는 각각 트랜지스터(YH) 및 트랜지스터(YL)를 포함하며, Ta 단자와 Tb 단자를 공통으로 가진다. 여기서 각 트랜지스터(YH)의 드레인은 Ta 단자에 연결되며 각 트랜지스터 소자(YL)의 소스는 Tb 단자에 연결된다. 각 트랜지스터(YH)의 소스와 각 트랜지스터(YL)의 드레인은 서로 연결되어 있으며, 그 각 접점은 각각 주사 전극(Y1~Yn)에 연결된다. 그리고 Ta 단자에는 전원(VscH)에 의해 VscH 전압이 인가된다.
트랜지스터(Yscl)의 드레인의 복수의 스캔 IC(410)의 Tb 단자에 연결되며 소스는 VscL 전압을 공급하는 전원(VscL)에 연결된다. ΔV 전압 발생기(420)는 Tb 단자와 트랜지스터(Yfr)의 드레인 사이에 연결되며, 트랜지스터(Yfr)의 소스는 VscL 전압을 공급하는 전원(VscL)에 연결된다. 여기서 트랜지스터(Yfr)은 램프 스위치로서 턴온시 일정한 전류를 Y 전극에 공급하여 Y 전극의 전압을 점진적으로 하강시킨다. 트랜지스터(Yfr)을 통해 Y 전극에 일정한 전류를 공급하여 Y 전극의 전압을 점진적으로 하강시키는 방법에 대해서 당업자라면 쉽게 알 수 있으므로 이하 구체적 설명은 생략한다. 그리고 ΔV 전압 발생기(420)는 별도의 전원의 추가 없이 도 2에 나타낸 ΔV(Vnf-VscL) 전압을 발생시킨다. ΔV 전압 발생기(420)의 구체적인 구성에 대해서는 아래의 도 4 내지 도 7에서 구체적으로 설명한다.
한편, 기타 Y 전극 구동 회로(420)는 Tb 단자에 연결되어 Y 전극에 연결되어 있으며, Y 전극에 인가되는 각종 기타 구동 파형(리셋 기간의 상승 파형, 유지 방전 펄스 등)을 생성한다. 기타 Y 전극 구동 회로(420)의 구체적인 구성은 본 발명과 직접적으로 관계가 없으므로 생략한다.
리셋 기간의 하강 기간에서는 트랜지스터(Yfr)와 복수의 스캔 IC(410)의 각트랜지스터(YL)가 턴온되며, ΔV 전압 발생기(420)의해 Y 전극의 전압이 Vnf(VscL+ΔV)까지 점진적으로 하강한다. 트랜지스터(Yfr)는 턴온에 의해 VscL 전압까지 Y 전극의 전압을 점진적으로 하강시키나, ΔV 전압 발생기(420)에서 생성되는 ΔV 전압만큼이 더해져 Vnf(VscL+ΔV)까지만 Y 전극의 전압을 하강시킨다.
그리고 어드레스 기간에서는 트랜지스터(Yscl)가 턴온되고 선택될 주사 전극에 대응하는 스캔 IC의 트랜지스터(YL)가 턴온되어, 해당 Y 전극에만 스캔 전압(VscL)이 인가된다. 여기서 선택되지 않는 Y 전극에 대응하는 스캔 IC는 트랜지스터(YH)가 턴온되어, 선택되지 않는 Y 전극에는 VscH 전압이 인가된다.
이하에서는 ΔV 전압차를 발생시키는 ΔV 전압 발생기(420)에 대해서 도 4 내지 도 7을 참조하여 상세하게 알아본다.
도 4는 본 발명의 제1 실시예에 따른 ΔV 전압 발생기(420a)를 나타내는 도면이다.
ΔV 전압 발생기(420a)는 트랜지스터(Q1) 및 저항(R1, R2)를 포함한다. 여기서 트랜지스터(Q1)는 바이폴라 트랜지스터이다.
트랜지스터(Q1)의 컬렉터는 복수의 스캔 IC(410)의 Tb단자에 연결되고 에미 터는 트랜지스터(Yfr)의 드레인에 연결된다. 저항(R1)의 일단은 트랜지스터(Q1)의 컬렉터(즉 Tb단자)에 연결되며 타단은 트랜지스터(Q1)의 베이스에 연결된다. 저항(R2)의 일단은 트랜지스터(Q1)의 베이스에 연결되며 타단은 트랜지스터(Q1)의 에미터에 연결된다. 그리고 저항(R1)과 저항(R2)는 서로 연결되며, 그 접점이 트랜지스터(Q1)의 베이스에 연결된다.
전류(Io)가 적은 때는 트랜지스터(Q1)이 오프가 되어, 전류(Io)는 저항(R1, R2)로만 흐르게 된다. 그러나 전류(Io)가 트랜지스터(Q1)을 턴온시킬 수 있은 만큼이 된 경우에는, 전류(Io)는 저항(R1, R1)뿐만 아니라 트랜지스터(Q1)로도 흐르게 된다. 이때 트랜지스터(Q1)의 컬렉터-에미터 전압(VCE)는 아래의 수학식 1과 같이 된다.
VCE = I1*R1 + I2*R2
수학식 1에서 트랜지스터(Q1)의 베이스 전류를 무시할 경우, I1≒I2가 된다. 그리고 전류(I2)는 I2=VBE/R2 가 된다. 따라서 트랜지스터(Q1)의 컬렉터-에미터 전압(VCE)는 아래의 수학식 2와 같이 된다.
VCE = (1 + R1/R2) * VBE
여기서 트랜지스터(Q1)의 컬렉터-에미터 전압(VCE)는 ΔV 전압 생성기(410a) 에 의해 생성되는 ΔV 전압이다. 수학식 2을 참조하면, 트랜지스터(Q1)의 컬렉터-에미터 전압(VCE=ΔV)은 저항(R1, R2)의 크기의 비를 조절하면 트랜지스터(Q1)의 베이스-에미터 전압(VBE )에 비례하여 원하는 값으로 설정된다.
즉, 본 발명의 제1 실시예에 따른 ΔV 전압 생성기(410a)에 의해 수학식 2와 같은 ΔV 값을 생성할 수 있으며, ΔV 값은 저항(R1, R2)의 크기 및 트랜지스터(Q1)의 베이스-에미터 전압(VBE) 값에 의해 정해진다. 트랜지스터(Q1)의 베이스-에미터 전압(VBE) 값이 트랜지스터(Q1)의 소자 특성에 의해 미리 정해진 값인 경우에도, 저항(R1, R2)를 값을 변경하여 원하고자 하는 ΔV 값을 설정할 수 있다. 특히 도 2에서의 ΔV 값은 저방전을 개선하기 위해 다양한 값으로 설정할 필요가 있으며, 본 발명의 제1 실시예와 같은 ΔV 전압 발생기를 통해서 ΔV 값을 단순히 저항(R1, R2)의 값을 변경함으로써 다양한 값으로 설정할 수 있다.
한편, 도 5에 나타낸 바와 같이 저항(R1, R2)를 고정 저항이 아닌 가변 저항으로 대체할 수 있다. 저항(R1, R2)의 가변 저항으로의 대체는 도 5a, 5b, 5c 에 나타낸 바와 같이 어느 하나의 저항을 가변 저항으로 대체 가능하다. 이와 같이 저항(R1, R2)를 가변 저항으로 대체할 경우, 설계 후에도 가변 저항(R1, R2)를 조절함으로써 ΔV 값을 원하는 값으로 변경가능하다. 이를 통해 저방전을 더욱 개선할 수 있다.
그리고 저항(R1, R2)를 고정 저항이 아니라 각각 온도에 따라 가변하는 저항으로도 대체 가능하다. 즉, 저항(R1, R2)를 온도에 증가함에 따라 저항 값이 증가 하는 특성, 즉 양의 온도 상수(Positive Temperature Coefficient, 이하 'PTC'라 함) 특성을 가지는 것으로 설정할 수 있으며, 온도에 감소함에 따라 저항 값이 감소하는 특성, 즉 음의 온도 상수(Negative Temperature Coefficcient, 이하 'NTC'라 함) 특성을 가지는 것으로 설정할 수 있다. 온도가 낮아지는 경우 방전 셀 내의 벽 전하의 움직임이 둔하여 어드레스 저방전이 더욱 심해질 수 있다. 이와 같은 경우 저항(R1)을 NTC 특성을 가지는 저항으로 설정하고 저항(R2)를 PTC 특성을 가지는 설정하면, 수학식 2에 의해 ΔV 값이 온도에 낮아 지는 경우 더욱 커지게 된다. 이를 통해 온도가 낮아지는 경우 더욱 심해지는 어드레스 저방전을 해결할 수 있다. 이와 다른 경우에도 적절하게 저항(R1, R2)를 온도에 따라 가변하는 저항으로 설정함으로써 온도의 특성에 따른 문제점을 해결할 수 있다.
본 발명의 제1 실시예에서는 트랜지스터(Q1)이 바이폴라 트랜지스터인 경우에 대해서 설명하였지만 이를 모스 전계 효과 트랜지스터(Metal-Oxide Seminconductor Field Effect Transistor, 이하 'MOSFET'이라 함) 또는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, 이하 'IGBT'라 함)로 대체할 수 있다. 이하 이에 대해서 알아본다.
도 6은 본 발명의 제2 실시예에 따른 ΔV 전압 생성기(420b)를 나타내는 도면이다.
도 6에 나타낸 바와 같이 본 발명의 제2 실시예에 따른 ΔV 전압 생성기(420b)는 트랜지스터(M1)가 MOSFET으로 변경된 것을 제외하고 제1 실시예와 동일하므로 이하 중복되는 설명은 생략한다.
본 발명의 제2 실시예에 따른 ΔV 전압 생성기(420b)는 제1 실시예와 달리 트랜지스터(M1)이 MOSFET으로 대체되었으므로, ΔV 전압인 트랜지스터(M1)의 드레인-소스 전압(VDS)은 아래의 수학식 3과 같이 된다.
VDS = (1 + R1/R2) * VGS
수학식 3에서 VGS는 트랜지스터(M1)의 게이트-소스 전압이다. 수학식 3에 나타낸 바와 같이 트랜지스터(M1)이 MOSFET인 경우에는 수학식 2에서 트랜지스터(Q1)의 베이스-에미터 전압(VBE)이 트랜지스터(M1)의 게이트-소스 전압(VGS)로 대체되었다.
이와 같이 본 발명의 제2 실시예에 따른 ΔV 전압 생성기(420b)에서도 수학식 3에 나타낸 바와 같이 트랜지스터(M1)의 게이트-소스 전압(VGS)과 저항(R1, R2)의 값에 의해 ΔV 값이 조정된다.
그리고 본 발명의 제2 실시예에 따른 ΔV 전압 생성기(420b)에서도 제1 실시예와 같이 저항(R1, R2)를 가변 저항으로 대체가능하며 온도에 따라 저항 값이 달라지는 저항으로 대체할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 ΔV 전압 생성기(420c)를 나타내는 도면이다.
도 7에 나타낸 바와 같이 본 발명의 제3 실시예에 따른 ΔV 전압 생성 기(420c)는 트랜지스터(Z1)가 IGBT로 변경된 것을 제외하고 제1 실시예와 동일하므로 이하 중복되는 설명은 생략한다.
본 발명의 제3 실시예에 따른 ΔV 전압 생성기(420c)는 제1 실시예와 달리 트랜지스터(Z1)이 IGBT로 대체되었으므로, ΔV 전압인 트랜지스터(Z1)의 컬렉터-에미터 전압(VCE)은 아래의 수학식 4와 같이 된다.
VCE = (1 + R1/R2) * VGE
수학식 3에서 VGE는 트랜지스터(Z1)의 게이트-에미터 전압이다. 수학식 4에 나타낸 바와 같이 트랜지스터(Z1)이 IGBT인 경우에는 수학식 2에서 트랜지스터(Q1)의 베이스-에미터 전압(VBE)이 트랜지스터(Z1)의 게이트-에미터 전압(VGE)으로 대체되었다.
이와 같이 본 발명의 제3 실시예에 따른 ΔV 전압 생성기(420c)에서도 수학식 4에 나타낸 바와 같이 트랜지스터(Z1)의 게이트-에미터 전압(VGE)과 저항(R1, R2)의 값에 의해 ΔV 값이 조정된다.
그리고 본 발명의 제3 실시예에 따른 ΔV 전압 생성기(420c)에서도 제1 실시예와 같이 저항(R1, R2)를 가변 저항으로 대체 가능하며 온도에 따라 저항 값이 달라지는 저항으로 대체할 수 있다.
이와 같이 본 발명의 제1 실시예 내지 제3 실시예에 따른 ΔV 전압 생성 기(420a, 420b, 420c)를 통해 ΔV 전압인 정전압을 생성함으로써 하나의 전원(VscL)을 이용하여 Vnf 전압을 생성할 수 있다. 즉, 본 발명의 제1 내지 제3 실시예에 따른 ΔV 전압 생성기(410a, 420b, 420c)를 통해 하나의 전원(VscL)을 사용하여 Vnf 전압과 VscL 전압을 생성할 수 있다.
일반적으로 트랜지스터(Q1)의 베이스-에미터 전압(VBE), 트랜지스터(M1)의 게이트-소스 전압(VGS) 및 트랜지스터(Z1)의 게이트-에미터 전압(VGE)은 NTC 특성을 가진다. 즉, 온도가 증가할수록 VBE, VGS 및 VCE 값은 작아진다. 수학식 2, 3 및 4을 참조하면, 온도가 증가할 수록 ΔV 값이 작아지게 된다. 고온에서는 방전 셀 내의 벽 전하 활동이 활발하게 되어, ΔV 값이 낮아져야 저방전을 방지할 수 있다. 따라서 본 발명의 제1 내지 제3 실시예에 따른 ΔV 전압 생성기를 적용하면 ΔV 값을 줄일 수 있어서 고온에서 저방전을 더욱 개선할 수 있다. 그리고 온도가 감소할수록 VBE, VGS 및 VCE 값이 커지게 되므로 ΔV 값이 더욱 커지게 되며, 이를 통해 저온에서 벽 전하 활동이 저하되어 발생되는 저방전도 방지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명의 실시예에 따르면 리셋 기간의 최종 전압과 스캔 전압을 하나의 전 원을 사용하여 생성할 수 있다. 또한 단순히 저항(R1, R2)을 변동시킴으로써 다양하게 ΔV 값을 구현할 수 있다. 그리고 어드레스 저방전을 더욱 용이하게 방지할 수 있다.

Claims (15)

  1. 스캔 전압이 인가되는 주사 전극;
    상기 스캔 전압을 공급하는 전원;
    상기 주사 전극에 제1 전극이 전기적으로 연결되고 상기 전원에 제2 전극이 연결되는 제1 트랜지스터;
    상기 주사 전극과 상기 제1 트랜지스터의 제어 전극 사이에 전기적으로 연결되는 적어도 하나의 제1 저항; 및
    상기 제1 트랜지스터의 제어 전극과 상기 전원 사이에 전기적으로 연결되는 적어도 하나의 제2 저항을 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 제1 전극의 전압은 상기 스캔 전압보다 높은 제1 전압인 플라즈마 표시 장치.
  3. 제2항에 있어서,
    상기 제1 전압은 리셋 기간에서 상기 주사 전극에 최종적으로 인가되는 전압인 플라즈마 표시 장치.
  4. 제1항에 있어서,
    상기 제1 트랜지스터의 제2 전극과 상기 전원 사이에 전기적으로 연결되는 제2 트랜지스터를 더 포함하는 플라즈마 표시 장치.
  5. 제4항에 있어서,
    상기 제2 트랜지스터는 램프 스위치 기능을 하며, 상기 제2 트랜지스터의 턴온에 의해 리셋 기간에서 상기 주사 전극의 전압이 상기 스캔 전압보다 높은 제1 전압까지 점진적으로 하강하는 플라즈마 표시 장치.
  6. 제5항에 있어서,
    상기 주사 전극과 상기 전원 사이에 전기적으로 연결되는 제3 트랜지스터를 더 포함하며, 상기 제3 트랜지스터의 턴온에 의해 상기 주사 전극에 상기 스캔 전압이 인가되는 플라즈마 표시 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 저항과 상기 제2 저항 중 적어도 하나의 저항은 가변 저항인 플라즈마 표시 장치.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 저항과 상기 제2 저항 중 적어도 하나의 저항은 온도에 따라 가변되는 가변 저항인 플라즈마 표시 장치.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 바이폴라 트랜지스터인 플라즈마 표시 장치.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 모스 전계 효과 트랜지스터인 플라즈마 표시 장치.
  11. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 절연 게이트 바이폴라 트랜지스터인 플라즈마 표시 장치.
  12. 제1 전압을 공급하는 전원을 이용하여, 상기 제1 전압보다 높은 제2 전압을 발생시키는 전압 발생기에 있어서,
    상기 전원에 제1 전극이 전기적으로 연결되는 트랜지스터;
    상기 트랜지스터의 제1 전극과 상기 트랜지스터의 제어 전극 사이에 전기적으로 연결되는 적어도 하나의 제1 저항; 및
    상기 트랜지스터의 제어 전극과 상기 트랜지스터의 제2 전극 사이에 전기적으로 연결되는 적어도 하나의 제2 저항을 포함하며,
    상기 트랜지스터의 제2 전극에 상기 제2 전압이 발생되는 전압 발생기.
  13. 제12항에 있어서,
    상기 제1 저항과 상기 제2 저항 중 적어도 어느 하나의 저항은 가변 저항인 전압 발생기.
  14. 제12항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 플라즈마 표시 장치의 구동에 사용되는 전압인 전압 발생기.
  15. 제12항에 있어서,
    상기 제1 전압은 플라즈마 표시 장치의 주사 전극에 인가되는 스캔 전압이며,
    상기 제2 전압은 상기 플라즈마 표시 장치의 리셋 기간에서 최종적으로 인가되는 전압인 전압 발생기.
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