KR20130053608A - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서, 주사 회로의 저전압 단자와 주사 전압을 공급하는 전원 사이에 제1 트랜지스터가 연결되어 있고 저전압 단자와 제1 트랜지스터 사이에 제2 트랜지스터가 연결되어 있다. 저전압 단자에 제3 트랜지스터가 연결되어 있고 제3 트랜지스터와 제1 및 제2 트랜지스터의 접점 사이에 커패시터가 연결되어 있다. 그리고 저전압 단자와 접지단 사이에 제4 트랜지스터가 연결되어 있다. 리셋 기간에서 제1 트랜지스터가 턴온되어 커패시터를 통해서 주사 전극의 전압이 제1 전압까지 점진적으로 감소되고 제2 트랜지스터가 턴온되어 주사 전극의 전압이 주사 전압까지 감소된다. 다음 제3 트랜지스터가 턴온되어 커패시터의 전압으로 주사 전극의 전압이 상기 제1 전압까지 증가된다.

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.
플라즈마 표시 장치는 복수의 표시 전극 및 상기 복수의 표시 전극에 의해 정의되는 복수의 방전 셀을 포함하며, 복수의 방전 셀 중 켜질 방전 셀(앞으로 "온 셀"이라 함)과 켜지지 않을 방전 셀(앞으로 "오프 셀"이라 함)을 선택한 후, 온 셀을 방전시켜서 영상을 표시한다.
온 셀과 오프 셀을 선택하기 전에, 플라즈마 표시 장치는 표시 전극의 전압을 점진적으로 증가시켜서 방전 셀에서 약 방전을 일으키고, 표시 전극의 전압을 점진적으로 감소시켜서 방전 셀에서 약 방전을 일으키며, 이 약 방전을 통해서 방전 셀의 전하 상태를 초기화한다. 표시 전극의 전압을 점진적으로 증가시키기 위해서, 플라즈마 표시 장치는 표시 전극에 연결되어 있는 트랜지스터의 온/오프 동작을 반복하거나 트랜지스터의 게이트에 공급되는 전류를 조절한다.
그런데 표시 전극의 전압이 점진적으로 감소하는 경우에는 트랜지스터를 통해 표시 전극에 의해 형성되는 용량성 성분으로 전류가 공급된다. 그러므로 이 전류에 의해 트랜지스터에서 지속적으로 전력 소모가 발생하고, 이에 따라 트랜지스터의 발열량이 증가한다.
본 발명이 해결하고자 하는 기술적 과제는 트랜지스터의 발열량을 줄일 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
본 발명의 한 실시 예에 따르면, 플라즈마 표시 장치가 제공된다. 플라즈마 표시 장치는 주사 전극, 주사 회로, 제1 트랜지스터, 그리고 하강 리셋 구동부를 포함한다. 상기 주사 회로는 고전압 단자와 저전압 단자를 포함하며, 상기 주사 전극의 전압을 상기 고전압 단자의 전압 또는 저전압 단자의 전압으로 설정한다. 상기 제1 트랜지스터는 상기 저전압 단자와 제1 전압을 공급하는 제1 전원 사이에 연결되어 있으며, 제1 단자의 전압이 상기 주사 전극의 전압에 대응하고 제2 단자의 전압이 상기 제1 전압에 대응한다. 상기 하강 리셋 구동부는 상기 저전압 단자와 상기 제1 트랜지스터의 제1 단자 사이에 상기 제1 트랜지스터와 직렬로 연결되어 있는 제2 트랜지스터, 상기 제1 트랜지스터의 제1 단자와 상기 저전압 단자 사이에 연결되어 있는 제3 트랜지스터 및 제1 커패시터를 포함한다. 이때, 상기 하강 리셋 구동부는, 리셋 기간의 제1 기간의 초기 하강 동안 제1 트랜지스터를 턴온하여 상기 제1 커패시터를 통해 상기 주사 전극의 전압을 상기 제1 전압보다 높은 제2 전압까지 점진적으로 감소시키고, 상기 제1 기간의 후기 하강 기간 동안 상기 제1 트랜지스터와 상기 제2 트랜지스터를 동시에 턴온하여 상기 주사 전극의 전압을 상기 제1 전압까지 점진적으로 감소시킨다.
상기 플라즈마 표시 장치는 상기 제1 트랜지스터의 제1 단자의 전압에 따라서 상기 제2 트랜지스터를 턴온시키는 제1 게이트 구동부를 더 포함한다.
상기 하강 리셋 구동부는, 상기 제1 기간 중 상기 후기 하강 기간 이후의 초기 상승 기간 동안, 상기 제3 트랜지스터를 턴온하여 상기 제1 커패시터를 통해 상기 주사 전극의 전압을 상기 제2 전압까지 점진적으로 증가시킬 수 있다.
상기 하강 리셋 구동부는, 상기 저전압 단자와 상기 제1 전압보다 높은 제3 전압을 공급하는 제2 전원 사이에 연결되어 있는 제4 트랜지스터를 더 포함할 수 있으며, 상기 제1 기간 중 상기 초기 상승 기간 이후의 후기 상승 기간 동안, 상기 제4 트랜지스터를 턴온하여 상기 주사 전극의 전압을 상기 제2 전압에서 상기 제3 전압까지 증가시킬 수 있다.
상기 플라즈마 표시 장치는 제어 신호를 입력 받아서 상기 초기 상승 기간 동안 상기 제3 트랜지스터를 턴온시키는 제1 게이트 구동부, 그리고 상기 제어 신호를 입력 받아서 상기 후기 상승 기간 동안 상기 제4 트랜지스터를 턴온시키는 제2 게이트 구동부를 더 포함할 수 있다.
상기 하강 리셋 구동부는, 상기 제1 전원에 애노드가 연결되어 있고 상기 제1 커패시터에 캐소드가 연결되어 있는 제1 다이오드를 더 포함할 수 있다.
상기 하강 리셋 구동부는, 상기 제1 커패시터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통하여 상기 제1 커패시터로 형성되는 전류 경로를 차단하는 다이오드를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 주사 전극, 고전압 단자 및 저전압 단자를 포함하며 상기 주사 전극의 전압을 상기 고전압 단자의 전압 또는 상기 저전압 단자의 전압으로 설정하는 주사 회로, 그리고 상기 저전압 단자와 주사 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터를 포함하는 플라즈마 표시 장치의 구동 방법이 제공된다. 플라즈마 표시 장치의 구동 방법은, 리셋 기간의 제1 기간 동안, 상기 저전압 단자를 상기 주사 전극에 연결하는 단계, 상기 제1 기간 중 초기 하강 기간 동안, 상기 제1 트랜지스터를 턴온하여 상기 저전압 단자와 상기 제1 트랜지스터 사이에 연결되어 있는 커패시터를 통해서 상기 주사 전극의 전압을 제1 전압보다 높은 제2 전압까지 점진적으로 감소시키는 단계, 그리고 상기 제1 기간 중 후기 하강 기간 동안, 상기 제1 트랜지스터와 상기 저전압 단자와 상기 제1 트랜지스터 사이에 연결되어 있는 제2 트랜지스터를 동시에 턴온하여 상기 주사 전극의 전압을 상기 제2 전압에서 상기 제1 전압까지 점진적으로 감소시키는 단계를 포함한다.
본 발명의 한 실시예에 따르면, 트랜지스터에서 발생하는 전력 소모를 줄일 수 있고 이에 따라 트랜지스터에서 발생하는 발열량도 줄일 수 있다.
도 1은 본 발명의 한 실시 예에 따른 플라즈마 표시 장치의 개략적인 블록도이다.
도 2는 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 구동 파형을 개략적으로 나타내는 도면이다.
도 3은 본 발명의 한 실시 예에 따른 주사 전극 구동부의 개략적인 회로도이다.
도 4는 본 발명의 한 실시 예에 따른 프리셋 기간에서의 하강 리셋 구동부의 신호 타이밍과 전압을 나타낸 도면이다.
도 5 및 도 6은 각각 도 4에서 도시한 각 기간에서의 하강 리셋 구동부의 전류 경로를 나타낸 도면이다.
도 7은 본 발명의 한 실시 예에 따른 리셋 기간의 하강 기간 및 어드레스 기간에서의 주사 구동부 및 하강 리셋 구동부의 신호 타이밍과 전압을 나타낸 도면이다.
도 8은 도 3에 도시된 트랜지스터(Yfr)의 게이트 구동부를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시 예에 따른 플라즈마 표시 장치의 개략적인 블록도이다.
도 1을 참고하면, 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 복수의 표시 전극(Y1-Yn, X1-Xn), 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am) 및 복수의 방전 셀을 포함한다.
복수의 표시 전극(Y1-Yn, X1-Xn)은 복수의 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn) 및 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn)을 포함한다. Y 전극(Y1-Yn) 및 X 전극(X1-Xn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하며, A 전극(A1-Am)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 이러한 Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 일대일로 대응할 수 있으며, 이와는 달리 하나의 Y 전극(Y1-Yn)에 두 개의 X 전극(X1-Xn)이 대응할 수도 있으며, 또는 하나의 X 전극(X1-Xn)에 두 개의 Y 전극(Y1-Yn)이 대응할 수도 있다. 이때, A 전극(A1-Am), Y 전극(Y1-Yn) 및 X 전극(X1-Xn)에 의해 정의되는 공간에 방전 셀(110)이 형성된다.
이러한 플라즈마 표시 패널(100)의 구조는 한 예이며, 본 발명의 실시 예에 따라 플라즈마 표시 패널(100)은 다른 구조를 가질 수도 있다.
제어부(200)는 영상 신호 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 영상 신호는 각 방전 셀(110)의 휘도 정보를 담고 있으며, 각 방전 셀(110)의 휘도는 정해진 수효의 계조 중 하나로 표현될 수 있다. 입력 제어 신호의 예로는 수직 동기 신호, 수평 동기 신호 등이 있다.
제어부(200)는 영상을 표시하는 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하며, 적어도 하나의 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간을 포함한다. 제어부(200)는 영상 신호 및 입력 제어 신호를 복수의 서브필드에 맞게 처리하여 A 전극 구동 제어 신호(CONT1), Y 전극 구동 제어 신호(CONT2) 및 X 전극 구동 제어 신호(CONT3)를 생성한다. 그리고 제어부(200)는 A 전극 구동 제어 신호(CONT1)를 어드레스 전극 구동부(300)로 출력하고, Y 전극 구동 제어 신호(CONT2)를 주사 전극 구동부(400)로 출력하며, X 전극 구동 제어 신호(CONT3)를 유지 전극 구동부(500)로 출력한다.
또한 제어부(200)는 각 방전 셀에 해당하는 입력 영상 신호를 복수의 서브필드에서 각 방전 셀(110)의 발광/비발광 여부를 나타내는 서브필드 데이터로 바꾸며, A 전극 구동 제어 신호(CONT1)는 이러한 서브필드 데이터를 포함한다.
주사 전극 구동부(400)는 Y 전극 구동 제어 신호(CONT2)에 따라 어드레스 기간에서 주사 전압을 Y 전극(Y1-Yn)에 차례로 인가한다. 어드레스 전극 구동부(300)는 A 전극 구동 제어 신호(CONT1)에 따라 주사 전압이 인가된 Y 전극에 연결된 복수의 방전 셀(110)에서 온 셀과 오프 셀을 구별하기 위한 전압을 A 전극(A1-Am)에 인가한다.
어드레스 기간에서 온 셀과 오프 셀이 구별된 후, 주사 전극 구동부(400) 및 유지 전극 구동부(500)는 Y 전극 구동 제어 신호(CONT2) 및 X 전극 구동 제어 신호(CONT3)에 따라 유지 기간에서 각 서브필드의 휘도 가중치에 해당하는 횟수의 유지 방전 펄스를 Y 전극(Y1-Yn)과 X 전극(X1-Xn)에 교대로 인가한다.
도 2는 본 발명의 한 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 개략적으로 나타내는 도면이다.
도 2에서는 편의상 복수의 서브필드 중 하나의 서브필드만을 나타내었으며, 하나의 방전 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다.
도 2를 참고하면, 리셋 기간의 프리셋 기간에서, 유지 전극 구동부(400)는 X 전극에 Vpx 전압을 인가하고, 주사 전극 구동부(500)는 Y 전극의 전압을 기준 전압(도 2에서는 접지 전압)에서 Vpy 전압까지 점진적으로 감소시킨다. 또한, 어드레스 전극 구동부(300)는 A 전극에 기준 전압을 인가한다. 이때, 프리셋 기간에서 X 전극과 Y 전극에 인가된 전압의 차는 "|Vpx-Vpy| > |Ve-Vnf|"의 조건을 만족하도록 설정된다.
즉, (Ve-Vnf) 전압의 크기가 X 전극과 Y 전극 사이의 방전 개시 전압 근처로 설정되어 X 전극과 Y 전극 사이의 벽 전압이 거의 0V가 된다. 따라서, (Vpx-Vpy) 전압의 절대값이 (Ve-Vnf) 전압의 절대값보다 크면, 모든 셀에서 방전이 일어나면서 Y 전극에 양의 전하가 형성되고 X 전극에 음의 전하가 형성될 수 있다.
도 2에서는 추가적인 전원의 개수를 줄이기 위해, Vpx 전압으로 Ve 전압을 사용하고 Vpy 전압으로 VscL 전압을 사용하는 것으로 도시하였다.
리셋 기간의 상승 기간에서, 어드레스 전극 구동부(300) 및 유지 전극 구동부(500)가 A 전극 및 X 전극에 기준 전압을 인가한 상태에서, 주사 전극 구동부(400)가 Y 전극의 전압을 기준 전압에서 Vset 전압까지 점진적으로 증가시킨 후 Y 전극의 전압을 Vset 전압으로 일정 기간 유지한다. 예를 들면, 주사 전극 구동부(400)는 Y 전극의 전압을 램프(ramp) 형태로 증가시킬 수 있다. Y 전극의 전압이 점진적으로 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 발생되고, 이에 따라 Y 전극에는 음의 전하가 형성되고, X 전극 및 A 전극에는 양의 전하가 형성될 수 있다.
이어, 리셋 기간의 하강 기간에서, 어드레스 전극 구동부(300) 및 유지 전극 구동부(500)가 A 전극 및 X 전극에 각각 기준 전압 및 Ve 전압을 인가한 상태에서, 주사 전극 구동부(400)는 Y 전극의 전압을 기준 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 예를 들면, 주사 전극 구동부(400)는 Y 전극의 전압을 램프 형태로 감소시킬 수 있다. Y 전극의 전압이 점진적으로 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 발생하고, 이에 따라 상승 기간 동안 Y 전극에 형성되었던 음의 전하 및 X 전극과 A 전극에 형성된 양의 전하가 소거될 수 있다. 이에 따라 방전 셀(110)은 초기화될 수 있다. 이 경우 Vnf 전압은 음극성의 전압으로 설정되고, Ve 전압은 양극성의 전압으로 설정될 수 있다. 또한 Ve 전압과 Vnf 전압의 차(Ve―Vnf)가 Y 전극과 X 전극 사이의 방전 개시 전압에 근사한 값으로 설정되어 초기화된 방전 셀이 오프 셀로 설정될 수 있다. 그리고 하강 기간에서 Y 전극의 전압은 기준 전압과 다른 전압에서 점진적으로 감소할 수도 있다.
어드레스 기간에서, 온 셀과 오프 셀을 구별하기 위해서, 유지 전극 구동부(500)는 X 전극에 Ve 전압을 인가한 상태에서, 주사 전극 구동부(400)는 복수의 주사 전극(도 1의 Y1-Yn)에 차례로 VscL 전압(주사 전압)을 가지는 주사 펄스를 인가한다. 이와 동시에, 어드레스 전극 구동부(300)는 VscL 전압이 인가된 Y 전극에 의해 형성되는 복수의 방전 셀 중에서 온 셀을 통과하는 A 전극에 Va 전압(어드레스 전압)을 인가한다. 이에 따라, Va 전압이 인가된 A 전극과 VscL 전압이 인가된 Y 전극에 의해 형성된 방전 셀에서 어드레스 방전이 일어나서, Y 전극에 양의 전하가 형성되고, A 전극 및 X 전극에 각각 음의 전하가 형성될 수 있다. 또한 주사 전극 구동부(400)는 VscL 전압이 인가되지 않는 Y 전극에 VscL 전압보다 높은 VscH 전압(비주사 전압)을 인가하고, 어드레스 전극 구동부(300)는 Va 전압이 인가되지 않는 A 전극에 접지 전압을 인가할 수 있다. 이 경우 VscL 전압은 음극성의 전압, Va 전압은 양극성의 전압일 수 있다.
유지 기간에서, 주사 전극 구동부(400)와 유지 전극 구동부(500)는 Y 전극과 X 전극에 고전압(Vs)과 저전압(예를 들면, 접지 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가한다. 즉, X 전극에 저전압이 인가되는 동안 Y 전극에 고전압(Vs)이 인가되면 고전압(Vs)과 저전압의 차에 의해 온 셀에서 유지 방전이 일어나고, 이어 Y 전극에 저전압이 인가되고 X 전극에 고전압(Vs)이 인가되면 고전압(Vs)과 저전압의 차에 의해 온 셀에서 다시 유지 방전이 일어날 수 있다. 이러한 동작이 유지 기간에서 반복되어 해당 서브필드의 휘도 가중치에 해당하는 횟수의 유지 방전이 일어난다. 이와는 달리, Y 전극과 X 전극 중 한 전극(예를 들면 X 전극)에 접지 전압을 인가한 상태에서 다른 전극(예를 들면 Y 전극)에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스를 인가할 수도 있다.
다음, 본 발명의 한 실시예에 따른 주사 전극 구동부(400)에 대하여 도 3을 참고로 하여 설명한다.
도 3은 본 발명의 한 실시 예에 따른 주사 전극 구동부의 개략적인 회로도이다.
도 3을 참고하면, 주사 전극 구동부(400)는 주사 구동부(410), 하강 리셋 구동부(420), 상승 리셋 구동부(430) 및 유지 구동부(440)를 포함한다.
주사 구동부(410)는 주사 회로(412), 커패시터(CscH), 다이오드(DscH) 및 트랜지스터(YscL)를 포함하며, 주사 회로(412)는 고전압 단자(OUTH), 저전압 단자(OUTL) 및 출력 단자(OUT)를 포함한다. 또한 주사 회로(412)는 두 트랜지스터(SH, SL)를 포함할 수 있다. 이러한 주사 회로(412)는 어드레스 기간에서 복수의 Y 전극에 차례로 VscL 전압을 가지는 주사 펄스를 인가한다.
하강 리셋 구동부(420)는 트랜지스터(Yfr, Ypn1, Ypn2), 다이오드(Dfr, Dpn2, Dg), 커패시터(Css) 및 게이트 구동부(422, 424)를 포함하며, 리셋 기간의 프리셋 기간 및 하강 기간에서 Y 전극의 전압을 점진적으로 감소시킨 후 다음 기간의 동작을 위해 Y 전극의 전압을 소정의 전압까지 증가시킨다.
상승 리셋 구동부(430)는 리셋 기간의 상승 기간에서 Y 전극의 전압을 점진적으로 증가시킨다.
유지 구동부(440)는 유지 기간에서 Y 전극에 Vs 전압과 0V를 교대로 인가한다. 유지 구동부(440)는 연결 방식에 따라서 도 3에 도시된 바와 같이 저전압 단자(OUTL)에 직접 연결될 수도 있고, 이와 달리 트랜지스터(Ypn1)의 드레인 단자를 통해서 유지 구동부(440)의 모든 소자 또는 일부 소자들이 저전압 단자(OUTL)에 연결될 수도 있다.
구체적으로, 주사 구동부(410)에서, 트랜지스터(YscL)는 드레인이 저전압 단자(OUTL)에 연결되어 있으며, 소스가 VscL 전압을 공급하는 전원(VscL)에 연결되어 있다. 이때, 저전압 단자(OUTL)의 전압을 점진적으로 변경시키기 위해서 트랜지스터(YscL)의 게이트와 저전압 단자(OUTL) 사이에 커패시터(도시하지 않음)가 연결되어 있을 수 있다.
커패시터(CscH)는 주사 회로(412)의 고전압 단자(OUTH)와 저전압 단자(OUTL) 사이에 연결되어 있으며, VscH 전압을 공급하는 전원(VscH)이 주사 회로(412)의 고전압 단자(OUTH)에 연결되어 있다. 이 경우 커패시터(CscH)에서 전원(VscH)으로의 전류 경로를 차단하기 위해서 다이오드(DscH)가 전원(VscH)과 주사 회로(412)의 고전압 단자(OUTH) 사이에 연결되어 있을 수 있다. 커패시터(CscH)는 트랜지스터(YscL)가 턴온될 때 VscH 전압과 VscL 전압의 차에 해당하는 전압(VscH－VscL)을 충전한다.
주사 회로(412)의 트랜지스터(SH)는 소스가 고전압 단자(OUTH)에서 드레인이 출력 단자(OUT)에 연결되어 있으며, 트랜지스터(SL)는 드레인이 출력 단자(OUT)에 소스가 저전압 단자(OUT)에 연결되어 있다. 트랜지스터(SH, SL)의 턴온/턴오프에 따라 주사 회로(412)는 Y 전극의 전압을 고전압 단자(OUTH)의 전압 또는 저전압 단자(OUTL)의 전압으로 설정한다.
하나의 주사 회로(412)는 하나의 Y 전극에 대응할 수 있으며, 주사 구동부(410)에는 복수의 Y 전극(도 1의 Y1-Yn)에 각각 대응하는 복수의 주사 회로가 형성될 수 있다. 이 경우 복수의 주사 회로 중 적어도 일부의 주사 회로가 하나의 집적 회로(integrated circuit, IC)로 형성되고, 이들 주사 회로의 고전압 단자(OUTH) 및 저전압 단자(OUTL)가 각각 공통으로 형성될 수 있다.
어드레스 기간에서, 제어 신호(S1)에 응답하여 트랜지스터(YscL)가 턴온되어 주사 회로(412)의 저전압 단자(OUTL)의 전압이 VscL 전압으로 된다. 그리고 복수의 주사 회로(412)의 트랜지스터(SL)가 차례로 턴온되어, 복수의 주사 회로(412)는 저전압 단자(OUTL)의 전압(VscL)을 복수의 Y 전극에 차례로 인가한다. 복수의 주사 회로(412) 중에서 트랜지스터(SL)가 턴온되지 않은 주사 회로(412)는 트랜지스터(SH)가 턴온되어 고전압 단자(OUTH)의 전압(VscH)을 연결되어 있는 Y 전극에 인가한다.
하강 리셋 구동부(420)에서, 트랜지스터(Yfr)는 드레인이 주사 회로(412)의 저전압 단자(OUTL)에 연결되어 있으며, 소스가 트랜지스터(YscL)의 드레인에 연결되어 있다. 트랜지스터(Yfr)는 트랜지스터(YscL)의 드레인 전압(Vd)에 따라서 턴온과 턴오프가 결정된다.
트랜지스터(Ypn1)는 소스가 주사 회로(412)의 저전압 단자(OUTL)에 연결되어 있으며, 드레인이 다이오드(Dg)의 캐소드에 연결되어 있으며 다이오드(Dg)의 애노드가 접지단에 연결되어 있다.
트랜지스터(Ypn2)는 소스가 주사 회로(412)의 저전압 단자(OUTL)에 연결되어 있으며, 드레인이 커패시터(Css)의 한 단자에 연결되어 있다. 커패시터(Css)의 다른 단자가 다이오드(Dfr)의 애노드 및 다이오드(Dpn2)의 캐소드에 연결되어 있고, 다이오드(Dfr)의 캐소드가 트랜지스터(YscL)의 드레인에 연결되어 있으며, 다이오드(Dpn2)의 애노드가 전원(VscL)에 연결되어 있다. 커패시터(Css)에는 약 |VscL/2| 정도의 전압이 충전된다. 트랜지스터(Ypn2)가 턴온되고 트랜지스터(Yfr)가 미처 턴오프되지 못한 경우에 커패시터(Css), 트랜지스터(Ypn2), 트랜지스터(Yfr) 및 커패시터(Css)의 전류 경로를 통하여 커패시터(Css)가 방전되므로, 다이오드(Dfr)는 커패시터(Css), 트랜지스터(Ypn2), 트랜지스터(Yfr) 및 커패시터(Css)의 전류 경로를 차단함으로써 커패시터(Css)의 방전을 방지한다. 다이오드(Dpn2)는 커패시터(Css)의 다른 단자의 전압을 VscL 전압 이상으로 유지시킨다. 한편, 트랜지스터(Yfr)의 턴온/턴오프를 정확하게 제어할 수 있는 경우에 다이오드(Dpn2, Dfr)는 사용되지 않을 수 있다. 다이오드(Dpn2, Dfr)가 사용되지 않는 경우, 트랜지스터(YscL)의 드레인과 커패시터(Css)의 다른 단자가 직접 연결된다.
리셋 기간의 프리셋 기간 및 하강 기간에서, 제어 신호(S1)에 응답하여 트랜지스터(YscL)가 턴온되어 Y 전극의 전압을 점진적으로 감소시킨다. 또한 리셋 기간의 프리셋 기간 및 하강 기간에서, Y 전극의 전압이 점진적으로 감소하는 중에 트랜지스터(YscL)의 드레인 전압에 따라서 트랜지스터(Yfr)가 턴온되어 Y 전극의 전압을 VscL 전압까지 더 감소시킬 수 있다. 이때, 트랜지스터(YscL)를 통해 Y 전극의 전압이 감소되는 동안에 커패시터(Css)에는 에너지가 충전되는데, 정상적인 동작을 반복하는 경우 커패시터(Css)에는 (|VscL|/2] 전압이 충전될 수 있다. 커패시터(Css)의 용량은 어느 정도의 해당 전압이 유지될 수 있도록 패널 커패시터의 용량 대비 5배 이상 클 수 있다. 여기서, 패널 커패시터는 X 전극과 Y 전극 및 Y 전극과 A 전극에 의해 형성되는 용량성 성분을 의미할 수 있다.
트랜지스터(Ypn1, Ypn2)는 리셋 기간의 프리셋 기간에서 Y 전극의 전압이 VscL 전압까지 감소된 후에 Y 전극의 전압을 소정의 전압(예를 들면, 접지 전압)까지 상승시키기 위해 동작한다.
게이트 구동부(422)는 입력 단자(IN1), 저항(R1, R3), 커패시터(C1), 다이오드(D1)를 포함하며 입력 단자(IN1)으로 입력되는 제어 신호(S2)에 따라서 트랜지스터(Ypn1)를 턴온시키며 Y 전극의 전압이 점진적으로 변경되도록 트랜지스터(Ypn1)를 제어한다. 게이트 구동부(424)는 입력 단자(IN2), 저항(R2, R4), 커패시터(C2), 다이오드(D2)를 포함하며, 입력 단자(IN2)으로 입력되는 제어 신호(S2)에 따라서 트랜지스터(Ypn2)를 턴온시키며 Y 전극의 전압이 점진적으로 변경되도록 트랜지스터(Ypn2)를 제어한다.
저항(R1)의 한 단자가 트랜지스터(Ypn1)의 게이트에 연결되어 있고 저항(R1)의 다른 단자가 제어 신호(S2)가 입력되는 입력 단자(IN1)에 연결되어 있다. 다이오드(D1)의 애노드가 트랜지스터(Ypn1)의 게이트에 연결되어 있고 다이오드(D1)의 캐소드가 입력 단자(IN1)에 연결되어 있다. 그리고 커패시터(C1) 및 저항(R3)이 트랜지스터(Ypn1)의 게이트와 드레인 사이에 직렬로 연결되어 있다.
저항(R2)의 한 단자가 트랜지스터(Ypn2)의 게이트에 연결되어 있고 저항(R2)의 다른 단자가 제어 신호(S2)가 입력되는 입력 단자(IN2)에 연결되어 있다. 다이오드(D2)의 애노드가 트랜지스터(Ypn2)의 게이트에 연결되어 있고 다이오드(D2)의 캐소드가 입력 단자(IN2)에 연결되어 있다. 그리고 커패시터(C2) 및 저항(R4)이 트랜지스터(Ypn1)의 게이트와 드레인 사이에 직렬로 연결되어 있다.
여기서, 저항(R1, R2) 및 커패시터(C1, C2)의 값은 동일한 제어 신호(S2)가 인가되는 트랜지스터(Ypn1, Ypn2)에서 트랜지스터(Ypn2)가 먼저 턴온되고, 이후 소정의 시간 차를 두고 트랜지스터(Ynp1)가 턴온되도록 설정된다.
구체적으로, 커패시터(C1, C2)는 트랜지스터(Ypn1, Ypn2)의 게이트 전압을 서서히 증가 또는 감소시켜서 트랜지스터(Ypn1, Ypn2)가 급격하게 턴온되지 않도록 제어한다. 즉, 커패시터(C1, C2)를 통해 흐르는 전류(Ipn1, Ipn2)는 수학식 1 및 수학식 2와 같다.
[수학식 1]
C1_cap*dV_C1/dt = Ipn1 = (Vg-Vth)/R1_reg
[수학식 2]
C2_cap*dV_C2/dt = Ipn2 = (Vg-Vth)/R2_reg
수학식 1 및 2에서, dV_C1 및 dV_C2는 각각 커패시터(C1, C2)의 양단간 전압을 나타내고, dt는 시간 차를 나타낸다. C1_cap 및 C2_cap은 커패시터(C1, C2)의 커패시턴스를 나타낸다. Vg는 제어 신호(S2)의 전압을 나타내고, Vth는 트랜지스터(Ypn1, Ypn2)의 문턱 전압을 나타내며, R1_reg 및 R2_reg는 저항(R1, R2)의 저항 값을 나타낸다. 이때, 수학식 1 및 2로부터 수학식 3 및 4의 관계가 성립된다.
[수학식 3]
dV_C1/dt = Ipn1 = (Vg-Vth)/(R1_reg * C1_cap)
[수학식 4]
dV_C2/dt = Ipn2 = (Vg-Vth)/(R2_reg * C2_cap)
즉, 커패시터(C1, C2)의 양단간 전압의 변화 속도(dV_C1/dt, dV_C2/dt)는 각각 저항(R1, R2)의 저항 값과 커패시터(C1, C2)의 커패시턴스에 반비례한다. 또한 커패시터(C1, C2)의 양단간 전압의 변화 속도(dV_C1/dt, dV_C2/dt)는 저전압 단자(OUTL)의 전압 변화 속도와 같다.
여기서, 저항(R1)이 (2*R2_reg)의 저항 값을 가지고, 커패시터(C1)의 커패시턴스가 커패시터(C2)의 커패시턴스와 동일하게 설정되면, 동일한 제어 신호(S2)를 트랜지스터(Ypn1, Ypn2)에 인가하여도 트랜지스터(Ynp2)이 먼저 턴온되고 이후에 트랜지스터(Ynp1)이 턴온될 수 있다.
즉, 트랜지스터(Ynp2)가 턴온되고 저전압 단자(OUTL)의 전압이 2배의 속도로 증가하는 동안에 트랜지스터(Ynp1)는 커패시터(C1)의 충전이 느리게 진행되므로 켜지지 않는다. 저전압 단자(OUTL)의 전압이 [VscL+커패시터(Css)의 충전 전압]만큼 증가하고, 커패시터(C1)의 양단 전압이 트랜지스터(Ynp1)의 턴온 조건에 도달하면 트랜지스터(Ynp1)가 턴온되면서 저전압 단자(OUTL)의 전압이 접지 전압까지 증가된다.
예를 들어서, 커패시터(C1, C2)의 커패시턴스가 0.33nF이고, 저항(R1)의 저항 값이 680옴이고, 저항(R2)의 저항 값이 330옴이며, Vg가 15V이며, 트랜지스터(Ypn1, Ypn2)의 문턱 전압이 4V라고 가정한다. 이 경우, 트랜지스터(Ypn2)의 전압 기울기는 110V/us[=(15V-4V)/(330*0.33n)]이고 트랜지스터(Ypn1)의 전압 기울기는 49V/us[=(15V-4V)/(680*0.33n)]이 된다. VscL 전압이 -200V라면, 트랜지스터(Ynp2)가 턴온되면서 동작하는 시간은 약 1us가 되고 트랜지스터(Ynp1)는 제어 신호(S2)가 하이 레벨이 된 이후 2us 정도 뒤에 턴온되면서 약 2us 동안 저전압 단자(OUTL)의 전압을 접지 전압까지 증가시킨다. 실제 회로에서는 트랜지스터(Ypn1, Ypn2)의 드레인과 소스 간에 내부 커패시턴스가 존재하기 때문에 이 내부 커패시턴스에 의해 트랜지스터(Ypn1, Ypn2)의 전압 기울기는 더 느린 기울기를 가지게 된다.
이와 다르게, 커패시터(C1)의 커패시턴스가 커패시터(C2)의 커패시턴스보다 크게 설정되고, 저항(R1, R2)의 저항 값이 동일하게 설정될 수도 있다.
이와 같이, 저항(R1, R2) 및 커패시터(C1, C2)의 값이 트랜지스터(Ypn2)가 먼저 턴온되고 이후 소정의 시간 차를 두고 트랜지스터(Ynp1)가 턴온되도록 설정되면, 리셋 기간의 프리셋 기간에서 Y 전극의 전압이 VscL 전압까지 감소된 후에, 트랜지스터(Ypn2)가 먼저 턴온되어, 커패시터(Css)에 충전된 전압을 이용하여 Y 전극의 전압을 증가시킨 후 트랜지스터(Ypn1)가 턴온되어 Y 전극의 전압을 접지 전압까지 더 증가시킬 수 있다. 이러한 동작은 리셋 기간의 하강 기간에서 Y 전극의 전압이 Vnf 전압까지 감소된 후에도 수행될 수 있다.
또한 트랜지스터(Ypn2)가 먼저 턴온되고 이후 소정의 시간 차를 두고 트랜지스터(Ynp1)가 턴온되도록 저항(R1, R2) 및 커패시터(C1, C2)의 값을 제어하는 것은 트랜지스터(Ynp1, Ynp2)를 턴온/턴오프시키는 게이트 구동부(도시하지 않음)의 비용을 절감하기 위한 것이며, 트랜지스터(Ynp1, Ynp2)를 각각의 게이트 구동부와 서로 다른 제어 신호로 트랜지스터(Ynp1, Ynp2)의 턴온 시점을 제어하는 경우에 저항(R1, R2) 및 커패시터(C1, C2)가 사용되지 않을 수 있다.
이러한 하강 리셋 구동부(420)의 동작에 대해서 상세하게 설명한다.
도 4는 본 발명의 한 실시 예에 따른 프리셋 기간에서의 하강 리셋 구동부의 신호 타이밍과 전압을 나타낸 도면이고, 도 5 및 도 6은 각각 도 4에서 도시한 각 기간에서의 하강 리셋 구동부의 전류 경로를 나타낸 도면이다.
도 4에서, 제어 신호(S2)는 트랜지스터(Ypn1, Ypn2)의 게이트에 인가되고, 제어 신호(S1)는 트랜지스터(YscL)의 게이트에 인가된다. 제어 신호(S2, S1)의 전압이 하이 레벨인 경우에 트랜지스터(Ypn1, Ypn2, YscL)는 턴온되고 제어 신호(S2, S1)의 전압이 로우 레벨인 경우에 트랜지스터(Ypn1, Ypn2, YscL)는 턴오프된다.
아래에서는 도 2의 구동 파형을 참고하여 하강 리셋 구동부(420)의 동작 직전에 Y 전극의 전압이 0V인 것으로 가정하며, 프리셋 기간 동안 주사 회로(412)의 트랜지스터(SL)가 턴온되어 Y 전극의 전압은 주사 회로(412)의 저전압 단자의 전압으로 설정된다.
먼저, 제어 신호(S1)에 응답하여 트랜지스터(YscL)가 턴온되어 프리셋 기간의 초기 하강 기간(Tf1)이 시작된다. 트랜지스터(YscL)가 턴온되면, 도 5에 도시한 바와 같이 저전압 단자(OUTL), 트랜지스터(Ypn2)의 바디 다이오드, 커패시터(Css), 다이오드(Dfr), 트랜지스터(YscL) 및 전원(VscL)의 전류 경로를 통해서 Y 전극의 전압이 서서히 감소한다. 이때, 커패시터(Css)에 전압이 충전되며, 커패시터(Css)에 의해 저전압 단자(OUTL)의 전압(VL)은 [VscL+커패시터(Css)의 전압] 즉, VscL/2 전압까지 감소될 수 있다.
또한 트랜지스터(YscL)가 턴온되어 트랜지스터(YscL)의 드레인 전압(Vd)이 VscL 전압이 되면, 트랜지스터(Yfr)의 소스 전압이 VscL 전압이 된다. 이때, 트랜지스터(Yfr)가 소스 전압에 따라서 턴온되도록 설정되어 있으면 트랜지스터(Yfr)가 소스 전압에 따라서 턴온되면서 후기 하강 기간(Tf2)이 시작된다.
트랜지스터(Yfr)가 턴온되면, 트랜지스터(Ypn2)와 커패시터(Css) 및 다이오드(Dfr)를 통하여 형성되는 전류 경로로 더 이상 전류가 흐르지 않으며, 도 5에 도시한 바와 같이 저전압 단자(OUTL), 트랜지스터(Yfr, YscL) 및 전원(VscL)의 전류 경로를 통해서 후기 하강 기간(Tf2) 동안 저전압 단자(OUTL)의 전압(VL)이 VscL 전압까지 서서히 감소한다.
이와 같이 하여 후기 하강 기간(Tf2)에서 저전압 단자(OUTL)의 전압(VL)이 VscL 전압까지 감소되면 리셋 기간의 상승 기간의 동작을 위해 Y 전극의 전압을 접지 전압까지 증가시키기 위한 초기 상승 기간(Tr1)이 시작된다.
초기 상승 기간(Tr1)은 제어 신호(S2)에 응답하여 트랜지스터(Ypn2)가 턴온되면서 시작된다.
트랜지스터(Ypn2)가 턴온되면, 도 6에 도시한 바와 같이 전원(VscL), 다이오드(Dpn2), 커패시터(Css), 트랜지스터(Ypn2) 및 저전압 단자(OUTL)의 전류 경로가 형성되고, 이 전류 경로를 통해서 커패시터(Css)에 충전된 전압으로 저전압 단자(OUTL)의 전압(VL)이 VscL 전압에서 VscL/2 전압까지 서서히 증가한다.
다음, 트랜지스터(Ypn2)가 턴온된 후 소정의 시간 차를 두고 트랜지스터(Ypn1)가 턴온되며 이에 따라 후기 상승 기간(Tr2)이 시작된다. 이때, 트랜지스터(Ypn1)의 턴온 시간에 따라서 저전압 단자(OUTL)의 전압(VL)이 소정 기간 동안 VscL/2 전압으로 유지될 수 있다.
트랜지스터(Ypn1)가 턴온되면, 도 6에 도시한 바와 같이 접지단, 다이오드(Dg), 트랜지스터(Ypn1) 및 저전압 단자(OUTL)의 전류 경로가 형성되고, 이 전류 경로를 통해서 저전압 단자(OUTL)의 전압(VL)이 VscL/2 전압에서 접지 전압까지 증가될 수 있다.
한편, 초기 하강 기간(Tf1)에서 트랜지스터(Yfr)는 실질적으로 턴오프 상태이고, 트랜지스터(YscL)의 드레인 전압이 [VscL+커패시터(Css)의 전압] 즉, VscL/2 전압에서 VscL 전압까지 점진적으로 감소한다. 그러므로 초기 하강 기간(Tf1) 동안 트랜지스터(YscL)의 드레인-소스 전압은 |VscL/2| 전압에서 0V까지 점진적으로 감소하고, 이에 따라 초기 하강 기간(Tf1)에서 소모되는 전력(P1)은 수학식 5와 같이 된다. 후기 하강 기간(Tf2) 동안 트랜지스터(YscL)의 드레인-소스 전압이 0V이고 트랜지스터(Yfr)가 턴온되면서 트랜지스터(Yfr)의 드레인-소스 전압은 커패시터(Css)의 전압 즉, |VscL/2| 전압에서 0V까지 점진적으로 감소하고, 이에 따라 후기 하강 기간(Tf2)에서 소모되는 전력(P2)은 수학식 6과 같이 된다.
[수학식 5]
P1=(1/2)*Cp*(VscL/2)2
[수학식 6]
P2=(1/2)*Cp*(VscL/2)2
또한, 초기 상승 기간(Tr1)에서 트랜지스터(Ypn2)가 턴온되면서 드레인 전압이 VscL 전압에서 [커패시터(Css)의 전압+VscL] 전압 즉, VscL/2 전압까지 점진적으로 증가한다. 이에 따라 초기 상승 기간(Tr1)에서 소모되는 전력(P3)은 수학식 7과 같이 된다. 그러므로 후기 상승 기간(Tr2) 동안 트랜지스터(Ypn1)의 드레인-소스 전압은 VscL/2 전압에서 0V까지 점진적으로 증가하고, 이에 따라 후기 상승 기간(Tr2)에서 소모되는 전력(P4)은 수학식 8과 같이 된다.
[수학식 7]
P3=(1/2)*Cp*(-VscL/2)2
[수학식 8]
P4=(1/2)*Cp*(-VscL/2)2
따라서, 리셋 기간의 프리셋 기간 동안 트랜지스터(YscL, Yfr, Ypn1, Ypn2)에서 소모되는 전력(P5)은 수학식 9와 같이 된다.
[수학식 9]
P5=P1+P2+P3+P4=(1/2)*Cp*(VscL)2
한편, 이와는 달리 프리셋 기간에서 하나의 트랜지스터를 사용하여 Y 전극의 전압을 0V에서 VscL 전압까지 점진적으로 감소시키고, 다른 하나의 트랜지스터를 사용하여 Y 전극의 전압을 VscL 전압에서 0V 전압까지 점진적으로 증가시키는 경우에, Y 전극의 전압을 0V에서 VscL 전압까지 점진적으로 감소시키기 위한 트랜지스터의 드레인-소스 전압은 0V에서 VscL까지 점진적으로 감소한다. 그러므로 이 트랜지스터를 통해서 소모되는 전력(P6)은 수학식 10으로 주어진다. 또한 Y 전극의 전압을 VscL 전압에서 0V 전압까지 점진적으로 증가시키기 위한 트랜지스터의 드레인-소스 전압은 VscL에서 0V까지 점진적으로 증가한다. 그러므로 이 트랜지스터를 통해서 소모되는 전력(P7)은 수학식 11로 주어진다.
[수학식 10]
P6=(1/2)*Cp*(VscL)2
[수학식 11]
P7=(1/2)*Cp*(-VscL)2
즉, 프리셋 기간에서 하나의 트랜지스터를 사용하여 Y 전극의 전압을 0V에서 VscL 전압까지 점진적으로 감소시키고, 다른 하나의 트랜지스터를 사용하여 Y 전극의 전압을 VscL 전압에서 0V 전압까지 점진적으로 증가시키는 경우에 소모되는 전력(P8)은 수학식 12과 같이 주어지며, 이 전력(P8)은 리셋 기간의 프리셋 기간 동안 트랜지스터(YscL, Yfr, Ypn1, Ypn2)에서 소모되는 전력(P5)보다 크다.
[수학식 12]
P8=P6+P7= Cp*(VscL)2 > P5
이와 같이 트랜지스터(YscL, Yfr, Ypn1, Ypn2)의 발열량이 낮으므로, 트랜지스터(YscL, Yfr, Ypn1, Ypn2)에 부착되는 히트싱크를 얇게 할 수 있고 이에 따라 플라즈마 표시 장치의 두께를 얇게 할 수 있다.
예를 들어, Cp=200nF이고, VscL=-200V 라면, 수학식 12에 의해, P8= 8mW 이고, 해당 리셋 펄스를 1 필드당 12회 인가하고, 1초 당 60개의 필드로 구성할 경우, P8(1초간 손실)=8mW*12*60= 5.76W이지만, P5(1초간 손실)=2.88W로, 2.88W의 절감 효과를 볼 수 있다.
도 7은 본 발명의 한 실시 예에 따른 리셋 기간의 하강 기간 및 어드레스 기간에서의 주사 구동부 및 하강 리셋 구동부의 신호 타이밍과 전압을 나타낸 도면이다.
아래에서는 도 2의 구동 파형을 참고하여 리셋 기간의 하강 기간의 동작 직전에 Y 전극의 전압이 0V인 것으로 가정한다. 또한 리셋 기간의 하강 기간 동안 주사 회로(412)의 트랜지스터(SL)가 턴온되어 Y 전극의 전압은 주사 회로(412)의 저전압 단자의 전압으로 설정된다.
먼저, 제어 신호(S1)에 응답하여 트랜지스터(YscL)가 턴온되어 하강 기간의 초기 하강 기간(Tf3)이 시작된다. 그러면, 도 5에 도시한 바와 같이 저전압 단자(OUTL), 트랜지스터(Ypn2)의 바디 다이오드, 커패시터(Css), 다이오드(Dfr), 트랜지스터(YscL) 및 전원(VscL)의 전류 경로를 통해서 저전압 단자(OUTL)의 전압(VL)은 VscL/2 전압까지 감소될 수 있다.
또한 트랜지스터(YscL)가 턴온되어 트랜지스터(YscL)의 드레인 전압(Vd)이 VscL 전압이 되면, 트랜지스터(Yfr)의 게이트-소스 전압이 문턱 전압을 넘으면서 트랜지스터(Yfr)가 턴온되어 후기 하강 기간(Tf4)이 시작된다.
트랜지스터(Yfr)가 턴온되면, 도 5에 도시한 바와 같이 저전압 단자(OUTL), 트랜지스터(Yfr, YscL) 및 전원(VscL)의 전류 경로를 통해서 후기 하강 기간(Tf2) 동안 저전압 단자(OUTL)의 전압(VL)이 VscL 전압까지 서서히 감소된다.
이와 같이 하여 리셋 기간의 하강 기간에서 저전압 단자(OUTL)의 전압(VL)이 VscL 전압까지 감소되면 어드레스 기간의 동작을 위해 Y 전극의 전압을 VscH 전압까지 증가시키기 위한 초기 상승 기간(Tr3)이 시작된다.
초기 상승 기간(Tr3)은 제어 신호(S2)에 응답하여 트랜지스터(Ypn2)가 먼저 턴온되면서 시작된다.
트랜지스터(Ypn2)가 턴온되면, 도 6에 도시한 바와 같이 전원(VscL), 다이오드(Dpn2), 커패시터(Css), 트랜지스터(Ypn2) 및 저전압 단자(OUTL)의 전류 경로를 통해서 커패시터(Css)에 충전된 전압으로 저전압 단자(OUTL)의 전압(VL)이 VscL 전압에서 VscL/2 전압까지 증가한다.
다음, 제어 신호(S2)에 응답하여 트랜지스터(Ypn2)가 턴온되기 전에 제어 신호(S2)가 로우 레벨로 되고 제어 신호(S1)가 하이 레벨이 된다. 그러면, 트랜지스터(Ypn2)가 턴오프되고 트랜지스터(YscL)가 턴온되면서 후기 상승 기간(Tr4)이 시작된다.
후기 상승 기간(Tr4)에서 트랜지스터(YscL)가 턴온되고 복수의 주사 회로(412)의 트랜지스터(SL)가 턴오프되고 트랜지스터(SH)가 턴온된다. 그러면, 저전압 단자(OUTL)의 전압(VL)은 VscL 전압까지 감소하게 되며, Y 전극의 전압은 고전압 단자(OUTH)의 전압으로 설정되어 VscH 전압까지 증가한다.
주사 회로(412)의 저전압 단자(OUTL)의 전압이 VscL 전압으로 되면, 어드레스 기간의 주사 기간(Ts)이 시작된다.
주사 기간(Ts)에서, 복수의 주사 회로(412)의 트랜지스터(SL)가 차례로 턴온되어, 복수의 주사 회로(412)는 저전압 단자(OUTL)의 전압(VscL)을 복수의 Y 전극에 차례로 인가한다. 복수의 주사 회로(412) 중에서 트랜지스터(SL)가 턴온되지 않은 주사 회로(412)는 트랜지스터(SH)가 턴온되어 고전압 단자(OUTH)의 전압(VscH)을 연결되어 있는 Y 전극에 인가한다.
주사 기간(Ts)에서, 복수의 Y 전극에 차례로 VscL 전압을 인가하고 나면, 유지 기간의 동작을 위해 Y 전극의 전압을 접지 전압까지 증가시키기 위한 동작을 초기 상승 기간(Tr5)이 시작된다.
동작을 초기 상승 기간(Tr5)은 제어 신호(S1)가 로우 레벨이 되고 제어 신호(S2)가 하이 레벨이 되면서 시작된다.
초기 상승 기간(Tr5)에서, 복수의 주사 회로(412)의 두 트랜지스터(YH, YL)가 모두 턴오프되고, 제어 신호(S2)에 응답하여 트랜지스터(Ypn2)가 먼저 턴온된다. 그러면, 저전압 단자(OUTL)의 전압(VL)이 커패시터(Css)에 충전된 전압으로 저전압 단자(OUTL)의 전압(VL)이 VscL 전압에서 VscL/2 전압까지 증가한다. 이때, Y 전극의 전압은 VscH 전압으로 유지된다.
다음, 트랜지스터(Ypn2)가 턴온된 후 소정의 시간 차를 두고 트랜지스터(Ypn1)가 턴온되면서 후기 상승 기간(Tr6)이 시작된다. 트랜지스터(Ypn1)가 턴온되면, 도 6에 도시한 바와 같이 접지단, 다이오드(Dg), 트랜지스터(Ypn1) 및 저전압 단자(OUTL)의 전류 경로를 통해서 저전압 단자(OUTL)의 전압(VL)이 VscL/2 전압에서 접지 전압까지 증가한다. 이때, 저전압 단자(OUTL)의 전압(VL)의 VscH 전압보다 높은 기간(Tr6_1)에서 복수의 주사 회로(412)의 트랜지스터(YL)의 바디 다이오드를 통해서 Y 전극의 전압이 VscH 전압에서 접지 전압까지 증가한다.
한편, 초기 하강 기간(Tf2)에서 소모되는 전력(P9)은 수학식 5와 같을 수 있고, 후기 하강 기간(Tf4)에서 소모되는 전력(P10)은 수학식 6과 같을 수 있다. 또한 초기 상승 기간(Tr3)에서 소모되는 전력(P11)은 수학식 7과 같이 된다. 그리고 후기 상승 기간(Tr4) 동안 트랜지스터(Pn1, Pn2)가 모두 턴오프 상태이고 주사 회로(412)의 트랜지스터(YH)가 턴온되어 Y 전극의 전압이 VscH 전압까지 증가하므로, 후기 상승 기간(Tr4) 동안 주사 회로(412)의 트랜지스터(YH)에서 소모되는 전력(P12)은 수학식 13과 같이 주어진다.
[수학식 13]
P12=(1/2)*Cp*( VscL/2-VscH)2
다음, 주사 기간(Ts)이 종료되고 나서, 초기 상승 기간(Tr5) 및 후기 상승 기간(Tr6)에서는 기간(Tr6_1) 동안에만 전력이 소모된다. 기간(Tr6_1) 동안 소모되는 전력(P13)은 수학식 14와 같이 주어진다.
[수학식 14]
P13=(1/2)*Cp*(VscH)2
따라서, 리셋 기간의 하강 기간 및 어드레스 기간 동안 트랜지스터(YscL, Yfr, Ypn1, Ypn2, YH)에서 소모되는 전력(P14)은 수학식 15와 같이 된다.
[수학식 15]
P14=P9+P10+P11+P12+P13=(1/2)*Cp*(VscL/2)2+(1/2)*Cp*(VscL/2)2+(1/2)*Cp*(-VscL/2)2+(1/2)*Cp*( VscL/2-VscH)2+(1/2)*Cp*(VscH)2
=(1/2)*((VscL)2+2(VscH)2-(VscL*VscH))
이와는 달리 리셋 기간의 하강 기간에서 하나의 트랜지스터를 사용하여 Y 전극의 전압을 0V에서 VscL 전압까지 점진적으로 감소시키고, 다른 하나의 트랜지스터를 사용하여 Y 전극의 전압을 VscL 전압에서 VscH 전압까지 점진적으로 증가시키고 어드레스 기간에서 Y 전극의 전압을 VscH 전압에서 0V 전압까지 증가시키고 경우에, Y 전극의 전압을 0V에서 VscL 전압까지 점진적으로 감소시키기 위한 트랜지스터의 드레인-소스 전압은 0V에서 VscL까지 점진적으로 감소한다. 그러므로 이 트랜지스터를 통해서 소모되는 전력(P15)은 수학식 10으로 주어진다. 이후, Y 전극의 전압을 VscL 전압에서 VscH 전압까지 점진적으로 증가시키기 위한 트랜지스터의 드레인-소스 전압은 VscL 전압에서 VscH 전압까지 증가하며, 이 트랜지스터를 통해서 소모되는 전력(P16)은 수학식 16으로 주어진다. 또한 Y 전극의 전압을 VscH 전압에서 0V까지 점진적으로 증가시키기 위한 트랜지스터의 드레인-소스 전압은 VscH 전압에서 0V까지 증가한다. 그러므로, 이들 트랜지스터를 통해서 소모되는 전력(P17)은 수학식 17로 주어진다.
[수학식 16]
P16=(1/2)*Cp*(VscH-VscL)2
[수학식 17]
P17=(1/2)*Cp*(VscH)2
즉, 리셋 기간과 어드레스 기간에서 소모되는 전력(P18)은 수학식 18과 같이 주어지며, 이 전력(P18)은 리셋 기간과 어드레스 기간 동안 트랜지스터(YscL, Yfr, Ypn1, Ypn2, YH)에서 소모되는 전력(P5)보다 크다.
[수학식 18]
P18=P15+P16+P17=(1/2)*Cp*(VscL)2+(1/2)*Cp*(VscH-VscL)2+(1/2)*Cp*(VscH)2 > P14
이와 같이 트랜지스터(YscL, Yfr, Ypn1, Ypn2, YH)의 발열량이 낮으므로, 트랜지스터(YscL, Yfr, Ypn1, Ypn2, YH)에 부착되는 히트싱크를 얇게 할 수 있고 이에 따라 플라즈마 표시 장치의 두께를 얇게 할 수 있다.
예를 들어, Cp=200nF이고 VscL=-200V이며 VscH=-40V 일 경우, P14=(1/2)*Cp*((VscL)2 + 2(VscH)2-(VscL*VscH))=3.52mW이고, P18=(1/2)*Cp*(VscL)2+(1/2)*Cp*(VscH-VscL)2+(1/2)*Cp*(VscH)2= 6.6mW로, 3.08mW 가 절감된다. 이때, 본 파형이 1필드당 10회 인가되고, 1초당 60필드로 구성된다면, 약 1.85W 의 절감 효과가 발생한다. 앞의 P5 및 P8의 차이의 예와 합산할 경우, 총 4.73W 절감 효과가 발생하며, 리셋 펄스는 유지 펄스와 달리 항시 인가되기 때문에, 평균 소비전력 자체를 4.73W 절감하는 매우 큰 효과를 볼 수 있다.
다음으로, 트랜지스터(Yfr)의 구동을 제어하는 방법에 대해서 도 8을 참고로 하여 설명한다.
도 8은 도 3에 도시된 트랜지스터(Yfr)의 게이트 구동부를 나타낸 도면이다.
도 8에 도시된 게이트 구동부(230)는 플라즈마 표시 장치의 단가의 증가를 최소화하기 위해서 트랜지스터(Yfr)를 별도의 게이트 집적 회로(Integrated Circuit, IC)로 턴온/턴오프를 제어하기 않기 위한 일 예이다. 도 8을 참고하면, 게이트 구동부(230)는 다이오드(D3), 저항(R5, R6)을 포함할 수 있다.
다이오드(D3)의 애노드는 입력 전압을 공급하는 전원(Vin)에 연결되어 있고, 다이오드(D3)의 캐소드는 저항(R5)의 한 단자에 연결되어 있으며, 저항(R5)의 다른 단자는 트랜지스터(Yfr)의 게이트에 연결되어 있다. 또한 저항(R6)이 트랜지스터(Yfr)의 게이트와 트랜지스터(Yfr)의 소스 사이에 연결되어 있다. 예를 들어서, 입력 전압은 15V 정도이고, 저항(R5)과 저항(R6)의 비율은 1:1이며, 트랜지스터(Yfr)의 문턱전압은 5V인 경우, 트랜지스터(Yfr)는 VscL 전압 대비 5V 정도 높은 전압에서 턴온되도록 설정된다. 따라서, 트랜지스터(Yfr)로 어떤 소자를 사용하는가에 따라서, 저항(R5, R6)의 설정 값이 변동된다.
저항(R6)은 유지 기간에 트랜지스터(Yfr)가 게이트-드레인간 용량에 의해 켜지지는 않을 정도로 작은 값을 가져야 하며, 일반적으로 10킬로옴(kOhm)을 넘지 않는다. 저항(R5)의 값은 저항(R6)과 입력 전압(Vin)에 따라서 얼마나 빠르게 트랜지스터(Yfr)를 조절할 것인가에 따라 다르므로, 특정 값을 가진다기보다는 실험에 의존하여 설정될 수 있다.
따라서, 게이트 구동부(230)는 트랜지스터(YscL)의 드레인 전압(Vd)이 VscL 전압이 되면 트랜지스터(Yfr)를 턴온시키고 트랜지스터(YscL)의 드레인 전압(Vd)이 VscL 전압보다 높아지면 트랜지스터(Yfr)를 턴오프시킨다. 이때, 턴온과 턴오프가 매우 빠르게 발생하면서 트랜지스터(Yfr)를 계속적으로 선형(Linear) 영역에서 켜지도록 조절할 수 있고, 트랜지스터(Yfr)로도 전압 기울기의 제어가 가능해진다.
본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (20)

  1. 주사 전극,
    고전압 단자와 저전압 단자를 포함하며, 상기 주사 전극의 전압을 상기 고전압 단자의 전압 또는 저전압 단자의 전압으로 설정하는 주사 회로,
    상기 저전압 단자와 제1 전압을 공급하는 제1 전원 사이에 연결되어 있으며, 제1 단자의 전압이 상기 주사 전극의 전압에 대응하고 제2 단자의 전압이 상기 제1 전압에 대응하는 제1 트랜지스터, 그리고
    상기 저전압 단자와 상기 제1 트랜지스터의 제1 단자 사이에 상기 제1 트랜지스터와 직렬로 연결되어 있는 제2 트랜지스터, 상기 제1 트랜지스터의 제1 단자와 상기 저전압 단자 사이에 연결되어 있는 제3 트랜지스터 및 제1 커패시터를 포함하는 하강 리셋 구동부
    를 포함하며,
    상기 하강 리셋 구동부는,
    리셋 기간의 제1 기간의 초기 하강 동안 제1 트랜지스터를 턴온하여 상기 제1 커패시터를 통해 상기 주사 전극의 전압을 상기 제1 전압보다 높은 제2 전압까지 점진적으로 감소시키고, 상기 제1 기간의 후기 하강 기간 동안 상기 제1 트랜지스터와 상기 제2 트랜지스터를 동시에 턴온하여 상기 주사 전극의 전압을 상기 제1 전압까지 점진적으로 감소시키는 플라즈마 표시 장치.
  2. 제1항에서,
    상기 제1 트랜지스터의 제1 단자의 전압에 따라서 상기 제2 트랜지스터를 턴온시키는 제1 게이트 구동부
    를 더 포함하는 플라즈마 표시 장치.
  3. 제1항에서,
    상기 하강 리셋 구동부는,
    상기 제1 기간 중 상기 후기 하강 기간 이후의 초기 상승 기간 동안, 상기 제3 트랜지스터를 턴온하여 상기 제1 커패시터를 통해 상기 주사 전극의 전압을 상기 제2 전압까지 점진적으로 증가시키는 플라즈마 표시 장치.
  4. 제3항에서,
    상기 하강 리셋 구동부는,
    상기 저전압 단자와 상기 제1 전압보다 높은 제3 전압을 공급하는 제2 전원 사이에 연결되어 있는 제4 트랜지스터
    를 더 포함하며,
    상기 제1 기간 중 상기 초기 상승 기간 이후의 후기 상승 기간 동안, 상기 제4 트랜지스터를 턴온하여 상기 주사 전극의 전압을 상기 제2 전압에서 상기 제3 전압까지 증가시키는 플라즈마 표시 장치.
  5. 제4항에서,
    제어 신호를 입력 받아서 상기 초기 상승 기간 동안 상기 제3 트랜지스터를 턴온시키는 제1 게이트 구동부, 그리고
    상기 제어 신호를 입력 받아서 상기 후기 상승 기간 동안 상기 제4 트랜지스터를 턴온시키는 제2 게이트 구동부
    를 더 포함하는 플라즈마 표시 장치.
  6. 제5항에서,
    상기 제3 트랜지스터는 제어 단자, 상기 저전압 단자에 연결되어 있는 제1 단자, 그리고 제1 트랜지스터의 제1 단자에 연결되어 있는 제2 단자를 가지고,
    상기 제4 트랜지스터는 제어 단자, 상기 저전압 단자에 연결되어 있는 제1 단자, 그리고 상기 제2 전원에 연결되어 있는 제2 단자를 가지며,
    상기 제1 게이트 구동부는,
    상기 제어 신호를 입력 받는 제1 입력 단자,
    상기 제3 트랜지스터의 제어 단자와 상기 제1 입력 단자 사이에 연결되어 있는 제1 저항, 그리고
    상기 제3 트랜지스터의 제어 단자와 상기 제3 트랜지스터의 제2 단자 사이에 연결되어 있는 제2 커패시터를 포함하고,
    상기 제2 게이트 구동부는,
    상기 제어 신호를 입력 받는 제2 입력 단자,
    상기 제4 트랜지스터의 제어 단자와 상기 제2 입력 단자 사이에 연결되어 있는 제2 저항, 그리고
    상기 제4 트랜지스터의 제어 단자와 상기 제4 트랜지스터의 제2 단자 사이에 연결되어 있는 제3 커패시터를 포함하며,
    상기 제1 저항 및 제2 커패시터 중 적어도 하나의 값이 상기 제2 저항 및 제3 커패시터의 값과 다른 플라즈마 표시 장치.
  7. 제6항에서,
    상기 제1 저항의 값이 상기 제2 저항의 값보다 작은 플라즈마 표시 장치.
  8. 제6항에서,
    상기 제2 커패시터의 값이 상기 제3 커패시터의 값보다 작은 플라즈마 표시 장치.
  9. 제3항에서,
    상기 고전압 단자와 상기 저전압 단자에 연결되어 있으며, 상기 제2 전압보다 높은 제3 전압과 상기 제1 전압 차에 해당하는 전압을 저장하고 있는 제2 커패시터
    를 더 포함하고,
    상기 하강 리셋 구동부는,
    상기 제1 기간의 상기 초기 상승 기간 이후의 후기 상승 기간 동안, 상기 제1 및 제2 트랜지스터를 턴온하여 상기 저전압 단자의 전압을 제1 전압으로 설정하고,
    상기 주사 회로는 상기 후기 상승 기간 동안, 상기 주사 전극의 전압을 상기 고전압 단자의 전압으로 설정하여 상기 주사 전극의 전압을 상기 제3 전압까지 증가시키는 플라즈마 표시 장치.
  10. 제9항에서,
    상기 주사 회로는,
    상기 저전압 단자와 상기 주사 전극 사이에 연결되어 있는 제5 트랜지스터, 그리고
    상기 고전압 단자와 상기 주사 전극 사이에 연결되어 있는 제6 트랜지스터를 포함하고,
    온 셀과 오프 셀을 선택하는 어드레스 기간 중 온 셀을 유지 방전시키는 유지 기간 직전의 제2 기간 동안, 상기 제5 및 제6 트랜지스터를 턴오프시키고,
    상기 하강 리셋 구동부는 상기 제2 기간의 초기 상승 기간 동안 상기 제3 트랜지스터를 턴온하여 상기 주사 전극의 전압을 상기 제2 전압까지 점진적으로 증가시키고, 상기 제2 기간의 후기 상승 기간 동안 상기 제4 트랜지스터를 턴온하여 상기 주사 전극의 전압을 상기 제1 전압까지 증가시키는 플라즈마 표시 장치.
  11. 제3항에서,
    상기 하강 리셋 구동부는,
    상기 제1 전원에 애노드가 연결되어 있고 상기 제1 커패시터에 캐소드가 연결되어 있는 제1 다이오드를 더 포함하는 플라즈마 표시 장치.
  12. 제11항에서,
    상기 하강 리셋 구동부는,
    상기 제1 트랜지스터의 제1 단자에 캐소드가 연결되어 있고 상기 제1 커패시터에 애노드가 연결되어 있는 제2 다이오드를 더 포함하는 플라즈마 표시 장치.
  13. 제1항에서,
    상기 하강 리셋 구동부는,
    상기 제1 커패시터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통하여 상기 제1 커패시터로 형성되는 전류 경로를 차단하는 다이오드를 더 포함하는 플라즈마 표시 장치.
  14. 주사 전극, 고전압 단자 및 저전압 단자를 포함하며 상기 주사 전극의 전압을 상기 고전압 단자의 전압 또는 상기 저전압 단자의 전압으로 설정하는 주사 회로, 그리고 상기 저전압 단자와 주사 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터를 포함하는 플라즈마 표시 장치의 구동 방법에 있어서,
    리셋 기간의 제1 기간 동안, 상기 저전압 단자를 상기 주사 전극에 연결하는 단계,
    상기 제1 기간 중 초기 하강 기간 동안, 상기 제1 트랜지스터를 턴온하여 상기 저전압 단자와 상기 제1 트랜지스터 사이에 연결되어 있는 커패시터를 통해서 상기 주사 전극의 전압을 제1 전압보다 높은 제2 전압까지 점진적으로 감소시키는 단계, 그리고
    상기 제1 기간 중 후기 하강 기간 동안, 상기 제1 트랜지스터와 상기 저전압 단자와 상기 제1 트랜지스터 사이에 연결되어 있는 제2 트랜지스터를 동시에 턴온하여 상기 주사 전극의 전압을 상기 제2 전압에서 상기 제1 전압까지 점진적으로 감소시키는 단계
    를 포함하는 구동 방법.
  15. 제14항에서,
    상기 제1 기간 중 상기 후기 하강 기간 이후의 초기 상승 기간 동안, 상기 커패시터를 통해서 상기 주사 전극의 전압을 상기 제2 전압까지 증가시키는 단계, 그리고
    상기 제1 기간 중 후기 상승 기간 동안, 상기 고전압 단자를 상기 주사 전극에 연결하고 상기 주사 전극의 전압을 제3 전압까지 증가시키는 단계
    를 더 포함하는 구동 방법.
  16. 제15항에서,
    상기 제3 전압까지 증가시키는 단계는,
    상기 제1 및 제2 트랜지스터를 통해서 상기 저전압 단자의 전압을 상기 제1 전압을 설정하는 단계를 포함하는 구동 방법.
  17. 제14항에서,
    상기 제1 기간 중 상기 후기 하강 기간 이후의 초기 상승 기간 동안, 상기 커패시터를 통해서 상기 주사 전극의 전압을 상기 제2 전압까지 점진적으로 증가시키는 단계, 그리고
    상기 제1 기간 중 후기 상승 기간 동안, 상기 제1 전압보다 높은 제3 전압을 공급하는 제2 전원을 통해서 상기 주사 전극의 전압을 상기 제3 전압까지 증가시키는 단계
    를 더 포함하는 구동 방법.
  18. 제17항에서,
    상기 제2 전압까지 점진적으로 증가시키는 단계는,
    상기 커패시터와 상기 저전압 단자 사이에 연결되어 있는 제3 트랜지스터를 턴온하여 상기 커패시터에 저장된 에너지를 통해 상기 주사 전극의 전압을 상기 제2 전압까지 증가시키는 단계를 포함하며,
    상기 제3 전압까지 증가시키는 단계는,
    상기 제3 전원과 상기 저전압 단자 사이에 연결되어 있는 제4 트랜지스터를 턴온하여 상기 주사 전극의 전압을 상기 제3 전압까지 증가시키는 단계를 포함하는 구동 방법.
  19. 제18항에서,
    상기 제2 전압까지 점진적으로 증가시키는 단계는,
    제어 신호를 상기 초기 상승 기간 동안 상기 제3 트랜지스터의 제어 단자에 인가하는 단계를 더 포함하며,
    상기 제3 전압까지 증가시키는 단계는,
    상기 제어 신호를 지연시켜서 상기 후기 상승 기간 동안 상기 제4 트랜지스터의 제어 단자에 인가하는 단계를 더 포함하는 구동 방법.
  20. 제14항에서,
    온 셀과 오프 셀을 선택하는 어드레스 기간 중 온 셀을 유지 방전시키는 유지 기간 직전의 제2 기간 동안, 상기 주사 회로를 하이 임피던스 상태로 설정하는 단계,
    상기 제2 기간 중 초기 상승 기간 동안, 상기 커패시터를 통해서 상기 주사 전극의 전압을 상기 제2 전압까지 점진적으로 증가시키는 단계, 그리고
    상기 제2 기간 중 후기 상승 기간 동안, 상기 제1 전압보다 높은 제3 전압을 공급하는 제2 전원을 통해서 상기 주사 전극의 전압을 상기 제3 전압까지 증가시키는 단계
    를 더 포함하는 구동 방법.
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