KR101065396B1 - 플라즈마 표시 장치 및 그 구동 장치 - Google Patents

플라즈마 표시 장치 및 그 구동 장치 Download PDF

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Abstract

플라즈마 표시 장치에서, 유지 방전을 수행하는 주사 전극과 유지 전극에 의해 형성되는 패널 커패시터의 양단에 트랜스포머의 2차 코일이 연결되어 있다. 플라즈마 표시 장치는 트랜스포머의 2차 코일과 패널 커패시터의 공진을 이용하여 유지 기간에서 주사 전극과 유지 전극에 유지 방전 펄스를 인가한다.

Description

플라즈마 표시 장치 및 그 구동 장치{PLASMA DISPLAY AND DRIVING APPARATUS THEREOF}
본 발명은 플라즈마 표시 장치 및 그 구동 장치에 관한 것이다.
플라즈마 표시 장치는 발광 셀의 유지 방전을 위해 유지 방전을 수행하는 표시 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 인가한다. 유지 방전이 일어나는 두 표시 전극에 의해 용량성 성분(이하, "패널 커패시터"라 함)이 형성되므로, 표시 전극에 하이 레벨 전압과 로우 레벨 전압을 인가할 때 무효 전력이 발생한다. 플라즈마 표시 장치는 이러한 무효 전력을 회수하여 재사용하기 위해 에너지 회수 회로를 사용한다.
에너지 회수 회로는 패널 커패시터와 에너지 회수용 커패시터 사이에 전기적으로 연결된 인덕터와 패널 커패시터 사이의 공진을 발생시키고, 패널 커패시터에서 방전되는 공진 전류를 에너지 회수용 커패시터로 회수하고, 패널 커패시터를 충전시키기 위한 공진 전류를 에너지 회수용 커패시터에서 공급한다.
따라서, 플라즈마 표시 장치에는 발광 셀의 유지 방전을 위해 주사 전극을 구동하는 구동부와 유지 전극에 구동하는 구동부에 각각 동일한 구조의 에너지 회수 회로가 형성되어 있다.
이와 같이, 주사 전극을 구동하는 구동부와 유지 전극을 구동하는 구동부에 동일한 구조의 에너지 회수 회로가 각각 형성됨에 따라 플라즈마 표시 장치에는 많은 수의 회로 소자가 사용되고, 이로 인해 플라즈마 표시 장치의 단가가 증가한다.
본 발명이 해결하고자 하는 기술적 과제는 사용되는 회로 소자의 수를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 장치를 제공하는 것이다.
본 발명의 실시 예에 따르면, 유지 방전을 수행하는 제1 전극과 제2 전극에 의해 형성되는 패널 커패시터를 포함하는 플라즈마 표시 장치가 제공된다. 플라즈마 표시 장치는 제1 내지 제4 트랜지스터, 트랜스포머, 제1 및 제2 다이오드를 포함한다. 제1 트랜지스터는 제1 전압을 공급하는 제1 전원과 상기 제1 전극 사이에 연결되어 있다. 제2 트랜지스터는 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되어 있다. 제3 트랜지스터는 상기 제1 전원과 상기 제2 전극 사이에 연결되어 있다. 제4 트랜지스터는 상기 제2 전원과 상기 제2 전극 사이에 연결되어 있다. 트랜스포머는 제1 단자가 입력 전원에 연결되어 있고 제2 단자가 접지단에 연결되어 있는 1차 코일과, 제1 단자가 상기 제1 전극에 연결되어 있고, 제2 단자가 상기 제2 전극에 연결되어 있는 2차 코일을 포함한다. 제1 다이오드는 상기 2차 코일의 제2 단자와 상기 제1 전원 사이에 연결되어 있다. 그리고 상기 2차 코일의 제2 단자와 상기 제2 전원 사이에 연결되어 있다.
본 발명의 다른 실시 예에 따르면, 유지 방전을 수행하는 제1 전극과 제2 전극에 의해 형성되는 패널 커패시터를 포함하는 플라즈마 표시 장치가 제공된다. 플라즈마 표시 장치는 제1 구동부, 제2 구동부, 그리고 전원부를 포함한다. 제1 구동부는 유지 기간에서 상기 제1 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 인가한다. 제2 구동부는 상기 유지 기간에서 상기 제2 전극에 상기 유지 방전 펄스를 상기 제1 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 그리고 전원부는 입력 전원과 접지단 사이에 연결되어 있는 1차 코일과 상기 제1 전극과 상기 제2 전극 사이에 연결되어 있는 2차 코일을 포함하는 트랜스포머와 상기 1차 코일의 양단 전압이 구형파 전압이 되도록 동작하는 적어도 하나의 제1 트랜지스터를 이용하여 상기 제1 및 제2 구동부에 전원을 공급한다. 이때, 상기 제1 및 제2 구동부는 상기 유지 기간에서 상기 2차 코일과 상기 패널 커패시터 사이의 공진을 이용하여 상기 유지 방전 펄스를 인가한다.
본 발명의 또 다른 실시 예에 따르면, 1차 코일과 2차 코일을 포함하는 트랜스포머를 이용하여 직류 전원을 공급받아, 표시 동작을 수행하는 제1 전극과 제2 전극을 포함하는 플라즈마 표시 패널을 구동하는 장치가 제공된다. 구동 장치는 제1 및 제2 트랜지스터, 제1 및 제2 다이오드를 포함한다. 제1 트랜지스터는 제1 전압을 공급하는 제1 전원과 상기 제1 전극 사이에 연결되어 있다. 제2 트랜지스터는 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되어 있다. 제1 다이오드는 애노드가 상기 2차 코일의 한 단자에 연결되고 캐소드가 상기 제1 전원 사이에 연결되어 있다. 그리고 제2 다이오드는 캐소드가 상기 2차 코일의 한 단자에 연결되고 애노드가 상기 제2 전원 사이에 연결되어 있는다. 이때, 상기 2차 코일의 한 단자는 상기 제2 전극에 연결되어 있고, 상기 2차 코일의 다른 한 단자는 상기 제1 전극에 연결되어 있다.
본 발명의 실시 예에 의하면, 주사 전극을 구동하는 구동부와 유지 전극을 구동하는 구동부가 각각 전원 장치의 회로 소자를 이용하여 유지 기간에서 유지 방전 펄스를 인가함으로써, 플라즈마 표시 장치에서 사용되는 회로 소자를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이고,
도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이고,
도 3은 본 발명의 제1 실시 예에 따른 구동 회로를 나타낸 도면이고,
도 4는 도 3의 구동 회로에서 유지 방전 펄스를 생성하기 위한 구동 회로만을 모델링한 도면이고,
도 5는 도 4에 도시된 구동 회로의 신호 타이밍도이고,
도 6a 내지 도 6j는 각각 도 5에 도시된 신호 타이밍에 따른 전류 경로를 나타낸 도면이고,
도 7은 본 발명의 제2 실시 예에 따른 구동 회로를 개략적으로 나타낸 도면이고,
도 8은 도 7에 도시된 구동 회로의 신호 타이밍도이고,
도 9 및 도 10은 도 8에 도시된 신호 타이밍에 따른 전류 경로를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
이제 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 장치에 대해서 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 1을 참고하면, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400), 주사 전극 구동부(500) 및 전원부(600)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, X 전극(X1-Xn)과 Y 전극(Y1-Yn)이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 방전 셀(110)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 한 프레임을 각각의 가중치를 가지는 복수의 서브필드로 분할하여 구동한다. 각 서브필드에는 어드레스 기간 및 유지 기간이 포함된다. 그리고 제어부(200)는 외부로부터 한 프레임 동안의 영상 신호를 수신하고, 영상 신호를 복수의 서브필드에 맞게 처리하여 A 전극 구동 제어 신호(CONT1), X 전극 구동 제어 신호(CONT2) 및 Y 전극 구동 제어 신호(CONT3)를 생성하고, 이들을 각각 어드레스, 유지 및 주사 전극 구동부(300, 400, 500)로 출력한다.
제어부(200)는 각 방전 셀에 해당하는 영상 신호를 복수의 서브필드에서 각 방전 셀의 발광/비발광 여부를 나타내는 서브필드 데이터로 바꾸며, A 전극 구동 제어 신호(CONT1)는 이러한 서브필드 데이터를 포함한다. X 전극 구동 제어 신호(CONT2) 및 Y 전극 구동 제어 신호(CONT3)는 각 서브필드의 유지 기간에서의 유지 방전의 횟수 및/또는 유지 방전 동작을 제어하는 유지 방전 제어 신호를 포함한다. 또한, Y 전극 구동 제어 신호(CONT3)는 각 서브필드의 어드레스 기간에서의 주사 동작을 제어하는 주사 제어 신호를 더 포함한다.
주사 전극 구동부(500)는 Y 전극 구동 제어 신호(CONT3)에 따라 어드레스 기간에서 주사 펄스를 Y 전극(Y1-Yn)에 차례로 인가한다. 어드레스 전극 구동부(300)는 A 전극 구동 제어 신호(CONT1)에 따라 주사 펄스가 인가된 Y 전극에 의해 형성되는 복수의 방전 셀에서 발광 셀과 비발광 셀을 구별하기 위한 전압을 A 전극(A1-Am)에 인가한다.
전원부(600)는 플라즈마 표시 장치의 구동에 필요한 전원을 제어부(200) 및 각 구동부(300, 400, 500)에 공급한다.
어드레스 기간에서 발광 셀과 비발광 셀이 구별된 후, 유지 전극 구동부(400) 및 주사 전극 구동부(500)는 X 전극 구동 제어 신호(CONT2) 및 Y 전극 구동 제어 신호(CONT3)에 따라 유지 기간에서 각 서브필드의 휘도 가중치에 해당하는 횟수의 유지 방전 펄스를 X 전극(X1-Xn)과 Y 전극(Y1-Yn)에 인가한다.
도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다. 도 2에서는 편의상 복수의 서브필드 중 하나의 서브필드만을 나타내었으며, 하나의 방전 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다.
도 2를 참고하면, 리셋 기간의 상승 기간 동안 어드레스 전극 구동부(300) 및 유지 전극 구동부(400)는 각각 A 전극 및 X 전극을 기준 전압(도 2에서는 0V 전압)으로 바이어스하고, 주사 전극 구동부(500)는 Y 전극의 전압을 0V에서 (VscH-VscL) 전압으로 높인 후, (VscH-VscL) 전압에서 Vset 전압까지 점진적으로 증가시킨다. 여기서, Vset 전압은 Vs+(VscH-VscL) 전압일 수 있다. 도 2에서는 Y 전극의 전압을 램프 형태로 증가시키는 것으로 도시하였다. 그러면, Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다. 이때, 모든 방전 셀에서 방전이 일어나도록 Vset 전압은 X 전극과 Y 전극 사이의 방전 개시 전압보다 크게 설정할 수 있다.
리셋 기간의 하강 동안 유지 전극 구동부(400)는 X 전극을 Ve 전압으로 바이어스하고, 주사 전극 구동부(500)는 Y 전극의 전압을 Vset 전압에서 0V 전압으로 낮춘 후, 0V 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 여기서, Vnf 전압은 VscL 전압과 동일한 전압일 수 있다. 도 2에서는 Y 전극의 전압을 램프 형태로 감소시키는 것으로 도시하였다. 그러면, Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거된다.
일반적으로, 어드레스 기간에서 선택되지 않는 방전 셀이 유지 기간에서 유지 방전이 일어나지 않도록, Y 전극과 X 전극 사이의 벽 전압이 거의 0V에 가깝도록 Ve 전압과 Vnf 전압이 설정된다. 즉, (Ve-Vnf) 전압이 Y 전극과 X 전극 사이의 방전 개시 전압 정도로 설정된다.
이어서, 어드레스 기간 동안 복수의 방전 셀 중에서 해당 서브필드에서 발광 셀과 비발광 셀을 선택하기 위해, 유지 전극 구동부(400)는 X 전극의 전압을 Ve 전압으로 유지한 상태에서 주사 전극 구동부(500) 및 어드레스 전극 구동부(300)는 Y 전극과 A 전극에 각각 VscL 전압을 가지는 주사 펄스 및 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 주사 전극 구동부(500)는 주사 펄스가 인가되지 않는 Y 전극에 VscL 전압보다 높은 VscH 전압을 인가하고, 어드레스 펄스가 인가되지 않는 A 전극에 기준 전압을 인가한다.
즉, 어드레스 기간에서 주사 전극 구동부(500) 및 어드레스 전극 구동부(300)는 첫 번째 행의 Y 전극(도 1의 Y1)에 주사 펄스를 인가하는 동시에 첫 번째 행 중 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가한다. 그러면, 첫 번째 행의 Y 전극(도 1의 Y1)과 어드레스 펄스가 인가된 A 전극 사이에서 어드레스 방전이 일어나서, Y 전극(도 1의 Y1)에 (+) 벽 전하, A 및 X 전극에 각각 (-) 벽 전하가 형성된다. 이어서, 주사 전극 구동부(500) 및 어드레스 전극 구동부(300)는 두 번째 행의 Y 전극(도 1의 Y2)에 주사 펄스를 인가하면서 두 번째 행 중 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가한다. 그러면, 어드레스 펄스가 인가된 A 전극과 두 번째 행의 Y 전극(도 1의 Y2)에 의해 형성되는 셀에서 어드레스 방전이 일어나서 셀에 벽 전하가 형성된다. 마찬가지로, 주사 전극 구동부(500) 및 어드레스 전극 구동부(300)는 나머지 행의 Y 전극에 대해서도 순차적으로 주사 펄스를 인가하면서 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가하여 벽 전하를 형성한다.
유지 기간에서, 주사 전극 구동부(500)는 Y 전극에 하이 레벨 전압(도 2에서는 Vs)과 로우 레벨 전압(도 2에서는 0V)을 교대로 가지는 유지 방전 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고 유지 전극 구동부(500)는 X 전극에 유지 방전 펄스를 Y 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 이와 같이 하면, Y 전극과 X 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 발광 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다.
그러면 이러한 플라즈마 표시 장치의 구동 파형을 생성하는 구동 회로에 대하여 도 3을 참고로 하여 상세히 설명한다.
도 3은 본 발명의 제1 실시 예에 따른 구동 회로를 나타낸 도면이다. 도 3에서는 설명의 편의상 하나의 X 전극과 하나의 Y 전극만을 도시하였으며, X 전극과 Y 전극에 의해 형성되는 용량성 성분을 커패시터(이하, "패널 커패시터"라 함)(Cp)로 도시하였다. 또한, 도 3에서는 어드레스 기간 및 유지 기간에서의 구동 파형을 생성하기 위한 회로만을 도시하였다.
도 3을 참고하면, 유지 전극 구동부(400)의 구동 회로는 트랜지스터(Xe1, Xe2) 및 유지 구동부(410)를 포함한다.
유지 구동부(410)는 트랜지스터(Xs, Xg)를 포함한다.
주사 전극 구동부(500)의 구동 회로는 유지 방전 회로(510), 주사 구동부(520)를 포함한다.
주사 구동부(520)는 트랜지스터(YscL, Ypn), 다이오드(DscH), 커패시터(CscL) 및 주사 회로(522)를 포함한다. 주사 회로(522)는 고전압 단자(OUTH), 저전압 단자(OUTL), 출력단자(OUT)를 포함한다. 주사 회로(522)는 두 트랜지스터(YH, YL)를 포함할 수 있다.
이 경우, 트랜지스터(Xe1, Xe2, Xs, Xg, Ys, Yg, YscL, Ypn, YH, YL)는 각각 제어 단자, 입력 단자 및 출력 단자를 가지는 스위치이다. 도 3에서는 트랜지스터(Xe1, Xe2, Xs, Xg, Ys, Yg, YscL, Ypn, YH, YL)를 n-채널 전계 효과 트랜지스터(field effect transistor, FET)로 예시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 드레인 및 소스에 해당한다. 이러한 전계 효과 트랜지스터(Xe1, Xe2, Xs, Xg, Ys, Yg, YscL, Ypn, YH, YL)에는 각각 바디 다이오드가 형성되어 있을 수 있다. 또한, n-채널 FET 대신에 이와 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(Xe1, Xe2, Xs, Xg, Ys, Yg, YscL, Ypn, YH, YL)로 사용될 수도 있다. 예를 들어, 절연 게이트 양극성 트랜지스터(insulated gate bipolar transistor, IGBT)를 트랜지스터(Xe1, Xe2, Xs, Xg, Ys, Yg, YscL, Ypn, YH, YL)로 사용될 수도 있다.
구체적으로, 두 트랜지스터(Xe1, Xe2)는 X 전극과 Ve 전압을 공급하는 전원(Ve) 사이에 직렬로 연결되어 있다. 이때, 두 트랜지스터(Xe1, Xe2)는 소스가 서로 연결되어 있거나 드레인이 서로 연결되어 있는 백투백(back-to-back) 형태로 연결되어 있다. 또한, 백투백으로 연결된 두 트랜지스터(Xb1, Xb2) 대신에 하나의 트랜지스터가 사용될 수도 있다.
어드레스 기간에서, 트랜지스터(Xe1, Xe2)가 턴온되어 X 전극에 Ve 전압이 인가된다.
유지 구동부(410)에서, 트랜지스터(Xs)는 드레인이 유지 방전 펄스의 하이 레벨 전압(Vs)을 공급하는 전원에 연결되어 있고, 소스가 X 전극에 연결되어 있다. 트랜지스터(Xs)는 유지 기간에서 X 전극에 유지 방전 펄스의 하이 레벨 전압(Vs)을 인가하는 경우에 턴온된다. 트랜지스터(Xg)는 드레인이 X 전극에 연결되어 있고, 소스가 유지 방전 펄스의 로우 레벨 전압(0V)을 공급하는 전원, 예를 들면 접지단에 연결되어 있다. 트랜지스터(Xg)는 유지 기간에서 X 전극에 유지 방전 펄스의 로우 레벨 전압(0V)을 인가하는 경우에 턴온된다.
주사 구동부(520)에서, 트랜지스터(YscL)는 드레인이 저전압 단자(OUTL)에 연결되어 있고, 소스가 VscL 전압을 공급하는 전원(VscL)에 연결되어 있다. 커패시터(CscL)가 주사 회로(522)의 고전압 단자(OUTH)와 저전압 단자(OUTL) 사이에 연결되어 있다. 커패시터(CscL)는 (VscH-VscL) 전압을 충전하고 있다. 다이오드(DscH)의 애노드가 VscH 전압을 공급하는 전원(VscH)에 연결되어 있고 다이오드(DscH)의 캐소드가 주사 회로(522)의 저전압 단자(OUTL)에 연결되어 있다.
주사 회로(522)의 트랜지스터(YH)는 드레인이 고전압 단자(OUTH)에 연결되어 있고 소스가 출력 단자(OUT)에 연결되어 있으며, 트랜지스터(YL)는 드레인이 출력 단자(OUT)에 연결되어 있고 소스가 저전압 단자(OUTL)에 연결되어 있다.
하나의 주사 회로(522)는 하나의 Y 전극에 대응할 수 있으며, 주사 구동부(520)에는 복수의 Y 전극(도 1의 Y1-Yn)에 각각 대응하는 복수의 주사 회로가 형성될 수 있다. 이 경우 복수의 주사 회로 중 적어도 일부의 주사 회로가 하나의 집적 회로(integrated circuit, IC)로 형성되고, 이들 주사 회로의 고전압 단자(OUTH) 및 저전압 단자(OUTL)가 각각 공통으로 형성될 수 있다.
어드레스 기간에서, 트랜지스터(YscL)가 턴온되어 주사 회로(522)의 저전압 단자(OUTL)의 전압이 VscL 전압으로 되고, 주사 회로(522)의 고전압 단자(OUTH)의 전압이 VscH 전압이 된다. 그리고 복수의 주사 회로(522)의 트랜지스터(YL)가 차례로 턴온되어, 복수의 주사 회로(522)는 저전압 단자(OUTL)의 전압(VscL)을 복수의 Y 전극에 차례로 인가한다. 복수의 주사 회로(522) 중에서 트랜지스터(YL)가 턴온되지 않은 주사 회로(522)는 트랜지스터(YH)가 턴온되어 고전압 단자(OUTH)의 전압 즉, VscH 전압이 출력 단자(OUT)와 연결되어 있는 Y 전극에 인가한다.
또한, VscL 전압이 음극성의 전압이므로, 트랜지스터(YscL)의 턴온 시에 접지단에서 트랜지스터(Yg)의 바디 다이오드를 통해 전원(VscL)으로 전류가 흐르는 것을 차단하기 위해서, 트랜지스터(Ypn)가 경로 상에 형성되어 있을 수 있다. 즉, 트랜지스터(Ypn)의 소스가 트랜지스터(YscL)의 드레인에 연결되고 트랜지스터(Ypn)의 드레인이 트랜지스터(Yg)의 드레인에 연결되어 있을 수 있다.
다음, 유지 방전 회로(510)에서, 트랜지스터(Ys)는 드레인이 유지 방전 펄스의 하이 레벨 전압(Vs)을 공급하는 전원에 연결되어 있고, 소스가 Y 전극에 연결되어 있다. 트랜지스터(Ys)는 유지 기간에서 Y 전극에 유지 방전 펄스의 하이 레벨 전압(Vs)을 인가하는 경우에 턴온된다. 트랜지스터(Yg)는 드레인이 Y 전극에 연결되어 있고, 소스가 유지 방전 펄스의 로우 레벨 전압(0V)을 공급하는 전원, 예를 들면 접지단에 연결되어 있다. 트랜지스터(Yg)는 유지 기간에서 Y 전극에 유지 방전 펄스의 로우 레벨 전압(0V)을 인가하는 경우에 턴온된다.
이러한 유지 방전 회로(410, 510)는 각 구동부(300, 400, 500)에서 필요로 하는 전원을 공급하는 전원부(600)의 회로를 이용하여 유지 기간에서 에너지 회수 회로 동작을 수행한다.
전원부(600)는 커패시터(Cpfc1, Cpfc2) 및 DC/DC 변환부(610)를 포함한다.
DC/DC 변환부(610)는 커패시터(Cpfc1, Cpfc2)에 충전된 전압을 플라즈마 표시 장치를 구동시키기 위한 직류 전압으로 변환한다. 플라즈마 표시 장치를 구동시키기 위한 직류 전압으로는 예를 들면, 도 2의 구동 파형을 위한 Vs 전압, Vset 전압, VscL 전압, Vnf 전압, VscH 전압 등이 있을 수 있다. 도 3에서는 DC/DC 변환부(610)로 LLC 공진 컨버터를 도시하였으며, DC/DC 변환부(610)로 이와 다른 컨버터가 사용될 수도 있다.
DC/DC 변환부(610)는 트랜지스터(M1, M2), 인덕터(Lr), 커패시터(Cr) 및 트랜스포머(TX)를 포함한다. 트랜스포머(TX)는 1차 코일(L1)과 2차 코일(L2)을 포함한다.
여기서, 트랜지스터(M1, M2)는 각각 제어 단자, 입력 단자 및 출력 단자를 가지는 스위치이다. 도 3에서는 트랜지스터(M1, M2)를 n-채널 전계 효과 트랜지스터(field effect transistor, FET)로 예시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 드레인 및 소스에 해당한다. 이러한 전계 효과 트랜지스터(M1, M2)에는 각각 바디 다이오드(도시하지 않음)가 형성되어 있을 수 있다. 또한, n-채널 FET 대신에 이와 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(M1, M2)로 사용될 수도 있다. 예를 들어, IGBT를 트랜지스터(M1, M2)로 사용될 수도 있다. 예를 들어, IGBT를 트랜지스터(M1, M2)로 사용할 수도 있다.
DC/DC 변환부(610)에서, 트랜지스터(M1)의 드레인이 직류 전압을 공급하는 직류 전원(DC)의 한 단자(+)에 연결되어 있고, 트랜지스터(M1)의 소스가 트랜지스터(M2)의 드레인에 연결되어 있으며, 트랜지스터(M2)의 소스는 직류 전원(DC)의 다른 단자(-)에 연결되어 있다. 이들 트랜지스터(M1, M2)는 제어부(도 1의 200)로부터 전달되는 제어 신호에 의해 각각 온오프되며, 두 제어 신호는 반대 위상으로 가지므로, 두 트랜지스터(M1, M2) 중 하나는 턴온되고 하나는 턴오프될 수 있다.
직류 전원(DC)은 직렬로 연결된 커패시터(Cpfc1, Cpfc2)를 포함할 수 있다. 커패시터(Cpfc1)의 한 단자가 트랜지스터(M1)의 드레인에 연결되어 있고 커패시터(Cpfc1)의 다른 단자는 커패시터(Cpfc2)의 한 단자에 연결되어 있으며, 커패시터(Cpfc2)의 다른 단자는 트랜지스터(M2)의 소스에 연결되어 있다. 커패시터(Cpfc1, Cpfc2)에는 교류 전압이 전파 정류된 후 역률이 보상된 직류 전압(Vpfc/2)이 각각 충전되어 있다.
인덕터(Lr)의 한 단자는 트랜지스터(M1)의 소스에 연결되어 있고, 인덕터(Lr)의 다른 단자는 트랜스포머(TX)의 1차 코일(L1)의 한 단자에 연결되어 있다. 트랜스포머(TX)의 1차 코일(L1)의 다른 단자는 커패시터(Cr)를 통해 커패시터(Cpfc1, Cpfc2)의 접점에 연결되어 있다. 트랜스포머(TX)의 2차 코일(L2)의 한 단자는 저전압 단자(OUTL)에 연결되어 있으며, 트랜스포머(TX)의 2차 코일(L2)의 다른 단자는 X 전극에 연결되어 있다.
한편, 트랜스포머(TX)는 누설 인덕턴스(leakage inductance) 및 자화 인덕턴스(magnetizing inductance)를 가지며, 인덕터(Lr)로 트랜스포머(TX)의 누설 인덕턴스가 사용될 수도 있다. 전원부(600)에는 플라즈마 표시 장치에서 필요로 하는 전압을 생성하기 위해 하나 이상의 DC/DC 변환부(610)가 형성되어 있을 수 있다.
본 발명의 실시 예에 따른 유지 방전 회로(410/510)는 DC/DC 변환부(610)를 이용하여 X/Y 전극에 유지 방전 펄스를 인가한다.
구체적으로, 트랜지스터(Xs/Ys)가 턴온되기 전에 DC/DC 변환부(610)에서 트랜지스터(M1, M2)의 턴온과 턴오프가 반복된다. 그러면, 트랜지스터(M1, M2)의 턴온에 의해 인덕터(Lr)와 커패시터(Cr) 사이에서 공진이 발생하며, 또한 트랜스포머(TX)의 2차 코일(L2)과 패널 커패시터(Cp) 사이에서 공진이 발생한다. 트랜스포머(TX)의 2차 코일(L2)과 패널 커패시터(Cp) 사이의 공진에 의해 커패시터(Cpfc1, Cpfc2)에 충전된 에너지로 패널 커패시터(Cp)를 충전한다. 이에 따라 X/Y 전극의 전압이 0V에서 Vs 전압까지 증가한다. 이때, 트랜스포머(TX)의 2차 코일(L2)의 양단 전압이 Vs 전압 이상 상승하면서 트랜지스터(Xs, Yg) 및/또는 트랜지스터(Ys, Xg)의 바디 다이오드를 통해 전원(Vs)을 충전한다.
또한, 유지 방전 회로(410/510)는 트랜지스터(Xg/Yg)가 턴온되기 전에 DC/DC 변환부(610)에서 트랜지스터(M1, M2)의 턴온과 턴오프의 반복에 의해 트랜스포머(TX)의 2차 코일(L2)과 패널 커패시터(Cp) 사이에서 공진을 일으켜 패널 커패시터(Cp)에서 방전되는 에너지를 커패시터(Cpfc1, Cpfc2)로 회수한다. 이에 따라 X/Y 전극의 전압이 Vs 전압에서 0V 근처까지 감소할 수 있다.
이와 같이, 본 발명의 제1 실시 예에 따른 구동 회로는 전원부(600)의 회로를 이용하여 에너지 회수 회로 동작과 Vs 전원을 생성하는 동작을 동시에 수행할 수 있다. 따라서, 유지 전극 구동부(400)와 주사 전극 구동부(500)에 각각 에너지 회수 회로를 형성하지 않아도 되므로, 구동 회로의 회로 소자를 줄일 수 있다.
그러면, 본 발명의 제1 실시 예에 따른 구동 회로의 동작에 대해서 상세하게 설명한다. 아래에서는 설명의 편의상 유지 방전 펄스를 생성하기 위한 구동 회로의 동작에 대해서만 설명한다.
도 4는 도 3의 구동 회로에서 유지 방전 펄스를 생성하기 위한 구동 회로만을 모델링한 도면이고, 도 5는 도 4에 도시된 구동 회로의 신호 타이밍도이며, 도 6a 내지 도 6j는 각각 도 5에 도시된 신호 타이밍에 따른 전류 경로를 나타낸 도면이다.
도 5에서는 트랜지스터(Ys, Yg, Xs, Xg, M1, M2)의 턴온/턴오프 상태를 나타내기 위해 트랜지스터(Ys, Yg, Xs, Xg, M1, M2)의 게이트에 인가되는 제어 신호의 전압을 도시하였으며, 제어 신호의 전압이 하이 레벨인 경우에 트랜지스터(Ys, Yg, Xs, Xg, M1, M2)는 턴온되고 제어 신호의 전압이 로우 레벨인 경우에 트랜지스터(Ys, Yg, Xs, Xg, M1, M2)는 턴오프된다.
도 3에 도시된 구동 회로에서, 유지 방전 펄스를 생성하기 위해 사용되는 회로 소자는 도 4와 같이 모델링될 수 있다.
도 4에서, 부하 저항(Ro)은 유지 방전 펄스의 하이 레벨 전압(Vs)을 공급하는 전원을 의미할 수 있으며, 커패시터(Co)가 부하 저항(Ro)에 병렬로 연결되어 있을 수 있다.
Y 전극에 인가되는 유지 방전 펄스는 주사 회로(522)의 저전압 단자(OUTL)를 통해 Y 전극에 인가되므로, 유지 기간에서, 트랜지스터(YL)가 턴온되어 있다고 가정한다.
도 5 및 도 6a를 참고하면, 유지 기간에서, 트랜지스터(M1)가 턴온된 상태에서 트랜지스터(Yg, Xs)가 턴오프되어 기간(T1)이 시작된다. 트랜지스터(Yg, Xs)가 턴오프되면, 도 6a에 도시한 전류 경로(P1)를 통해 인덕터(Lr)와 커패시터(Cr) 사이에서 공진이 일어나며, 이로 인해 인덕터(Lr)에 흐르는 전류(이하, 1차측 전류라 함)(Ir)가 계속 증가하게 된다. 이러한 1차측 전류(Ir)는 트랜스포머(TX)의 2차 코일(L2)에 유기되면서 도 6a에 도시한 전류 경로(P2)를 통해 2차 코일(L2)과 패널 커패시터(Cp) 사이에서 공진이 일어난다. 2차 코일(L2)과 패널 커패시터(Cp) 사이의 공진에 의해 패널 커패시터(Cp)에 흐르는 전류(이하, "패널 전류"라 함)(Icp)가 증가하면서 패널 커패시터(Cp)의 전압(Vp)이 증가하기 시작한다.
공진 주기는 공진 경로를 형성하는 커패시터의 용량의 제곱근에 비례하며, 인덕터(Lr)에 흐르는 전류의 턴비에 반비례한다. 각 트랜지스터(Ys, Yg, Xs, Xg, M1, M2)에는 도 4에 도시한 바와 같이 소스와 드레인 사이에 기생 커패시터가 형성되어 있다. 따라서, 전류 경로(P1')에서의 공진 주기는 패널 커패시터(Cp) 및 트랜지스터(Ys, Yg, Xs, Xg)의 기생 커패시터의 용량에 의해 결정될 수 있다. 또한, 인덕터(Lr)에 흐르는 전류는 트랜지스터(M2, M2) 및 트랜지스터(Ys, Xg/Xs, Yg)의 온오프 시간으로 제어할 수 있다. 인덕터(Lr)에 흐르는 전류의 크기를 조절함으로써, 유지 방전 펄스에서 0V에서 Vs 전압까지 증가하는 상승 기울기와 유지 방전 펄스에서 Vs 전압에서 0V로 감소하는 하강 기울기를 조절할 수가 있다. 즉, 인덕터(Lr)에 흐르는 전류를 증가시키면 상승 기울기 및 하강 기울기가 커지고, 인덕터(Lr)에 흐르는 전류를 감소시키면 상승 기울기 및 하강 기울기가 줄어든다.
이어서, 트랜지스터(M1)가 턴오프되어 기간(T2)이 시작된다. 트랜지스터(M1)가 턴오프되면, 도 6b에 도시한 전류 경로(P3)를 통해 1차측 전류(Ir)가 흐르게 된다. 그러면, 기간(T1)에 흐르던 1차측 전류(Ir)가 감소하기 시작한다. 그러나, 기간(T1)에 인덕터(Lr)에 충전된 전류에 의해 패널 커패시터(Cp)의 전압(Vp)은 전류 경로(P2)에 의해 계속 증가한다.
다음, 영 전압 스위칭(Zreo Voltage Switching)을 위해 트랜지스터(M2)가 턴온되어 기간(T3)이 시작된다. 여기서, 1차측 전류(Ir)의 방향이 바뀌기 전에 트랜지스터(M2)가 턴온될 수 있다. 기간(T3)에서 도 6b에 도시한 전류 경로(P3)를 통해 1차측 전류(Ir)는 기간(T2)과 동일하게 감소하며, 인덕터(Lr)에 충전된 전류에 의해 패널 커패시터(Cp)의 전압(Vp) 전류 경로(P2)를 통해 계속 증가한다.
또한, 기간(T1-T3)에서, 커패시터(Co)의 전압이 패널 커패시터(Cp)의 전압보다 크므로, 커패시터(Co)로는 전류(Io)가 흐르지 않는다.
패널 커패시터(Cp)의 전압(Vp)이 Vs 전압 근처까지 올라가면, 도 5에 도시한 바와 같이 트랜지스터(Ys, Xg)가 턴온되어 기간(T4)이 시작된다. 1차측 전류(Ir)는 여전히 전류 경로(P2)에 의해 감소하며, 트랜지스터(Ys, Xg)의 턴온에 의해 도 6c에 도시한 전류 경로(P4)가 형성되면서 커패시터(Co)에 흐르는 전류(Io)가 감소한다. 또한, 전류 경로(P4)에 의해 Y 전극에는 Vs 전압이 인가되고 X 전극에는 0V가 인가되어 패널 커패시터(Cp)의 전압(Vp)은 Vs 전압으로 된다. 이때, Y 전극과 X 전극 사이에 유지 방전이 일어나며, 이로 인해 패널 전류(Icp)가 도 5와 같이 발생하게 된다.
한편, 패널 커패시터(Cp)의 전압(Vp)이 Vs 전압이 되면, 트랜지스터(Ys, Xg)의 바디 다이오드를 통해 도 6c에 도시한 전류 경로(P5)가 형성될 수 있다.
유지 방전에 의한 패널 전류(Icp)가 거의 0이 되면, 기간(T5)이 시작된다. 기간(T5)에서도 여전히 전류 경로(P3)가 형성되면서 1차측 전류(Ir)는 계속 감소한다. 또한, 패널 커패시터(Cp)의 전압(Vp)은 Vs 전압이 되어, 도 6d에 도시한 전류 경로(P5)가 형성되면서 커패시터(Cpfc2)에 충전된 전압이 커패시터(Co)로 회수되고, 패널 커패시터(Cp)의 전압(Vp)은 Vs 전압을 유지한다. 이와 같이, 커패시터(Cpfc2)에 충전된 전압을 커패시터(Co)로 회수하는 기간(T5)을 전력(Powering) 기간이라 한다.
한편, 1차측 전류(Ir)가 거의 0으로 되면, 기간(T6)이 시작된다. 즉, 인덕터(Lr)에 의해 전류 방향이 바뀌면서 트랜지스터(M2)를 통해 도 6e에 도시한 전류 경로(P6)가 형성되면서 1차측 전류(Ir)가 계속 감소한다. 또한, 커패시터(Co)에 Vs 전압이 충전되고 나면, 다시 도 6e에 도시한 바와 같이 전류 경로(P4)가 형성되면서 커패시터(Co)에 흐르는 전류(Io)가 감소하게 되고, 패널 커패시터(Cp)의 전압(Vp)은 Vs 전압을 유지한다.
이어서, 트랜지스터(Ys, Xg)가 턴오프되어 기간(T7)이 시작된다. 1차측 전류(Is)는 전류 경로(P6)에 의해 계속 감소한다. 또한, 트랜지스터(Ys, Xg)의 턴오프에 의해 도 6f에 도시한 전류 경로(P7)가 형성되면서 2차 코일(L2)과 패널 커패시터(Cp) 사이에서 공진이 발생하고, 공진에 의해 패널 커패시터(Cp)의 전압(Vp)이 커패시터(Cpfc2)로 회수되면서 패널 커패시터(Cp)의 전압(Vp)은 감소하기 시작한다.
이어서, 트랜지스터(M2)가 턴오프되어 기간(T8)이 시작된다. 트랜지스터(M2)가 턴오프되면, 트랜지스터(M1)의 바디 다이오드를 통해 도 6g에 도시한 전류 경로(P8)가 형성되면서 1차측 전류(Ir)가 증가하기 시작한다. 또한, 전류 경로(P7)에 의해 2차 코일(L2)과 패널 커패시터(Cp) 사이의 공진으로 패널 커패시터(Cp)의 전압(Vp)이 커패시터(Cpfc1)로 회수되고, 이에 따라 패널 커패시터(Cp)의 전압(Vp)은 계속 감소한다.
이어서, 영 전압 스위칭(Zreo Voltage Switching)을 위해 트랜지스터(M1)가 턴온되어 기간(T9)이 시작된다. 여기서, 1차측 전류(Ir)의 방향이 바뀌기 전에 트랜지스터(M2)가 턴온될 수 있다. 기간(T9)에서 도 6g에 도시한 전류 경로(P8)를 통해 1차측 전류(Ir)는 증가하며, 전류 경로(P7)에 의해 2차 코일(L2)과 패널 커패시터(Cp) 사이의 공진으로 패널 커패시터(Cp)의 전압(Vp)이 커패시터(Cpfc1)로 회수되고, 이에 따라 패널 커패시터(Cp)의 전압(Vp)은 -Vs 전압 근처까지 감소한다.
패널 커패시터(Cp)의 전압(Vp)이 -Vs 전압 근처까지 내려오면, 트랜지스터(Xs, Yg)가 턴온되어 기간(T10)이 시작된다.
기간(T10)에서, 1차측 전류(Ir)는 전류 경로(P8)에 의해 계속 증가하며, 트랜지스터(Xs, Yg)의 턴온에 의해 도 6h에 도시한 전류 경로(P9)가 형성되면서 커패시터(Co)에 흐르는 전류(Io)는 감소한다. 또한, 이 전류 경로(P9)에 의해 X 전극에는 Vs 전압이 인가되고 Y 전극에는 0V가 인가되어 패널 커패시터(Cp)의 전압(Vp)은 -Vs 전압으로 된다. 이때, Y 전극과 X 전극 사이에 유지 방전이 일어나며, 이로 인해 패널 전류(Icp)가 도 5와 같이 발생하게 된다.
유지 방전에 의한 패널 전류(Icp)가 거의 0이 되면, 기간(T11)이 시작된다. 기간(T11)에서, 도 6h에 도시한 전류 경로(P10)가 형성되면서 커패시터(Co)에 흐르는 전류(Io)가 증가하면서 커패시터(Cpfc1)에 충전된 전압으로 커패시터(Co)를 충전하고, 패널 커패시터(Cp)의 전압(Vp)은 -Vs 전압을 유지한다. 이와 같이, 커패시터(Cpfc1)에 충전된 전압을 커패시터(Co)로 회수하는 기간(T10)을 전력(Powering) 기간이라 한다.
다음, 1차측 전류(Ir)가 거의 0으로 되면, 기간(T12)이 시작된다. 이때, 트랜지스터(M1)에 의해 도 6j에 도시한 전류 경로(P1)가 형성되면서 1차측 전류(Ir)가 계속 증가한다. 1차측 전류(Ir)는 트랜스포머(TX)의 2차 코일(L2)로 유기되면서 도 6j에 도시한 전류 경로(P11)가 형성된다. 이 전류 경로(P11)에 의해 커패시터(Co)에 흐르는 전류(Io)는 감소하게 되고, 패널 커패시터(Cp)의 전압(Vp)은 -Vs 전압을 유지한다.
그런 후에, 트랜지스터(Xs, Yg)가 턴오프되면 기간(T12)이 종료된다.
유지 전극 및 주사 전극 구동부(400, 500)는 유지 기간 동안 기간(T1-T12)을 해당 서브필드의 가중치에 대응하는 횟수만큼 반복한다. 그러면, X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 유지 방전이 해당 서브필드의 가중치에 대응하는 횟수만큼 일어난다.
한편, 도 6a 내지 도 6j를 보면, 기간(T5, T10)에서만 커패시터(Co)로 전력이 회수되고 있다. 이와 같이, 유지 기간에서 전력(Powering) 기간이 짧으면, 유지 방전 펄스의 개수가 작고 화면 부하가 큰 서브필드에서 Y 전극 및 X 전극의 전압을 Vs 전압으로 유지하기 어려울 수 있다. 또한, 리셋 기간이나 유지 기간의 첫 번째 유지 방전 펄스에서 Y 전극에 Vs 전압을 인가하는 기간이 길어지는 경우, 트랜스포머(TX)와 커패시터(Co) 사이에 폐루프가 형성되면서 트랜스포머(TX)의 2차 코일(L2)에 직류 전압에 해당하는 Vs 전압이 인가되는 기간이 길어진다. 이렇게 되면, 트랜스포머(TX) 포화(saturation) 문제를 일으킬 수 있다. 이러한 문제점을 해결하기 위한 구동 회로에 대해 도 7 내지 도 10을 참고로 하여 자세하게 설명한다.
도 7은 본 발명의 제2 실시 예에 따른 구동 회로를 개략적으로 나타낸 도면이다.
도 7을 참고하면, 유지 전극 구동부(400')의 구동 회로는 다이오드(Ds, Dg) 및 트랜지스터(Xr, Xf)를 더 포함한다.
구체적으로, 다이오드(Ds)의 애노드가 트랜스포머(TX)의 2차 코일(L2)의 다른 단자에 연결되어 있고, 다이오드(Ds)의 캐소드가 전원(Vs)에 연결되어 있다. 다이오드(Dg)의 캐소드가 트랜스포머(TX)의 2차 코일(L2)의 다른 단자에 연결되어 있고 다이오드(Dg)의 애노드가 접지단에 연결되어 있다.
또한, 트랜지스터(Xr, Xf)는 트랜스포머(TX)의 2차 코일(L2)의 다른 단자와 X 전극 사이에 직렬로 연결되어 있다. 이때, 두 트랜지스터(Xe1, Xe2)는 소스가 서로 연결되어 있거나 드레인이 서로 연결되어 있는 백투백(back-to-back) 형태로 연결되어 있다.
그러면, 본 발명의 제2 실시 예에 따른 구동 회로의 동작에 대해서 상세하게 설명한다.
도 8은 도 7에 도시된 구동 회로의 신호 타이밍도이며, 도 9 및 도 10은 도 8에 도시된 신호 타이밍에 따른 전류 경로를 나타낸 도면이다.
도 8에서는 어드레스 기간에서 트랜지스터(M1, M2, YscL, Xr, Xf)의 게이트에 인가되는 제어 신호의 전압을 도시하였으며, 제어 신호의 전압이 하이 레벨인 경우에 트랜지스터(M1, M2, YscL, Xr, Xf)는 턴온되고 제어 신호의 전압이 로우 레벨인 경우에 트랜지스터(M1, M2, YscL, Xr, Xf)는 턴오프된다.
도 8을 참고하면, 어드레스 기간에서 트랜지스터(YscL)가 턴온된 상태에서, 복수의 주사 회로(522)의 트랜지스터(YL)가 차례로 턴온되어, VscL 전압이 복수의 Y 전극에 차례로 인가되고, 트랜지스터(YL)가 턴온되지 않은 주사 회로(522)는 트랜지스터(YH)를 턴온하여 VscL 전압이 인가되지 않는 Y 전극에 VscH 전압을 인가한다.
이러한 어드레스 기간 동안 트랜지스터(Xr, Xf)가 턴오프되고, 트랜지스터(M1, M2)가 교대로 온오프된다.
트랜지스터(M1)가 턴온되고 트랜지스터(M2)가 턴오프되면, 도 9에 도시한 전류 경로(Pa)를 통해 전류가 흐르게 되며, 이 전류는 트랜스포머(TX)의 2차 코일(l2)로 유기되면서 도 9에 도시한 전류 경로(Pb)가 형성될 수 있다. 즉, 트랜지스터(Xr, Xf)가 턴오프된 상태에서 트랜지스터(M1)가 턴온되면, 접지단, 다이오드, 2차 코일(L2), 트랜지스터(Ys)의 바디 다이오드 및 전원(Vs)의 전류 경로를 통해 전원(Vs)으로 전력이 공급된다.
또한, 트랜지스터(M1)가 턴오프되고 트랜지스터(M2)가 턴온되면, 도 10에 도시한 전류 경로(Pc)를 통해 전류가 흐르게 되며, 이 전류는 트랜스포머(TX)의 2차 코일(l2)로 유기되면서 도 10에 도시한 전류 경로(Pd)가 형성될 수 있다. 즉, 트랜지스터(Xr, Xf)가 턴오프된 상태에서 트랜지스터(M2)가 턴온되면, 접지단, 트랜지스터(Yg)의 바디 다이오드, 2차 코일(L2), 다이오드(Ds) 및 전원(Vs)으로의 전류 경로를 통해 전원(Vs)으로 전력이 공급된다.
이와 같이, 본 발명의 제2 실시 예에 따른 구동 회로는 어드레스 기간 동안 Y 전극에 주사 펄스를 인가하면서 전원(Vs)에 전력을 공급한다. 이러한 어드레스 기간은 한 서브필드에서 절반 이상을 차지하고 있으므로, 본 발명의 제2 실시 예에 따른 구동 회로는 어드레스 기간 동안 Y 전극에 주사 펄스를 인가하면서 전원(Vs)에 충분한 전력을 공급할 수가 있다. 따라서, 유지 방전 펄스의 개수가 작고 화면 부하율이 큰 서브필드에서도 Y 전극에 Vs 전압이 안정적으로 인가될 수 있다.
또한, 패널 커패시터(Cp)에서 트랜스포머(TX)이 2차 코일(L2)로 흐르는 전류를 차단하기 위해, 트랜지스터(Xr, Xf) 중 하나의 트랜지스터가 턴오프된다. 즉, 리셋 기간이나 유지 기간 중 적어도 일부 기간에서 트랜지스터(Xr, Xf) 중 하나의 트랜지스터를 턴오프할 수 있다. 이때, 일부 기간은 Y 전극에 Vs 전압이 설정 시간 이상으로 인가되는 기간을 포함할 수 있다. 또한, 일부 기간은 X 전극에 Vs 전압 또는 Ve 전압이 설정 시간 이상으로 인가되는 기간을 포함할 수도 있다. 여기서, 설정 시간은 트랜스포머(TX) 포화(saturation)에 기여하는 트랜스포머(TX)의 인자 예를 들면, 용량에 따라 다르게 설정될 수 있다.
본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (20)

  1. 유지 방전을 수행하는 제1 전극과 제2 전극에 의해 형성되는 패널 커패시터를 포함하는 플라즈마 표시 장치에 있어서,
    제1 전압을 공급하는 제1 전원과 상기 제1 전극 사이에 연결되어 있는 제1 트랜지스터,
    상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되어 있는 제2 트랜지스터,
    상기 제1 전원과 상기 제2 전극 사이에 연결되어 있는 제3 트랜지스터,
    상기 제2 전원과 상기 제2 전극 사이에 연결되어 있는 제4 트랜지스터,
    제1 단자가 입력 전원에 연결되어 있고 제2 단자가 접지단에 연결되어 있는 1차 코일과, 제1 단자가 상기 제1 전극에 연결되어 있고, 제2 단자가 상기 제2 전극에 연결되어 있는 2차 코일을 포함하는 트랜스포머,
    상기 2차 코일의 제2 단자와 상기 제1 전원 사이에 연결되어 있는 제1 다이오드, 그리고
    상기 2차 코일의 제2 단자와 상기 제2 전원 사이에 연결되어 있는 제2 다이오드
    를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 제1 다이오드는 애노드가 상기 2차 코일의 제2 단자에 연결되어 있고, 캐소드가 상기 제1 전원에 연결되어 있으며,
    상기 제2 다이오드는 캐소드가 상기 2차 코일의 제2 단자에 연결되어 있고, 애노드가 상기 제1 전원에 연결되어 있는 플라즈마 표시 장치.
  3. 제1항에 있어서,
    상기 2차 코일의 제2 단자와 상기 제2 전극 사이에 직렬로 연결되어 있는 제5 및 제6 트랜지스터
    를 더 포함하는 플라즈마 표시 장치.
  4. 제3항에 있어서,
    상기 제3 및 제4 트랜지스터는 백투백 형태로 연결되어 있는 플라즈마 표시 장치.
  5. 제3항에 있어서,
    리셋 기간 및 유지 기간 중 적어도 일부 기간에서 상기 제5 및 제6 트랜지스터 중 적어도 하나가 턴오프되며,
    상기 적어도 일부 기간은 상기 제1 트랜지스터가 설정 시간 이상으로 턴온되는 기간을 포함하는 플라즈마 표시 장치.
  6. 제3항에 있어서,
    상기 입력 전원으로부터 상기 1차 코일의 양단 전압이 구형파 전압이 되도록 동작하는 적어도 하나의 제7 트랜지스터
    를 더 포함하는 플라즈마 표시 장치.
  7. 제6항에 있어서,
    상기 제1 전극과 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원 사이에 연결되어 있는 제8 트랜지스터
    를 더 포함하며,
    어드레스 기간 동안 상기 제8 트랜지스터가 턴온되어 상기 제1 전극에 상기 제3 전압이 인가되며,
    어드레스 기간 동안 상기 제3 및 제4 트랜지스터가 턴오프되고, 상기 적어도 하나의 제7 트랜지스터는 턴온과 턴오프를 반복하는 플라즈마 표시 장치.
  8. 제1항에 있어서,
    유지 기간에서 상기 제1 트랜지스터가 턴온되기 전에 상기 2차 코일과 상기 패널 커패시터의 공진으로 상기 제1 전극의 전압이 증가되고,
    상기 유지 기간에서 상기 제2 트랜지스터가 턴온되기 전에 상기 2차 코일과 상기 패널 커패시터의 공진으로 상기 제1 전극의 전압이 감소되는 플라즈마 표시 장치.
  9. 유지 방전을 수행하는 제1 전극과 제2 전극에 의해 형성되는 패널 커패시터를 포함하는 플라즈마 표시 장치에 있어서,
    유지 기간에서 상기 제1 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 인가하는 제1 구동부,
    상기 유지 기간에서 상기 제2 전극에 상기 유지 방전 펄스를 상기 제1 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가하는 제2 구동부, 그리고
    입력 전원과 접지단 사이에 연결되어 있는 1차 코일과 상기 제1 전극과 상기 제2 전극 사이에 연결되어 있는 2차 코일을 포함하는 트랜스포머와 상기 1차 코일의 양단 전압이 구형파 전압이 되도록 동작하는 적어도 하나의 제1 트랜지스터를 이용하여 상기 제1 및 제2 구동부에 전원을 공급하는 전원부
    를 포함하며,
    상기 제1 및 제2 구동부는 상기 유지 기간에서 상기 2차 코일과 상기 패널 커패시터 사이의 공진을 이용하여 상기 유지 방전 펄스를 인가하는 플라즈마 표시 장치.
  10. 제9항에 있어서,
    상기 제1 구동부는,
    어드레스 기간 동안 상기 제1 전극에 주사 펄스를 인가하고,
    상기 제2 구동부는,
    상기 어드레스 기간에서 상기 2차 코일을 통해 상기 하이 레벨 전압을 공급하는 제1 전원으로의 전류 경로를 형성하는 제1 다이오드, 그리고
    상기 어드레스 기간에서 상기 2차 코일을 통해 상기 로우 레벨 전압을 공급하는 제2 전원으로의 전류 경로를 형성하는 제2 다이오드를 포함하는 플라즈마 표시 장치.
  11. 제10항에 있어서,
    상기 어드레스 기간에서 상기 적어도 하나의 제1 트랜지스터가 턴온과 턴오프를 반복하는 플라즈마 표시 장치.
  12. 제10항에 있어서,
    상기 제1 다이오드는 애노드가 상기 2차 코일의 제2 단자에 연결되어 있고, 캐소드가 상기 제1 전원에 연결되어 있으며,
    상기 제2 다이오드는 캐소드가 상기 2차 코일의 제2 단자에 연결되어 있고, 애노드가 상기 제1 전원에 연결되어 있는 플라즈마 표시 장치.
  13. 제10항에 있어서,
    상기 제1 구동부는,
    상기 주사 펄스를 상기 제1 전극에 전달하기 위한 제2 트랜지스터, 그리고
    상기 제2 트랜지스터의 턴온 시 상기 제2 전원에서 상기 제2 트랜지스터로 형성되는 전류 경로를 차단하는 제3 트랜지스터
    를 포함하며,
    상기 어드레스 기간에서 상기 제2 트랜지스터가 턴온되고 상기 제3 트랜지스터가 턴오프되어 있는 플라즈마 표시 장치.
  14. 제10항에 있어서,
    상기 제2 구동부는,
    상기 2차 코일과 상기 제2 전극 사이에 백투백 형태로 연결되어 있는 제2 및 제3 트랜지스터를 포함하는 플라즈마 표시 장치.
  15. 제14항에 있어서,
    상기 제2 구동부는,
    적어도 하나의 서브필드에서 적어도 일부 기간 동안 상기 제2 및 제3 트랜지스터 중 하나를 턴오프시키고,
    상기 적어도 일부 기간은 설정된 시간 이상으로 상기 1차 코일에서 상기 패널 커패시터를 통해 상기 2차 코일로 전류 경로가 형성되는 기간을 포함하는 플라즈마 표시 장치.
  16. 1차 코일과 2차 코일을 포함하는 트랜스포머를 이용하여 직류 전원을 공급받아, 표시 동작을 수행하는 제1 전극과 제2 전극을 포함하는 플라즈마 표시 패널을 구동하는 장치에 있어서,
    제1 전압을 공급하는 제1 전원과 상기 제1 전극 사이에 연결되어 있는 제1 트랜지스터,
    상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되어 있는 제2 트랜지스터,
    애노드가 상기 2차 코일의 한 단자에 연결되고 캐소드가 상기 제1 전원 사이에 연결되어 있는 제1 다이오드, 그리고
    캐소드가 상기 2차 코일의 한 단자에 연결되고 애노드가 상기 제2 전원 사이에 연결되어 있는 제2 다이오드
    를 포함하며,
    상기 2차 코일의 한 단자는 상기 제2 전극에 연결되어 있고, 상기 2차 코일의 다른 한 단자는 상기 제1 전극에 연결되어 있는 구동 장치.
  17. 제16항에 있어서,
    상기 2차 코일의 한 단자와 상기 제2 전극 사이에 백투백 형태로 연결되어 있는 제3 및 제4 트랜지스터
    를 더 포함하는 구동 장치.
  18. 제17항에 있어서,
    상기 제1 전극에 주사 펄스가 인가되는 어드레스 기간에서 상기 제3 및 제4 트랜지스터를 턴오프시키고,
    상기 1차 코일의 양단 전압이 구형파 전압이 되도록 동작하는 적어도 하나의 제5 트랜지스터가 상기 어드레스 기간에서 교대로 턴온과 턴오프를 반복하는 구동 장치.
  19. 제17항에 있어서,
    유지 기간에서 상기 제1 트랜지스터가 턴온되기 전에 상기 2차 코일과 상기 제1 전극과 상기 제2 전극에 의해 형성되는 패널 커패시터의 공진으로 상기 제1 전극의 전압을 증가시키고,
    상기 유지 기간에서 상기 제2 트랜지스터가 턴온되기 전에 상기 공진으로 상기 제1 전극의 전압을 감소시키는 구동 장치.
  20. 제19항에 있어서,
    제1 전압을 공급하는 제1 전원과 상기 제1 전극 사이에 연결되어 있는 제6 트랜지스터,
    상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되어 있는 제7 트랜지스터,
    상기 유지 기간 중 적어도 일부 기간에서 상기 제3 및 제4 트랜지스터 중 하나를 턴오프시키고,
    상기 적어도 일부 기간은 상기 제1 및 제7 트랜지스터가 설정 시간 이상으로 턴온되는 기간을 포함하는 구동 장치.
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